JPH08116063A - 薄膜トランジスター及び液晶表示装置 - Google Patents
薄膜トランジスター及び液晶表示装置Info
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- JPH08116063A JPH08116063A JP24980194A JP24980194A JPH08116063A JP H08116063 A JPH08116063 A JP H08116063A JP 24980194 A JP24980194 A JP 24980194A JP 24980194 A JP24980194 A JP 24980194A JP H08116063 A JPH08116063 A JP H08116063A
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Abstract
(57)【要約】
【構成】 チャンネル領域１１ａと高濃度不純物領域１
１ｂとの境界部近傍で、かつ、高濃度不純物領域１１ｂ
のエッジ部近傍に位置する多結晶シリコン薄膜１１の部
分に、高濃度不純物領域１１ｂと同一導電型であり高濃
度不純物領域１１ｂよりも不純物濃度が低い低濃度不純
物領域１１ｃ、または、不純物濃度がゼロのオフセット
領域が設けられている薄膜トランジスターおよび、この
薄膜トランジスターを用いた液晶表示装置。 【効果】 高濃度不純物領域１１ｂのエッジ部における
電界集中が防止されるので、高いソース・ドレイン間耐
圧が得られる。しかも、従来のシングルゲート構造の薄
膜トランジスターと同様の、高いオン電流を得ることが
可能である。
１ｂとの境界部近傍で、かつ、高濃度不純物領域１１ｂ
のエッジ部近傍に位置する多結晶シリコン薄膜１１の部
分に、高濃度不純物領域１１ｂと同一導電型であり高濃
度不純物領域１１ｂよりも不純物濃度が低い低濃度不純
物領域１１ｃ、または、不純物濃度がゼロのオフセット
領域が設けられている薄膜トランジスターおよび、この
薄膜トランジスターを用いた液晶表示装置。 【効果】 高濃度不純物領域１１ｂのエッジ部における
電界集中が防止されるので、高いソース・ドレイン間耐
圧が得られる。しかも、従来のシングルゲート構造の薄
膜トランジスターと同様の、高いオン電流を得ることが
可能である。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスター
（ＴＦＴ：Thin Film Transistor）及び、この薄膜トラ
ンジスターを使用した液晶表示装置に関するものであ
る。
（ＴＦＴ：Thin Film Transistor）及び、この薄膜トラ
ンジスターを使用した液晶表示装置に関するものであ
る。
【０００２】
【従来の技術】従来のＴＦＴの構造を、図８の縦断面図
および図９の平面図に示す。
および図９の平面図に示す。
【０００３】ＴＦＴを製造する場合、まず、絶縁基板５
０上に多結晶シリコン薄膜５１を形成する。それから、
多結晶シリコン薄膜５１の上にゲート絶縁膜５２を形成
し、ゲート電極５３を形成する。その後、所定のイオン
をゲート電極５３の上から注入する。ＮＭＯＳ（Ｎチャ
ンネル型金属−酸化物−半導体）トランジスターを作製
するのであれば、イオンとして、例えばＰ+ を注入し、
ＰＭＯＳ（Ｐチャンネル型金属−酸化物−半導体）トラ
ンジスターを作製するのであれば、例えばＢ+を注入す
る。これにより、ゲート電極５３の直下の多結晶シリコ
ン薄膜５１の部分にチャンネル領域５１ａが形成される
と同時に、チャンネル領域５１ａの両側にソース領域、
ドレイン領域としての高濃度不純物領域５１ｂ・５１ｂ
が形成される。
０上に多結晶シリコン薄膜５１を形成する。それから、
多結晶シリコン薄膜５１の上にゲート絶縁膜５２を形成
し、ゲート電極５３を形成する。その後、所定のイオン
をゲート電極５３の上から注入する。ＮＭＯＳ（Ｎチャ
ンネル型金属−酸化物−半導体）トランジスターを作製
するのであれば、イオンとして、例えばＰ+ を注入し、
ＰＭＯＳ（Ｐチャンネル型金属−酸化物−半導体）トラ
ンジスターを作製するのであれば、例えばＢ+を注入す
る。これにより、ゲート電極５３の直下の多結晶シリコ
ン薄膜５１の部分にチャンネル領域５１ａが形成される
と同時に、チャンネル領域５１ａの両側にソース領域、
ドレイン領域としての高濃度不純物領域５１ｂ・５１ｂ
が形成される。
【０００４】それから、層間絶縁膜５４を形成し、コン
タクトホール５５・５５を形成し、コンタクトホール５
５・５５に低抵抗の金属を充填することにより、ソース
電極５６およびドレイン電極５７が得られる。このよう
な構造のＴＦＴはオン電流が大きいので、ドライバー一
体型の液晶表示装置の周辺駆動回路に用いられている。
タクトホール５５・５５を形成し、コンタクトホール５
５・５５に低抵抗の金属を充填することにより、ソース
電極５６およびドレイン電極５７が得られる。このよう
な構造のＴＦＴはオン電流が大きいので、ドライバー一
体型の液晶表示装置の周辺駆動回路に用いられている。
【０００５】
【発明が解決しようとする課題】ところが、上記従来の
構成では、オン電流は大きいものの、ＴＦＴの耐圧が小
さいために、このＴＦＴをドライバー一体型の液晶表示
装置の周辺回路に用いた場合に、周辺回路を正常に動作
させることができないという問題点を有している。
構成では、オン電流は大きいものの、ＴＦＴの耐圧が小
さいために、このＴＦＴをドライバー一体型の液晶表示
装置の周辺回路に用いた場合に、周辺回路を正常に動作
させることができないという問題点を有している。
【０００６】そこで、特公平３−３８７５５号公報に開
示された液晶表示装置では、ＴＦＴをＬＤＤ（ Lightly
Doped Drain）構造にすることにより、高耐圧化してい
る。ところが、これらの構造を採ると、オン電流が小さ
くなる。したがって、このＴＦＴを用いて周辺駆動回路
を構成した場合、２ＭＨｚ以上の動作周波数を確保する
ことが困難になるので、高品位の画像表示に対応できな
いという新たな問題点を招来する。
示された液晶表示装置では、ＴＦＴをＬＤＤ（ Lightly
Doped Drain）構造にすることにより、高耐圧化してい
る。ところが、これらの構造を採ると、オン電流が小さ
くなる。したがって、このＴＦＴを用いて周辺駆動回路
を構成した場合、２ＭＨｚ以上の動作周波数を確保する
ことが困難になるので、高品位の画像表示に対応できな
いという新たな問題点を招来する。
【０００７】
【課題を解決するための手段】請求項１の発明に係る薄
膜トランジスターは、上記の課題を解決するために、絶
縁基板上もしくは絶縁層上に形成された活性層と、活性
層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形
成されたゲート電極と、ゲート電極の直下に位置する活
性層の部分に形成されたチャンネル領域と、チャンネル
領域の両側に位置する活性層の部分にそれぞれ形成され
たソース領域、ドレイン領域とを備えた薄膜トランジス
ターにおいて、チャンネル領域とソース領域またはドレ
イン領域との境界部近傍で、かつ、ソース領域またはド
レイン領域のエッジ部近傍に位置する活性層の部分に、
ソース領域およびドレイン領域と同一導電型でありソー
ス領域およびドレイン領域よりも不純物濃度が低い低濃
度不純物領域、または、不純物濃度がゼロのオフセット
領域が設けられていることを特徴としている。
膜トランジスターは、上記の課題を解決するために、絶
縁基板上もしくは絶縁層上に形成された活性層と、活性
層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形
成されたゲート電極と、ゲート電極の直下に位置する活
性層の部分に形成されたチャンネル領域と、チャンネル
領域の両側に位置する活性層の部分にそれぞれ形成され
たソース領域、ドレイン領域とを備えた薄膜トランジス
ターにおいて、チャンネル領域とソース領域またはドレ
イン領域との境界部近傍で、かつ、ソース領域またはド
レイン領域のエッジ部近傍に位置する活性層の部分に、
ソース領域およびドレイン領域と同一導電型でありソー
ス領域およびドレイン領域よりも不純物濃度が低い低濃
度不純物領域、または、不純物濃度がゼロのオフセット
領域が設けられていることを特徴としている。
【０００８】請求項２の発明に係る薄膜トランジスター
は、上記の課題を解決するために、請求項１の薄膜トラ
ンジスターであって、チャンネル領域の幅方向の両端部
の直上に位置するゲート電極部分のゲート長が、チャン
ネル領域の中央部の直上に位置するゲート電極部分のゲ
ート長に比べて短くなるように設定されていることを特
徴としている。
は、上記の課題を解決するために、請求項１の薄膜トラ
ンジスターであって、チャンネル領域の幅方向の両端部
の直上に位置するゲート電極部分のゲート長が、チャン
ネル領域の中央部の直上に位置するゲート電極部分のゲ
ート長に比べて短くなるように設定されていることを特
徴としている。
【０００９】請求項３の発明に係る薄膜トランジスター
は、上記の課題を解決するために、請求項１または２の
薄膜トランジスターであって、不純物領域またはオフセ
ット領域の大きさは、２μｍ□以下であることを特徴と
している。
は、上記の課題を解決するために、請求項１または２の
薄膜トランジスターであって、不純物領域またはオフセ
ット領域の大きさは、２μｍ□以下であることを特徴と
している。
【００１０】請求項４の発明に係る薄膜トランジスター
は、上記の課題を解決するために、絶縁基板上もしくは
絶縁層上に形成された活性層と、活性層上に形成された
ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電
極と、ゲート電極の直下に位置する活性層の部分に形成
されたチャンネル領域と、チャンネル領域の両側にそれ
ぞれ位置する活性層の部分に形成されたソース領域、ド
レイン領域とを備えた薄膜トランジスターにおいて、チ
ャンネル領域の幅方向の両端部の直上に位置するゲート
電極部分のゲート長が、チャンネル領域の中央部の直上
に位置するゲート電極部分のゲート長に比べて長くなる
ように設定されていることを特徴としている。
は、上記の課題を解決するために、絶縁基板上もしくは
絶縁層上に形成された活性層と、活性層上に形成された
ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電
極と、ゲート電極の直下に位置する活性層の部分に形成
されたチャンネル領域と、チャンネル領域の両側にそれ
ぞれ位置する活性層の部分に形成されたソース領域、ド
レイン領域とを備えた薄膜トランジスターにおいて、チ
ャンネル領域の幅方向の両端部の直上に位置するゲート
電極部分のゲート長が、チャンネル領域の中央部の直上
に位置するゲート電極部分のゲート長に比べて長くなる
ように設定されていることを特徴としている。
【００１１】請求項５の発明に係る薄膜トランジスター
は、上記の課題を解決するために、請求項４の薄膜トラ
ンジスターであって、上記ゲート長同士の差が４μｍ以
下に設定されていることを特徴としている。
は、上記の課題を解決するために、請求項４の薄膜トラ
ンジスターであって、上記ゲート長同士の差が４μｍ以
下に設定されていることを特徴としている。
【００１２】請求項６の発明に係る液晶表示装置は、上
記の課題を解決するために、基板上に液晶表示部と液晶
表示部を駆動するためのドライバーとを備えたドライバ
ー一体型の液晶表示装置において、ドライバーは請求項
１、２、３、４または５記載の薄膜トランジスターから
なることを特徴としている。
記の課題を解決するために、基板上に液晶表示部と液晶
表示部を駆動するためのドライバーとを備えたドライバ
ー一体型の液晶表示装置において、ドライバーは請求項
１、２、３、４または５記載の薄膜トランジスターから
なることを特徴としている。
【００１３】
【作用】請求項１の構成によれば、チャンネル領域とソ
ース領域またはドレイン領域との境界部近傍で、かつ、
ソース領域またはドレイン領域のエッジ部近傍に位置す
る活性層の部分に、ソース領域およびドレイン領域と同
一導電型でありソース領域およびドレイン領域よりも不
純物濃度が低い低濃度不純物領域、または、不純物濃度
がゼロのオフセット領域を設けたので、ソース領域また
はドレイン領域のエッジ部における電界集中が防止され
る。その結果、高いソース・ドレイン間耐圧が得られ
る。しかも、従来のシングルゲート構造の薄膜トランジ
スターと同様の、高いオン電流を得ることが可能であ
る。
ース領域またはドレイン領域との境界部近傍で、かつ、
ソース領域またはドレイン領域のエッジ部近傍に位置す
る活性層の部分に、ソース領域およびドレイン領域と同
一導電型でありソース領域およびドレイン領域よりも不
純物濃度が低い低濃度不純物領域、または、不純物濃度
がゼロのオフセット領域を設けたので、ソース領域また
はドレイン領域のエッジ部における電界集中が防止され
る。その結果、高いソース・ドレイン間耐圧が得られ
る。しかも、従来のシングルゲート構造の薄膜トランジ
スターと同様の、高いオン電流を得ることが可能であ
る。
【００１４】請求項２の構成によれば、チャンネル領域
の幅方向の両端部の直上に位置するゲート電極部分のゲ
ート長が、チャンネル領域の中央部の直上に位置するゲ
ート電極部分のゲート長に比べて短くなるように設定し
たので、請求項１の作用に加え、薄膜トランジスターを
小型化できる。
の幅方向の両端部の直上に位置するゲート電極部分のゲ
ート長が、チャンネル領域の中央部の直上に位置するゲ
ート電極部分のゲート長に比べて短くなるように設定し
たので、請求項１の作用に加え、薄膜トランジスターを
小型化できる。
【００１５】請求項３の構成によれば、不純物領域また
はオフセット領域の大きさを、２μｍ□以下にしたの
で、請求項１または２の作用に加え、従来のシングルゲ
ート構造の薄膜トランジスターとほぼ同等のオン電流を
確保できる。
はオフセット領域の大きさを、２μｍ□以下にしたの
で、請求項１または２の作用に加え、従来のシングルゲ
ート構造の薄膜トランジスターとほぼ同等のオン電流を
確保できる。
【００１６】請求項４の構成によれば、チャンネル領域
の幅方向の両端部の直上に位置するゲート電極部分のゲ
ート長が、チャンネル領域の中央部の直上に位置するゲ
ート電極部分のゲート長に比べて長くなるように設定し
たので、ソース領域またはドレイン領域のエッジ部にお
ける電界集中が防止される。その結果、高いソース・ド
レイン間耐圧が得られる。しかも、従来のシングルゲー
ト構造の薄膜トランジスターと同様の、高いオン電流を
得ることが可能である。
の幅方向の両端部の直上に位置するゲート電極部分のゲ
ート長が、チャンネル領域の中央部の直上に位置するゲ
ート電極部分のゲート長に比べて長くなるように設定し
たので、ソース領域またはドレイン領域のエッジ部にお
ける電界集中が防止される。その結果、高いソース・ド
レイン間耐圧が得られる。しかも、従来のシングルゲー
ト構造の薄膜トランジスターと同様の、高いオン電流を
得ることが可能である。
【００１７】請求項５の構成によれば、上記ゲート長同
士の差を４μｍ以下に設定したので、請求項４の作用に
加え、従来のシングルゲート構造の薄膜トランジスター
とほぼ同等のオン電流を確保できる。
士の差を４μｍ以下に設定したので、請求項４の作用に
加え、従来のシングルゲート構造の薄膜トランジスター
とほぼ同等のオン電流を確保できる。
【００１８】請求項６の構成によれば、ドライバーは請
求項１、２、３、４または５記載の薄膜トランジスター
からなるので、ドライバー一体型の液晶表示装置を正常
に動作させることができる。しかも、動作周波数を高く
できるので、高品位の画像を表示することが可能にな
る。さらに、薄膜トランジスターの占有面積を小さくで
きるので、液晶表示装置を小型化することができる。
求項１、２、３、４または５記載の薄膜トランジスター
からなるので、ドライバー一体型の液晶表示装置を正常
に動作させることができる。しかも、動作周波数を高く
できるので、高品位の画像を表示することが可能にな
る。さらに、薄膜トランジスターの占有面積を小さくで
きるので、液晶表示装置を小型化することができる。
【００１９】
【実施例】本発明の第１の実施例について図１ないし図
４に基づいて説明すれば、以下の通りである。
４に基づいて説明すれば、以下の通りである。
【００２０】本実施例のＴＦＴの構造を図１および図２
に示す。図２は平面図であり、図１は、図２のＡ−Ａ’
線矢視断面図である。本実施例のＴＦＴは、これらの図
に示すように、ガラス基板、石英基板等の絶縁基板１０
上に、活性層としての多結晶シリコン薄膜１１、ゲート
絶縁膜１２、ゲート電極１３、層間絶縁膜１４を積層し
た構造になっている。ゲート電極１３の直下の多結晶シ
リコン薄膜１１の部分にチャンネル領域１１ａが形成さ
れており、チャンネル領域１１ａの両側の多結晶シリコ
ン薄膜１１の部分にソース領域、ドレイン領域としての
高濃度不純物領域１１ｂ、１１ｂが形成されている。
に示す。図２は平面図であり、図１は、図２のＡ−Ａ’
線矢視断面図である。本実施例のＴＦＴは、これらの図
に示すように、ガラス基板、石英基板等の絶縁基板１０
上に、活性層としての多結晶シリコン薄膜１１、ゲート
絶縁膜１２、ゲート電極１３、層間絶縁膜１４を積層し
た構造になっている。ゲート電極１３の直下の多結晶シ
リコン薄膜１１の部分にチャンネル領域１１ａが形成さ
れており、チャンネル領域１１ａの両側の多結晶シリコ
ン薄膜１１の部分にソース領域、ドレイン領域としての
高濃度不純物領域１１ｂ、１１ｂが形成されている。
【００２１】さらに、本実施例のＴＦＴでは、チャンネ
ル領域１１ａと高濃度不純物領域１１ｂとの境界部近傍
で、かつ、高濃度不純物領域１１ｂのエッジ部近傍に位
置する多結晶シリコン薄膜１１の部分に、高濃度不純物
領域１１ｂと同一導電型であり高濃度不純物領域１１ｂ
よりも不純物濃度が低い低濃度不純物領域１１ｃが設け
られている。
ル領域１１ａと高濃度不純物領域１１ｂとの境界部近傍
で、かつ、高濃度不純物領域１１ｂのエッジ部近傍に位
置する多結晶シリコン薄膜１１の部分に、高濃度不純物
領域１１ｂと同一導電型であり高濃度不純物領域１１ｂ
よりも不純物濃度が低い低濃度不純物領域１１ｃが設け
られている。
【００２２】上記のＴＦＴを製造する場合、まず、絶縁
基板１０上に多結晶シリコン薄膜１１を形成する。それ
から、多結晶シリコン薄膜１１の上にゲート絶縁膜１２
を形成し、ゲート電極１３を形成する。その後、第１の
イオン注入工程として、ゲート電極１３の上方より、ゲ
ート電極１３をマスクとして所定のイオンを所定の濃度
で注入する。これにより、ゲート電極１３の直下の多結
晶シリコン薄膜１１の部分にチャンネル領域１１ａが形
成される。この時、多結晶シリコン薄膜１１におけるチ
ャンネル領域１１ａ以外の領域は低濃度不純物領域とな
る。
基板１０上に多結晶シリコン薄膜１１を形成する。それ
から、多結晶シリコン薄膜１１の上にゲート絶縁膜１２
を形成し、ゲート電極１３を形成する。その後、第１の
イオン注入工程として、ゲート電極１３の上方より、ゲ
ート電極１３をマスクとして所定のイオンを所定の濃度
で注入する。これにより、ゲート電極１３の直下の多結
晶シリコン薄膜１１の部分にチャンネル領域１１ａが形
成される。この時、多結晶シリコン薄膜１１におけるチ
ャンネル領域１１ａ以外の領域は低濃度不純物領域とな
る。
【００２３】さらに、低濃度不純物領域１１ｃを形成し
ようとする多結晶シリコン薄膜１１の部分を覆うよう
に、レジストパターンを形成する。その後、第２のイオ
ン注入工程として、このレジストパターンをマスクとし
て上記と同一のイオンを上記よりも高濃度で注入する。
これにより、チャンネル領域１１ａの四角に低濃度不純
物領域１１ｃ…が形成されると同時に、チャンネル領域
１１ａの両側に高濃度不純物領域１１ｂ・１１ｂが形成
される。
ようとする多結晶シリコン薄膜１１の部分を覆うよう
に、レジストパターンを形成する。その後、第２のイオ
ン注入工程として、このレジストパターンをマスクとし
て上記と同一のイオンを上記よりも高濃度で注入する。
これにより、チャンネル領域１１ａの四角に低濃度不純
物領域１１ｃ…が形成されると同時に、チャンネル領域
１１ａの両側に高濃度不純物領域１１ｂ・１１ｂが形成
される。
【００２４】それから、層間絶縁膜１４を形成し、コン
タクトホール１５・１５を形成し、コンタクトホール１
５・１５に低抵抗の金属を充填することにより、ソース
電極１６およびドレイン電極１７が得られる。
タクトホール１５・１５を形成し、コンタクトホール１
５・１５に低抵抗の金属を充填することにより、ソース
電極１６およびドレイン電極１７が得られる。
【００２５】本実施例のＴＦＴにおけるソース・ドレイ
ン間耐圧（ＢＶｄｓｓ）をチャンネル長に対してプロッ
トしたグラフを図３に示す。ここで、ソース・ドレイン
間耐圧は、ゲート電圧を０Ｖにセットしたときに、ソー
ス・ドレイン間電流が１μＡとなるソース・ドレイン間
電圧と定義される。
ン間耐圧（ＢＶｄｓｓ）をチャンネル長に対してプロッ
トしたグラフを図３に示す。ここで、ソース・ドレイン
間耐圧は、ゲート電圧を０Ｖにセットしたときに、ソー
ス・ドレイン間電流が１μＡとなるソース・ドレイン間
電圧と定義される。
【００２６】図３の曲線１は、上記の第１のイオン注入
工程でＰ+ を１０13ｃｍ-2の濃度で注入し、第２のイオ
ン注入工程でＰ+ を１０15ｃｍ-2の濃度で注入すること
により作製されたＴＦＴの特性を示している。チャンネ
ル幅は２０μｍとし、低濃度不純物領域１１ｃの大きさ
は、ΔＸ＝ΔＹ＝２μｍとした。ここで、ΔＸは、チャ
ンネル方向に沿って測った１辺の長さであり、ΔＹは、
チャンネル幅方向に沿って測った１辺の長さである。
工程でＰ+ を１０13ｃｍ-2の濃度で注入し、第２のイオ
ン注入工程でＰ+ を１０15ｃｍ-2の濃度で注入すること
により作製されたＴＦＴの特性を示している。チャンネ
ル幅は２０μｍとし、低濃度不純物領域１１ｃの大きさ
は、ΔＸ＝ΔＹ＝２μｍとした。ここで、ΔＸは、チャ
ンネル方向に沿って測った１辺の長さであり、ΔＹは、
チャンネル幅方向に沿って測った１辺の長さである。
【００２７】比較のために、従来のシングルゲート構造
のＴＦＴで得られた曲線３およびＬＤＤ構造のＴＦＴで
得られた曲線４についても図示した。
のＴＦＴで得られた曲線３およびＬＤＤ構造のＴＦＴで
得られた曲線４についても図示した。
【００２８】図から明らかなように、本実施例のＴＦＴ
では、ＬＤＤ構造のＴＦＴと同様に、従来のシングルゲ
ート構造のＴＦＴに比べて高いソース・ドレイン間耐圧
が得られた。
では、ＬＤＤ構造のＴＦＴと同様に、従来のシングルゲ
ート構造のＴＦＴに比べて高いソース・ドレイン間耐圧
が得られた。
【００２９】これは、チャンネル領域１１ａと高濃度不
純物領域１１ｂとの境界部で、かつ、高濃度不純物領域
１１ｂのエッジ部に対応する部分に低濃度不純物領域１
１ｃを設けたことによる。すなわち、低濃度不純物領域
１１ｃを設けたことにより、高濃度不純物領域１１ｂの
エッジ部における電界集中が防止される。その結果、高
いソース・ドレイン間耐圧が得られる。
純物領域１１ｂとの境界部で、かつ、高濃度不純物領域
１１ｂのエッジ部に対応する部分に低濃度不純物領域１
１ｃを設けたことによる。すなわち、低濃度不純物領域
１１ｃを設けたことにより、高濃度不純物領域１１ｂの
エッジ部における電界集中が防止される。その結果、高
いソース・ドレイン間耐圧が得られる。
【００３０】次に、ソース・ドレイン間に１０Ｖを印加
し、ゲート電圧を１５Ｖにしたときのオン電流を測定し
た。その結果、本実施例のＴＦＴでは、シングルゲート
構造のＴＦＴと同様に、ＬＤＤ構造のＴＦＴに比べて高
いオン電流が得られた。
し、ゲート電圧を１５Ｖにしたときのオン電流を測定し
た。その結果、本実施例のＴＦＴでは、シングルゲート
構造のＴＦＴと同様に、ＬＤＤ構造のＴＦＴに比べて高
いオン電流が得られた。
【００３１】以上のように、本実施例のＴＦＴによれ
ば、ＬＤＤ構造のＴＦＴと同様の高いソース・ドレイン
間耐圧が得られ、しかも、シングルゲート構造のＴＦＴ
と同様に、高いオン電流が得られる。
ば、ＬＤＤ構造のＴＦＴと同様の高いソース・ドレイン
間耐圧が得られ、しかも、シングルゲート構造のＴＦＴ
と同様に、高いオン電流が得られる。
【００３２】なお、低濃度不純物領域１１ｃの大きさ、
すなわち、ΔＸ、ΔＹは、１μｍもあれば充分であり、
高いオン電流を確保する上で、ΔＹ≦２μｍに設定する
ことが望ましい。
すなわち、ΔＸ、ΔＹは、１μｍもあれば充分であり、
高いオン電流を確保する上で、ΔＹ≦２μｍに設定する
ことが望ましい。
【００３３】また、本実施例においては、チャンネル領
域１１ａの周辺の４ヶ所に低濃度不純物領域１５ｃを設
けたが、低濃度不純物領域１１ｃをノンドープ領域であ
るオフセット領域に代えても同様の結果が得られた。な
お、低濃度不純物領域１１ｃまたはオフセット領域は、
必ずしも４ヶ所に設ける必要はなく、その中の２ヶ所に
設けたとしても効果があった。
域１１ａの周辺の４ヶ所に低濃度不純物領域１５ｃを設
けたが、低濃度不純物領域１１ｃをノンドープ領域であ
るオフセット領域に代えても同様の結果が得られた。な
お、低濃度不純物領域１１ｃまたはオフセット領域は、
必ずしも４ヶ所に設ける必要はなく、その中の２ヶ所に
設けたとしても効果があった。
【００３４】また、低濃度不純物領域１１ｃまたはオフ
セット領域を設けたので、第２のイオン注入工程で高濃
度のイオン注入を行った際、チャンネル領域１１ａと高
濃度不純物領域１１ｂとの境界部で、かつ、高濃度不純
物領域１１ｂのエッジ部に対応する部分での放電破壊が
起こりにくくなる。これにより、ＴＦＴの歩留りが向上
する。
セット領域を設けたので、第２のイオン注入工程で高濃
度のイオン注入を行った際、チャンネル領域１１ａと高
濃度不純物領域１１ｂとの境界部で、かつ、高濃度不純
物領域１１ｂのエッジ部に対応する部分での放電破壊が
起こりにくくなる。これにより、ＴＦＴの歩留りが向上
する。
【００３５】さらに、本実施例のＴＦＴでは、低濃度不
純物領域１１ｃを設けることにより、耐圧を高くするこ
とができるので、ゲート電極１３を従来よりも短くする
ことができる。その結果、ＴＦＴの面積を従来よりも小
さくすることができる。
純物領域１１ｃを設けることにより、耐圧を高くするこ
とができるので、ゲート電極１３を従来よりも短くする
ことができる。その結果、ＴＦＴの面積を従来よりも小
さくすることができる。
【００３６】また、図４に示すように、チャンネル領域
１１ａの幅方向の両端部の直上に位置するゲート電極１
３の部分のゲート長（チャンネル方向に沿って測ったゲ
ート電極１３の長さ）を、チャンネル領域１１ａの中央
部の直上に位置するゲート電極１３の部分のゲート長に
比べて短くなるように設定し、ゲート電極１３を短くし
た部分に低濃度不純物領域１１ｃを設けてもよい。
１１ａの幅方向の両端部の直上に位置するゲート電極１
３の部分のゲート長（チャンネル方向に沿って測ったゲ
ート電極１３の長さ）を、チャンネル領域１１ａの中央
部の直上に位置するゲート電極１３の部分のゲート長に
比べて短くなるように設定し、ゲート電極１３を短くし
た部分に低濃度不純物領域１１ｃを設けてもよい。
【００３７】本実施例のＴＦＴによって、インバータ
ー、クロックトゥインバーターを構成し、これらによっ
てシフトレジスターを作製し、最大動作周波数を測定し
た。なお、ｎタイプのＴＦＴでは、チャンネル幅／チャ
ンネル長＝２０／７に設定し、ｐタイプのＴＦＴでは、
チャンネル幅／チャンネル長＝２０／５に設定した。
ー、クロックトゥインバーターを構成し、これらによっ
てシフトレジスターを作製し、最大動作周波数を測定し
た。なお、ｎタイプのＴＦＴでは、チャンネル幅／チャ
ンネル長＝２０／７に設定し、ｐタイプのＴＦＴでは、
チャンネル幅／チャンネル長＝２０／５に設定した。
【００３８】その結果、本実施例のＴＦＴを使用したシ
フトレジスターでは、シングルゲート構造のＴＦＴを使
用したシフトレジスターと同様に、７ＭＨｚの最大動作
周波数が得られた。
フトレジスターでは、シングルゲート構造のＴＦＴを使
用したシフトレジスターと同様に、７ＭＨｚの最大動作
周波数が得られた。
【００３９】本発明の第２の実施例について図５および
図６に基づいて説明すれば、以下の通りである。なお、
説明の便宜上、前記の実施例の図面に示した部材と同一
の機能を有する部材には、同一の符号を付記し、その説
明を省略する。
図６に基づいて説明すれば、以下の通りである。なお、
説明の便宜上、前記の実施例の図面に示した部材と同一
の機能を有する部材には、同一の符号を付記し、その説
明を省略する。
【００４０】本実施例のＴＦＴの構造を図５および図６
に示す。図６は平面図であり、図５は、図６のＡ−Ａ’
線矢視断面図である。本実施例のＴＦＴでは、多結晶シ
リコン薄膜１１の構造と、ゲート電極１３の形状とが前
記実施例と異なっている。
に示す。図６は平面図であり、図５は、図６のＡ−Ａ’
線矢視断面図である。本実施例のＴＦＴでは、多結晶シ
リコン薄膜１１の構造と、ゲート電極１３の形状とが前
記実施例と異なっている。
【００４１】多結晶シリコン薄膜１１には、ゲート電極
１３の直下の部分にチャンネル領域１１ａが形成されて
おり、チャンネル領域１１ａの両側の多結晶シリコン薄
膜１１にソース領域、ドレイン領域としての高濃度不純
物領域１１ｂ・１１ｂが形成されている。チャンネル領
域１１ａは、中央の部分のチャンネル長に対して、両端
の部分のチャンネル長が長くなるように形成されてい
る。
１３の直下の部分にチャンネル領域１１ａが形成されて
おり、チャンネル領域１１ａの両側の多結晶シリコン薄
膜１１にソース領域、ドレイン領域としての高濃度不純
物領域１１ｂ・１１ｂが形成されている。チャンネル領
域１１ａは、中央の部分のチャンネル長に対して、両端
の部分のチャンネル長が長くなるように形成されてい
る。
【００４２】上記のＴＦＴを製造する場合、中央の部分
のゲート長に対して、両端の部分のゲート長が長いゲー
ト電極１３（両端に矩形状の突起１３ａ…を有するゲー
ト電極１３）を多結晶シリコン薄膜１１の上に形成した
後、ゲート電極１３の上方より、ゲート電極１３をマス
クとして所定のイオンを所定の濃度で注入する。これに
より、ゲート電極１３の直下の多結晶シリコン薄膜１１
の部分に上記のチャンネル領域１１ａが形成されると同
時に、高濃度不純物領域１１ｂ・１１ｂが形成される。
のゲート長に対して、両端の部分のゲート長が長いゲー
ト電極１３（両端に矩形状の突起１３ａ…を有するゲー
ト電極１３）を多結晶シリコン薄膜１１の上に形成した
後、ゲート電極１３の上方より、ゲート電極１３をマス
クとして所定のイオンを所定の濃度で注入する。これに
より、ゲート電極１３の直下の多結晶シリコン薄膜１１
の部分に上記のチャンネル領域１１ａが形成されると同
時に、高濃度不純物領域１１ｂ・１１ｂが形成される。
【００４３】本実施例のＴＦＴについても、前記実施例
と同様に、ソース・ドレイン間耐圧を測定した。その結
果を前記実施例の図３に併せて示す。
と同様に、ソース・ドレイン間耐圧を測定した。その結
果を前記実施例の図３に併せて示す。
【００４４】曲線２は、上記のイオン注入工程でＰ+ を
１０15ｃｍ-2の濃度で注入することにより作製されたＴ
ＦＴの特性を示している。ゲート電極１３の両端の矩形
状の突起１３ａの大きさは、ΔＸ＝ΔＹ＝２μｍとし
た。ここで、ΔＸは、チャンネル方向に沿って測った一
辺の長さであり、ΔＹは、チャンネル幅方向に沿って測
った一辺の長さである。
１０15ｃｍ-2の濃度で注入することにより作製されたＴ
ＦＴの特性を示している。ゲート電極１３の両端の矩形
状の突起１３ａの大きさは、ΔＸ＝ΔＹ＝２μｍとし
た。ここで、ΔＸは、チャンネル方向に沿って測った一
辺の長さであり、ΔＹは、チャンネル幅方向に沿って測
った一辺の長さである。
【００４５】図から明らかなように、本実施例のＴＦＴ
では、ＬＤＤ構造のＴＦＴと同様に、従来のシングルゲ
ート構造のＴＦＴに比べて高いソース・ドレイン間耐圧
が得られた。
では、ＬＤＤ構造のＴＦＴと同様に、従来のシングルゲ
ート構造のＴＦＴに比べて高いソース・ドレイン間耐圧
が得られた。
【００４６】なお、ゲート電極１３の両端の矩形状の突
起の大きさは、すなわち、ΔＸ、ΔＹは、１μｍもあれ
ば充分であり、高いオン電流を確保する上で、ΔＹ≦２
μｍに設定することが望ましい。
起の大きさは、すなわち、ΔＸ、ΔＹは、１μｍもあれ
ば充分であり、高いオン電流を確保する上で、ΔＹ≦２
μｍに設定することが望ましい。
【００４７】本実施例のＴＦＴによって、インバータ
ー、クロックトゥインバーターを構成し、これらによっ
てシフトレジスターを作製し、前記実施例と同様に、最
大動作周波数を測定した。なお、ｎタイプのＴＦＴで
は、チャンネル幅／チャンネル長＝２０／７に設定し、
ｐタイプのＴＦＴでは、チャンネル幅／チャンネル長＝
２０／５に設定した。
ー、クロックトゥインバーターを構成し、これらによっ
てシフトレジスターを作製し、前記実施例と同様に、最
大動作周波数を測定した。なお、ｎタイプのＴＦＴで
は、チャンネル幅／チャンネル長＝２０／７に設定し、
ｐタイプのＴＦＴでは、チャンネル幅／チャンネル長＝
２０／５に設定した。
【００４８】その結果、本実施例のＴＦＴを使用したシ
フトレジスターでは、シングルゲート構造のＴＦＴを使
用したシフトレジスターとほぼ同様に、５ＭＨｚの最大
動作周波数が得られた。
フトレジスターでは、シングルゲート構造のＴＦＴを使
用したシフトレジスターとほぼ同様に、５ＭＨｚの最大
動作周波数が得られた。
【００４９】次に、上記の第１、第２の実施例で示した
ＴＦＴの応用例として、ドライバー一体型の液晶表示装
置を挙げ、図７に基づいて説明する。
ＴＦＴの応用例として、ドライバー一体型の液晶表示装
置を挙げ、図７に基づいて説明する。
【００５０】ドライバー一体型の液晶表示装置では、ガ
ラスまたは石英からなる基板２１上に、ゲート駆動回路
２２、ソース駆動回路２３、及びＴＦＴアレイ部２４が
形成されている。ＴＦＴアレイ部２４には、ゲート駆動
回路２２から延びる多数の平行するゲートバス配線２２
ａ…が配されている。ソース駆動回路２３からは多数の
ソースバス配線２３ａ…がゲートバス配線２２ａ…に直
交して配されている。そして、ゲートバス配線２２ａ、
ソースバス配線２３ａ、及び付加容量共通配線２８に囲
まれた矩形の領域には、ＴＦＴ２５、絵素２６、及び付
加容量２７が設けられている。ＴＦＴ２５のゲート電極
は、ゲートバス配線２２ａに接続され、ソース電極はソ
ースバス配線２３ａに接続されている。ＴＦＴ２５のド
レイン電極は絵素２６の一方の電極に接続されており、
基板２１上に配された絵素２６の他方の電極は対向電極
との間に液晶が封入され、絵素２６が構成されている。
また、付加容量共通配線２８は絵素２６の対向電極と同
じ電位の電極に接続されている。
ラスまたは石英からなる基板２１上に、ゲート駆動回路
２２、ソース駆動回路２３、及びＴＦＴアレイ部２４が
形成されている。ＴＦＴアレイ部２４には、ゲート駆動
回路２２から延びる多数の平行するゲートバス配線２２
ａ…が配されている。ソース駆動回路２３からは多数の
ソースバス配線２３ａ…がゲートバス配線２２ａ…に直
交して配されている。そして、ゲートバス配線２２ａ、
ソースバス配線２３ａ、及び付加容量共通配線２８に囲
まれた矩形の領域には、ＴＦＴ２５、絵素２６、及び付
加容量２７が設けられている。ＴＦＴ２５のゲート電極
は、ゲートバス配線２２ａに接続され、ソース電極はソ
ースバス配線２３ａに接続されている。ＴＦＴ２５のド
レイン電極は絵素２６の一方の電極に接続されており、
基板２１上に配された絵素２６の他方の電極は対向電極
との間に液晶が封入され、絵素２６が構成されている。
また、付加容量共通配線２８は絵素２６の対向電極と同
じ電位の電極に接続されている。
【００５１】上記の構成において、振幅約１０Ｖのデー
タ信号が、各絵素２６毎に設けられたＴＦＴ２５を介し
てソース駆動回路２３から絵素電極に印加される。この
ため、ＴＦＴ２５のゲート電極には、ゲート駆動回路２
２から１５Ｖ以上のゲートパルス信号が印加される。
タ信号が、各絵素２６毎に設けられたＴＦＴ２５を介し
てソース駆動回路２３から絵素電極に印加される。この
ため、ＴＦＴ２５のゲート電極には、ゲート駆動回路２
２から１５Ｖ以上のゲートパルス信号が印加される。
【００５２】したがって、ゲート駆動回路２２、ソース
駆動回路２３等の周辺駆動回路の電源電圧は１５Ｖ以上
となる。ＮＭＯＳ及びＰＭＯＳＴＦＴによりインバータ
ーもしくはクロックトゥインバーターを構成した場合に
は、インバーターを構成するＴＦＴのソース・ドレイン
間に約１５Ｖの電圧が印加されることがある。したがっ
て、インバーターが正常に動作するためには、ソース・
ドレイン間耐圧が少なくとも１５Ｖ以上必要である。
駆動回路２３等の周辺駆動回路の電源電圧は１５Ｖ以上
となる。ＮＭＯＳ及びＰＭＯＳＴＦＴによりインバータ
ーもしくはクロックトゥインバーターを構成した場合に
は、インバーターを構成するＴＦＴのソース・ドレイン
間に約１５Ｖの電圧が印加されることがある。したがっ
て、インバーターが正常に動作するためには、ソース・
ドレイン間耐圧が少なくとも１５Ｖ以上必要である。
【００５３】上記第１、第２実施例のＴＦＴは、この条
件を充分クリアーするソース・ドレイン間耐圧を有して
いる。また、上記実施例のＴＦＴは、ゲート長を長くす
ることなく、高耐圧化させることができるので、周辺駆
動回路の面積を小さくすることができるだけでなく、Ｔ
ＦＴ２５、絵素２６、及び付加容量２７からなる液晶セ
ルの面積も小さくすることができる。
件を充分クリアーするソース・ドレイン間耐圧を有して
いる。また、上記実施例のＴＦＴは、ゲート長を長くす
ることなく、高耐圧化させることができるので、周辺駆
動回路の面積を小さくすることができるだけでなく、Ｔ
ＦＴ２５、絵素２６、及び付加容量２７からなる液晶セ
ルの面積も小さくすることができる。
【００５４】さらに、上記実施例のＴＦＴは、低濃度不
純物領域１１ｃを設けることにより、ゲート長を短くす
ることができるので、液晶セルの面積および周辺駆動回
路の面積をより一層小さくすることができる。
純物領域１１ｃを設けることにより、ゲート長を短くす
ることができるので、液晶セルの面積および周辺駆動回
路の面積をより一層小さくすることができる。
【００５５】また、周辺駆動回路を外部静電ストレスか
ら保護するために信号入力部に保護回路を設ける場合、
保護回路には、静電対策として充分な電流を流す必要が
あるが、上記第１、第２実施例のＴＦＴは、この条件を
充分クリアーするオン電流を流すことができる。
ら保護するために信号入力部に保護回路を設ける場合、
保護回路には、静電対策として充分な電流を流す必要が
あるが、上記第１、第２実施例のＴＦＴは、この条件を
充分クリアーするオン電流を流すことができる。
【００５６】さらに、ＨＤＴＶ（高品質テレビジョン）
などの高品位画像を表示する場合、周辺駆動回路の動作
周波数を高くする必要があるが、上記第１、第２実施例
のＴＦＴによれば、この条件を充分クリアーする動作周
波数が得られる。
などの高品位画像を表示する場合、周辺駆動回路の動作
周波数を高くする必要があるが、上記第１、第２実施例
のＴＦＴによれば、この条件を充分クリアーする動作周
波数が得られる。
【００５７】
【発明の効果】請求項１の発明に係る薄膜トランジスタ
ーは、以上のように、チャンネル領域とソース領域また
はドレイン領域との境界部近傍で、かつ、ソース領域ま
たはドレイン領域のエッジ部近傍に位置する活性層の部
分に、ソース領域およびドレイン領域と同一導電型であ
りソース領域およびドレイン領域よりも不純物濃度が低
い低濃度不純物領域、または、不純物濃度がゼロのオフ
セット領域が設けられている構成である。
ーは、以上のように、チャンネル領域とソース領域また
はドレイン領域との境界部近傍で、かつ、ソース領域ま
たはドレイン領域のエッジ部近傍に位置する活性層の部
分に、ソース領域およびドレイン領域と同一導電型であ
りソース領域およびドレイン領域よりも不純物濃度が低
い低濃度不純物領域、または、不純物濃度がゼロのオフ
セット領域が設けられている構成である。
【００５８】これによれば、ソース領域またはドレイン
領域のエッジ部における電界集中が防止される。その結
果、高いソース・ドレイン間耐圧が得られる。しかも、
従来のシングルゲート構造の薄膜トランジスターと同様
の、高いオン電流を得ることが可能であるという効果を
奏する。
領域のエッジ部における電界集中が防止される。その結
果、高いソース・ドレイン間耐圧が得られる。しかも、
従来のシングルゲート構造の薄膜トランジスターと同様
の、高いオン電流を得ることが可能であるという効果を
奏する。
【００５９】請求項２の発明に係る薄膜トランジスター
は、以上のように、請求項１の薄膜トランジスターであ
って、チャンネル領域の幅方向の両端部の直上に位置す
るゲート電極部分のゲート長が、チャンネル領域の中央
部の直上に位置するゲート電極部分のゲート長に比べて
短くなるように設定されている構成である。
は、以上のように、請求項１の薄膜トランジスターであ
って、チャンネル領域の幅方向の両端部の直上に位置す
るゲート電極部分のゲート長が、チャンネル領域の中央
部の直上に位置するゲート電極部分のゲート長に比べて
短くなるように設定されている構成である。
【００６０】これによれば、請求項１の効果に加え、薄
膜トランジスターを小型化できるという効果を奏する。
膜トランジスターを小型化できるという効果を奏する。
【００６１】請求項３の発明に係る薄膜トランジスター
は、以上のように、請求項１または２の薄膜トランジス
ターであって、不純物領域またはオフセット領域の大き
さは、２μｍ□以下である構成である。
は、以上のように、請求項１または２の薄膜トランジス
ターであって、不純物領域またはオフセット領域の大き
さは、２μｍ□以下である構成である。
【００６２】これによれば、請求項１または２の効果に
加え、従来のシングルゲート構造の薄膜トランジスター
とほぼ同等のオン電流を確保できるという効果を奏す
る。
加え、従来のシングルゲート構造の薄膜トランジスター
とほぼ同等のオン電流を確保できるという効果を奏す
る。
【００６３】請求項４の発明に係る薄膜トランジスター
は、以上のように、チャンネル領域の幅方向の両端部の
直上に位置するゲート電極部分のゲート長が、チャンネ
ル領域の中央部の直上に位置するゲート電極部分のゲー
ト長に比べて長くなるように設定されている構成であ
る。
は、以上のように、チャンネル領域の幅方向の両端部の
直上に位置するゲート電極部分のゲート長が、チャンネ
ル領域の中央部の直上に位置するゲート電極部分のゲー
ト長に比べて長くなるように設定されている構成であ
る。
【００６４】これによれば、ソース領域またはドレイン
領域のエッジ部における電界集中が防止される。その結
果、高いソース・ドレイン間耐圧が得られる。しかも、
従来のシングルゲート構造の薄膜トランジスターと同様
の、高いオン電流を得ることが可能であるという効果を
奏する。
領域のエッジ部における電界集中が防止される。その結
果、高いソース・ドレイン間耐圧が得られる。しかも、
従来のシングルゲート構造の薄膜トランジスターと同様
の、高いオン電流を得ることが可能であるという効果を
奏する。
【００６５】請求項５の発明に係る薄膜トランジスター
は、以上のように、請求項４の薄膜トランジスターであ
って、上記ゲート長同士の差が４μｍ以下に設定されて
いる構成である。
は、以上のように、請求項４の薄膜トランジスターであ
って、上記ゲート長同士の差が４μｍ以下に設定されて
いる構成である。
【００６６】これによれば、請求項４の効果に加え、従
来のシングルゲート構造の薄膜トランジスターとほぼ同
等のオン電流を確保できるという効果を奏する。
来のシングルゲート構造の薄膜トランジスターとほぼ同
等のオン電流を確保できるという効果を奏する。
【００６７】請求項６の発明に係る液晶表示装置は、以
上のように、基板上に液晶表示部と液晶表示部を駆動す
るためのドライバーとを備えたドライバー一体型の液晶
表示装置において、ドライバーは請求項１、２、３、４
または５記載の薄膜トランジスターからなる構成であ
る。
上のように、基板上に液晶表示部と液晶表示部を駆動す
るためのドライバーとを備えたドライバー一体型の液晶
表示装置において、ドライバーは請求項１、２、３、４
または５記載の薄膜トランジスターからなる構成であ
る。
【００６８】これによれば、ドライバー一体型の液晶表
示装置を正常に動作させることができる。しかも、動作
周波数を高くできるので、高品位の画像を表示すること
が可能になる。さらに、薄膜トランジスターの占有面積
を小さくできるので、液晶表示装置を小型化することが
できるという効果を奏する。特に、上記の薄膜トランジ
スターを液晶表示装置の信号入力部の保護回路に用いた
場合には、その特性により、絶大な効果を奏する。
示装置を正常に動作させることができる。しかも、動作
周波数を高くできるので、高品位の画像を表示すること
が可能になる。さらに、薄膜トランジスターの占有面積
を小さくできるので、液晶表示装置を小型化することが
できるという効果を奏する。特に、上記の薄膜トランジ
スターを液晶表示装置の信号入力部の保護回路に用いた
場合には、その特性により、絶大な効果を奏する。
【図１】本発明の第１の実施例を示すものであり、薄膜
トランジスターの構成を示す縦断面図である。
トランジスターの構成を示す縦断面図である。
【図２】図１の薄膜トランジスターの平面図である。
【図３】薄膜トランジスターのソース・ドレイン間耐圧
をチャンネル長に対してプロットしたグラフである。
をチャンネル長に対してプロットしたグラフである。
【図４】薄膜トランジスターの構成を示す平面図であ
る。
る。
【図５】本発明の第２の実施例を示すものであり、薄膜
トランジスターの構成を示す縦断面図である。
トランジスターの構成を示す縦断面図である。
【図６】図５の薄膜トランジスターの平面図である。
【図７】薄膜トランジスターを用いた液晶表示装置の概
略を示す構成図である。
略を示す構成図である。
【図８】従来の薄膜トランジスターの構成を示す縦断面
図である。
図である。
【図９】図８の薄膜トランジスターの平面図である。
１０ 基板 １１ 多結晶シリコン薄膜（活性層） １１ａ チャンネル領域 １１ｂ 高濃度不純物領域（ソース領域、ドレイン領
域） １１ｃ 低濃度不純物領域 １２ ゲート絶縁膜 １３ ゲート電極 １３ａ 突起 ２５ 薄膜トランジスター
域） １１ｃ 低濃度不純物領域 １２ ゲート絶縁膜 １３ ゲート電極 １３ａ 突起 ２５ 薄膜トランジスター
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１７ Ａ
Claims (6)
- 【請求項１】絶縁基板上もしくは絶縁層上に形成された
活性層と、活性層上に形成されたゲート絶縁膜と、ゲー
ト絶縁膜上に形成されたゲート電極と、ゲート電極の直
下に位置する活性層の部分に形成されたチャンネル領域
と、チャンネル領域の両側に位置する活性層の部分にそ
れぞれ形成されたソース領域、ドレイン領域とを備えた
薄膜トランジスターにおいて、 チャンネル領域とソース領域またはドレイン領域との境
界部近傍で、かつ、ソース領域またはドレイン領域のエ
ッジ部近傍に位置する活性層の部分に、ソース領域およ
びドレイン領域と同一導電型でありソース領域およびド
レイン領域よりも不純物濃度が低い低濃度不純物領域、
または、不純物濃度がゼロのオフセット領域が設けられ
ていることを特徴とする薄膜トランジスター。 - 【請求項２】チャンネル領域の幅方向の両端部の直上に
位置するゲート電極部分のゲート長が、チャンネル領域
の中央部の直上に位置するゲート電極部分のゲート長に
比べて短くなるように設定されていることを特徴とする
請求項１の記載の薄膜トランジスター。 - 【請求項３】不純物領域またはオフセット領域の大きさ
は、２μｍ□以下であることを特徴とする請求項１また
は２記載の薄膜トランジスター。 - 【請求項４】絶縁基板上もしくは絶縁層上に形成された
活性層と、活性層上に形成されたゲート絶縁膜と、ゲー
ト絶縁膜上に形成されたゲート電極と、ゲート電極の直
下に位置する活性層の部分に形成されたチャンネル領域
と、チャンネル領域の両側にそれぞれ位置する活性層の
部分に形成されたソース領域、ドレイン領域とを備えた
薄膜トランジスターにおいて、 チャンネル領域の幅方向の両端部の直上に位置するゲー
ト電極部分のゲート長が、チャンネル領域の中央部の直
上に位置するゲート電極部分のゲート長に比べて長くな
るように設定されていることを特徴とする薄膜トランジ
スター。 - 【請求項５】上記ゲート長同士の差が４μｍ以下に設定
されていることを特徴とする請求項４の記載の薄膜トラ
ンジスター。 - 【請求項６】基板上に液晶表示部と液晶表示部を駆動す
るためのドライバーとを備えたドライバー一体型の液晶
表示装置において、 ドライバーは請求項１、２、３、４または５記載の薄膜
トランジスターからなることを特徴とする液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24980194A JPH08116063A (ja) | 1994-10-14 | 1994-10-14 | 薄膜トランジスター及び液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24980194A JPH08116063A (ja) | 1994-10-14 | 1994-10-14 | 薄膜トランジスター及び液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08116063A true JPH08116063A (ja) | 1996-05-07 |
Family
ID=17198420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24980194A Pending JPH08116063A (ja) | 1994-10-14 | 1994-10-14 | 薄膜トランジスター及び液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08116063A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999042897A1 (fr) * | 1998-02-19 | 1999-08-26 | Seiko Epson Corporation | Substrat a matrice active, dispositif electro-optique, procede de fabrication du substrat a matrice active et dispositif electronique |
| JP2007103910A (ja) * | 2005-09-30 | 2007-04-19 | Lg Philips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法、液晶表示装置用薄膜トランジスタ及びその製造方法並びに液晶表示装置 |
| JP2008021760A (ja) * | 2006-07-12 | 2008-01-31 | Hitachi Displays Ltd | 薄膜トランジスタおよび画像表示装置 |
| US7391052B2 (en) | 1999-07-16 | 2008-06-24 | Seiko Epson Corporation | TFT structure for suppressing parasitic MOSFET in active display |
| JP2010056169A (ja) * | 2008-08-26 | 2010-03-11 | Toshiba Mobile Display Co Ltd | 薄膜トランジスタ及びこれを用いた表示装置 |
| KR20190079824A (ko) * | 2017-12-28 | 2019-07-08 | 엘지디스플레이 주식회사 | 표시 장치 |
-
1994
- 1994-10-14 JP JP24980194A patent/JPH08116063A/ja active Pending
Cited By (10)
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