JPH08111677A

JPH08111677A - 同期装置

Info

Publication number: JPH08111677A
Application number: JP6270180A
Authority: JP
Inventors: Katsuhiko Hiramatsu; 勝彦平松
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-10-11
Filing date: 1994-10-11
Publication date: 1996-04-30
Anticipated expiration: 2016-09-10
Also published as: JP3207057B2

Abstract

(57)【要約】【目的】受信状態に影響されずに、送信側と受信側と
のクロック差を正しく検出することができる同期装置を
提供する。【構成】Ａ／Ｄ変換１、２した受信信号と既知パタン
５との相関処理４を行なって送信時に信号に挿入された
既知パタンの受信時期を検出し、送信機に対する受信機
のタイミングずれを補正する同期装置において、Ａ／Ｄ
変換のサンプリング周期で行なわれる相関処理により得
られた各相関値を領域を分けて記憶する記憶手段10と、
この相関値の最大値から既知パタンの受信時期を検出
し、送信機に対する受信機のタイミングずれを求める検
出手段10とを設ける。相関値の最大値から既知パタンの
受信時期を検出しているので、回線状態によらずに、最
も確からしい受信時期を検出でき、タイミングずれを的
確に補正できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、送信機とのクロックの
ずれを検出して補正する受信機の同期装置に関し、特
に、受信状態の影響を受けずに正しく動作するように構
成したものである。

【０００２】

【従来の技術】近年、通信のディジタル化は目ざましい
勢いで進んでいる。通信機器では送信機の基本周波数と
受信機の基本周波数を正確に合わせることが困難であ
る。そこで、送信信号に既知のパタンを加えて送信し、
受信側でその既知のパタンを検出することにより送信機
と受信機とのクロック差を検出し、受信機の基本周波数
を送信側に合わせることが行なわれている。このため
に、クロックの差を検出する回路とタイミング補正を行
なう回路とは非常に重要である。

【０００３】クロック差の検出機能を備えた従来の同期
装置の例を図１１に示す。この装置は、受信信号の直交
成分をＡ／Ｄ変換するＡ／Ｄ変換器１と、受信信号の同
相成分をＡ／Ｄ変換するＡ／Ｄ変換器２と、変換された
ディジタルデータを格納するメモリＡ３と、既知の信号
パタンを格納しているメモリＢ５と、メモリＡ３に格納
された信号とメモリＢ５に格納された信号との複素相関
を求める複素相関器４と、複素相関器４で求められた相
関結果を閾値と比較する比較回路６と、比較回路６から
出力される比較結果を順次領域を変えて格納するメモリ
Ｃ８と、比較結果のメモリＣ８への格納位置を振り分け
る切換スイッチ７と、既知パタンの実際の受信時刻と受
信機の仮定している既知パタンの受信時刻との差からタ
イミングずれを検出するタイミング差検出回路９とを備
えている。

【０００４】この装置のＡ／Ｄ変換器１、２、メモリＡ
３及び複素相関器４は動作タイミングＡに同期して動作
し、切換スイッチ７は動作タイミングＢに、また、タイ
ミング差検出回路９は動作タイミングＣに同期して動作
する。

【０００５】この同期装置では、既知の送信パタンの受
信された時刻を検出するために、受信信号とメモリＢ５
に格納されている既知のパタンとの複素相関を複素相関
器４で求める。この複素相関演算の結果は、タイミング
が合っているときは１に近い値を取り、タイミングが前
方または後方にずれている場合はタイミングが最も合っ
ている時刻を中心にほぼ対称な形となる。

【０００６】この複素相関結果をある閾値と比較して、
閾値よりも大きいときは、“１”、それ以外は“０”に
なるように量子化すると、“１”が連続して出力する時
刻の中心の時刻が既知のパタンの受信時刻となる。タイ
ミング差検出回路９は、この既知のパタンの受信時刻と
受信機の仮定している既知のパタンの受信時刻との差か
らタイミング差を検出して出力する。

【０００７】

【発明が解決しようとする課題】しかし、従来の同期装
置では、受信信号と既知パタンとの相関結果を一定の閾
値と比較して“１”または“０”の量子化データを得て
いるため、回線状態の良、不良によって量子化データの
検出に誤差が発生する場合がある。つまり、回線状態が
良好で受信レベルが高い場合には、相関結果が大きく現
れるため、受信信号の既知パタンに対する相関が低くて
も量子化データが“１”になったり、逆に、回線状態が
不良で受信レベルが低い場合には、相関結果が小さく現
れるために、受信信号が既知パタンと一致しているとき
でも“０”となるケースがある。

【０００８】本発明は、こうした従来の問題点を解決す
るものであり、受信状態に影響されずに、送信側と受信
側とのクロック差を正しく検出することができ、また、
この検出結果を基に的確にタイミングを補正することが
できる同期装置を提供することを目的としている。

【０００９】

【課題を解決するための手段】そこで、本発明では、Ａ
／Ｄ変換した受信信号と既知パタンとの相関処理を行な
って送信時に信号に挿入された既知パタンの受信時期を
検出し、送信機に対する受信機のタイミングずれを補正
する同期装置において、Ａ／Ｄ変換のサンプリング周期
で行なわれる相関処理により得られた各相関値を領域を
分けて記憶する記憶手段と、この相関値の最大値から既
知パタンの受信時期を検出し、送信機に対する受信機の
タイミングずれを求める検出手段とを設けている。

【００１０】また、検出手段の求めたタイミングずれを
補正する補正手段を設けている。

【００１１】また、補正手段が、Ａ／Ｄ変換のサンプリ
ング周期よりも短い時間幅でタイミングずれの補正を行
なうように構成している。

【００１２】また、補正手段を、検出手段の求めたタイ
ミングずれの大きさが閾値を超えたときに補正信号を出
力する補正信号出力手段と、この補正信号を用いてタイ
ミングずれを補正する補正実行手段とで構成している。

【００１３】また、補正実行手段を、同一周期で一定数
まで繰返し計数するカウンタで構成し、このカウンタ
が、補正信号に応じて、数えはじめの値を変更するよう
に形成している。

【００１４】また、このカウンタが、Ａ／Ｄ変換のサン
プリング周期よりも短い周期で計数するように構成して
いる。

【００１５】また、閾値を、同期引き込みの開始時には
小さく、その後に増加するように変更する閾値変更手段
を設けている。

【００１６】さらに、検出手段の求めたタイミングずれ
の大きさを強調する重み付け手段を設けている。

【００１７】

【作用】そのため、相関値の最大値から既知パタンの受
信時期を検出しているので、回線状態によらずに、最も
確からしい受信時期を検出することができ、タイミング
ずれを的確に補正することができる。

【００１８】タイミングずれの補正の刻み幅が小さい
程、的確な補正が可能になるが、Ａ／Ｄ変換のサンプリ
ング時間幅を狭くしてそれを実現しようとすると、高速
動作の素子が必要になり、装置の価格、消費電力がとも
に上昇する。この補正の刻み幅を補正手段の機能を通じ
て小さくすることにより、こうしたデメリットを生ぜず
に正確なタイミング補正が可能になる。例えば、補正手
段を構成するカウンタの計数の周期を半分にすることに
よって、１つのカウンタ値を補正したときの補正の刻み
幅を半分にすることができる。

【００１９】また、検出手段の求めたタイミングずれの
検出値または累積値の大きさが閾値を超えた場合に補正
信号を出力し、この補正信号に基づいてタイミング補正
を実行する装置では、閾値を同期引き込み当初には小さ
く、その後に大きくすることにより、同期引き込み直後
のタイミングずれが大きい時期に、迅速なタイミング補
正が行なわれ、動作が安定した段階で緩やかな補正に移
行する。

【００２０】また、検出手段の求めたタイミングずれの
検出値に重み付けを加えて、タイミングずれを強調した
場合には、ずれが大きいときに閾値を直ぐに超えるた
め、迅速なタイミング補正が実行される。逆に、ずれが
小さい状態では、安定的なタイミング補正が行なわれ
る。

【００２１】

【実施例】

（第１実施例）第１実施例の同期装置は、図１に示すよ
うに、従来の同期装置（図１１）と同様に、Ａ／Ｄ変換
器１、２、メモリＡ３、メモリＢ５及び複素相関器４を
具備するとともに、複素相関器４によって算出された相
関値の最大値から既知パタンの受信時刻を検出するタイ
ミング差検出回路10を備えている。

【００２２】このタイミング差検出回路10は、図３に示
すように、複素相関器４から出力される相関値を順次領
域を変えて格納するメモリＤ12と、相関値のメモリＤ12
への格納位置を振り分ける切換スイッチ11と、メモリＤ
12に格納された相関値の中の最大値を検出する最大値検
出回路13とを具備している。

【００２３】また、送信信号のフレームフォーマットを
図２に示している。この例では、クロック差を検出する
ための既知のパタン（同期ワード１、２、３。通常、こ
の既知の信号を同期ワードや同期シンボルと呼んでい
る）が送信信号の中央に配置されている。シンボル長は
Ｎシンボルであり、この例ではＮ＝２５である。

【００２４】この同期装置のＡ／Ｄ変換器１、２は、送
信機と受信機とのクロック差を検出するために、受信信
号を送信機の１シンボルの時間間隔のｎ倍のサンプリン
グレートでサンプリングしてディジタルデータに変換す
る。このサンプリングを一般にシンボルレートのｎ倍で
オーバーサンプリングすると言う。本実施例ではｎ＝
４、即ち、４倍のオーバーサンプリングを行なう。一般
的にこのオーバーサンプリング比が高いほど精度良くタ
イミングずれを検出できるが、装置化する場合には高価
格、高消費電力となる。

【００２５】Ａ／Ｄ変換器１、２のサンプリングタイミ
ングは、動作タイミングＡに同期して行なわれ、Ａ／Ｄ
変換器１、２で変換されたディジタルデータは、動作タ
イミングＡによってメモリＡ３に格納される。

【００２６】送信信号の中に同期ワードがＭシンボル含
まれている場合、複素相関器４は、メモリＡ３に格納さ
れた受信信号から同期ワード分（Ｍシンボル）のデータ
を取り出して、メモリＢ５に蓄えられている既知の同期
ワードとの間の相関演算を行なう。

【００２７】いま、受信信号ｓ（ｔ）を式１によって、ｓ（ｔ）＝Ｉ（ｔ）＋ｊＱ（ｔ）（式１）（但し、Ｉ（ｔ）：同相成分、Ｑ（ｔ）：直交成分）と
表す。メモリＡ３には時刻ｎＴのデータからＭシンボル
分のサンプルが蓄えられており、これをＩ（ｉＴ）＋ｊ
Ｑ（ｉＴ）と表す。また、メモリＢ５に蓄えられている
既知のパタンの同相成分をＩ₀（t）、直交成分をＱ
₀（t）とするとき、相関演算は式２によって行なわれ
る。

【数２】メモリＡ３に蓄えられたｉシンボル目のデータが同期ワ
ードであるとき、その同相成分はＩ₀(ｉＴ）、直交成分
はＱ₀(ｉＴ）である。従って、同期ワードの受信時刻に
おいては、相関演算の結果は、式２よりｕ＝１となる。
このように相関演算の結果は、送信信号と受信信号との
波形が最も似ているとき、即ち、タイミングが最も合っ
ているときに１に近づく。

【００２８】この複素相関器４の動作は動作タイミング
Ａに同期して行なわれる。

【００２９】タイミング差検出回路10では、複素相関器
４から出力された相関結果の内、受信機の仮定している
最適タイミングを中心として、その前後のある時間分の
相関値だけをメモリＤ12の各領域に順番に格納する。こ
のメモリＤ12のデータ更新は動作タイミングＢに同期し
て行なわれる。

【００３０】最大値検出器13は、このメモリＤ12に格納
された相関結果の中から、既知パタンの受信時刻を表す
と思われる最も確からしい相関値を検出する。本実施例
では相関値は理想的な場合は１であるから、相関値の中
で最も大きい値を取る時刻が最も確からしい受信時刻と
なる。最大値検出器13は、相関値の中の最大値を検出
し、受信機の仮定している最適タイミングと、検出した
最大値に対応する最適タイミングとのタイミング差を出
力する。最大値検出器13のこの動作は、動作タイミング
Ｃに同期して行なわれる。

【００３１】このタイミング差は次のように求めること
ができる。

【００３２】Ａ／Ｄ変換器１、２のサンプリングクロッ
クが入力する度にカウントアップし、０からｎ×Ｎ−１
の間の値を取ることができるカウンタを用意し、このカ
ウンタのカウンタ値に応じてメモリＤ12への相関値の格
納を制御することにする。但し、ｎはＡ／Ｄ変換器のオ
ーバーサンプリング比、Ｎは１フレームのシンボル数で
ある。カウンタの値のｘの時が受信機の仮定している最
適タイミングであり、また、カウンタの値がｙの時に実
際の同期ワードが受信されたとすると、クロックずれは
式３で与えられる。 ΔＴ＝ｘ−ｙ（式３）

【００３３】いま、メモリＤ12の各領域の中心に位置す
る領域、つまり、受信機の仮定している最適タイミング
の相関値が格納される領域のインデックスを０とし、そ
の前後の各領域にそれぞれ、前方の領域には正の、後方
の領域には負の連続番号のインデックスを付す。カウン
タのカウンタ値が一定数に達したときの複素相関器４の
出力する相関結果が、このメモリＤ12の最も大きいイン
デックスの領域に格納され、カウンタ値の増加に伴って
相関結果の格納領域が順番に隣に移り、カウンタ値がｘ
のときの相関値がインデックス０の領域に格納されるも
のとする。

【００３４】こうした順序で格納された相関値の最大値
がインデックスｉの領域に在ることが検出されたとする
と、その最大値が格納された、実際の同期ワードの受信
時刻に対応するカウンタ値ｙは、ｘ−ｉとなる。従っ
て、式３から求めたタイミング差はｉとなる。つまり、
最大値検出器13は、相関値の最大値を検出し、それを格
納している領域のインデックスを出力することによっ
て、タイミング差を出力することができる。

【００３５】このように、実施例の同期装置では、相関
値の最大値を検出し、これを基に同期ワードの最も確か
らしい受信時刻を求めている。そのため、相関結果と閾
値との比較で既知のパタンの受信時刻を検出する従来の
装置のように、受信状態が良い場合には誤って既知パタ
ンを検出し、受信状態が悪い場合には既知パタンを検出
しないという事態が無くなり、受信状態に依らずに安定
して最も確からしいタイミングを検出することができる（第２実施例）第２実施例の同期装置は、検出したタイ
ミング差に基づいてタイミングの補正を実行する。

【００３６】この同期装置は、図４に示すように、タイ
ミング差検出回路10によって検出されたタイミング差を
用いてカウントを補正する補正付きループカウンタ14
と、補正付きループカウンタ14から出力される補正済の
カウント値に基づいてタイミング信号を出力するデコー
ダ15とを備えている。また、この補正付きループカウン
タ14には、Ａ／Ｄ変換器１、２のサンプリングクロック
と同じ動作タイミングＡが与えられ、また、タイミング
差検出回路10には、メモリＤ12の更新及びタイミング差
の検出の動作のために、デコーダ15から補正済のカウン
ト値に基づいて形成されたタイミング信号が出力され
る。その他の構成は第１実施例の装置と変わりがない。

【００３７】補正付きループカウンタ14は、図５に示す
ように、１フレームごとに検出されるクロック差と前フ
レームまでのクロック差とを加算する加算器Ａ16と、加
算器Ａ16から出力され、次に加算器Ａ16で加算されるデ
ータを記憶するメモリＥ17と、加算器Ａ16の出力を閾値
と比較する比較器Ａ18と、補正したカウンタ値を出力す
る加算器Ｂ20と、加算器Ｂ20の出力を記憶するメモリＦ
21と、加算器Ｂ20への接続を比較器Ａ18またはメモリＦ
21に切換える切換えスイッチ19と、加算器Ｂ20のカウン
タ値がｎ×Ｎ−１に達したときに切換えスイッチ19の接
続を切換え、また、メモリＦ21をリセットする比較器Ｂ
22とを備えている。

【００３８】この加算器Ａ16は、メモリＥ17と共働し
て、入力するクロック差を加算し、その累積加算値を比
較器Ａ18に出力する。比較器Ａ18は、この加算結果を閾
値（ｚ＞０）と比較する。この比較器Ａ18は、以下のよ
うな動作をする。

【００３９】（ａ）加算結果＞Ｚ加算値Ａ16の出力する加算結果がＺより大きいときは、
受信機の仮定している最適タイミングに対して同期ワー
ドが前方にずれて受信されているので、受信機のタイミ
ングを前方に補正する必要がある。このとき比較器Ａ18
は、補正値として０を出力する。同時に比較器Ａ18はメ
モリＥ17をリセットする。

【００４０】（ｂ）加算結果＜−Ｚ加算値Ａ16の出力する加算結果が−Ｚより小さいとき
は、受信機の仮定している最適タイミングに対して同期
ワードが後方にずれて受信されているので、受信機のタ
イミングを後方に補正する必要がある。このとき比較器
Ａ18は、補正値として−２を出力する。同時に比較器Ａ
18はメモリＥ17をリセットする。

【００４１】（ｃ）Ｚ≧加算結果≧−Ｚ加算値Ａ16の出力する加算結果がＺと−Ｚとの間にある
ときは、比較器Ａ18は補正値として−１を出力する。

【００４２】加算器Ｂ20は、Ａ／Ｄ変換器１、２のサン
プリングクロックと同じ動作タイミングＡで、比較器Ａ
18またはメモリＦ21の出力値に１を加算し、カウンタ値
として出力する。通常の状態では、加算器Ｂ20は、メモ
リＦ21側に接続され、メモリＦ21に記憶された前回のカ
ウンタ値に１を加算することにより、カウンタ値を１ず
つインクリメントする。

【００４３】カウンタ値がｎ×Ｎ−１、つまり、１フレ
ーム分のサンプリングクロック数に達すると、比較器Ｂ
22は、切換スイッチ19の接続を比較器Ａ18側に切換え、
また、メモリＦ21をリセットする。

【００４４】このとき、比較器Ａ18が補正値として０を
出力している場合（前記（ａ）の場合）には、加算器Ｂ
20は、その値０に１を加算して１をカウンタ値として出
力する。比較器Ｂ22は、カウンタ値がｎ×Ｎ−１以外の
値になったため、切換スイッチ19の接続をメモリＦ21側
に切換える。こうして、加算器Ｂ20は、１、２、‥、ｎ
×Ｎ−１とカウントすることになる。

【００４５】また、比較器Ａ18が補正値として−２を出
力している場合（前記（ｂ）の場合）には、同じよう
に、加算器Ｂ20は、−１、０、１、‥、ｎ×Ｎ−１をカ
ウントする。

【００４６】また、累積クロック差の絶対値が閾値以下
であり、比較器Ａ18が補正値として−１を出力している
場合には、加算器Ｂ20は、０、１、‥、ｎ×Ｎ−１をカ
ウントする。

【００４７】このように補正付きループカウンタ14で補
正されたカウンタ値はデコーダ15に送られ、デコーダ15
は、このカウンタ値に基づいてフレームタイミングを出
力し、また、タイミング差検出回路10におけるメモリＤ
12及び最大値検出器13に対する更新タイミングまたはタ
イミング差検出タイミングを出力する。その結果、メモ
リＤ12では、同期ワードの受信時刻における相関値が、
受信機の仮定している最適タイミングの格納領域（イン
デックス０）に格納されるようになり、タイミングずれ
が解消する。

【００４８】このように、第２実施例の同期装置では、
受信信号から検出されたタイミングずれの検出値に基づ
いて、受信機のタイミングを送信機のタイミングに合わ
せるタイミング補正を行なうことができる。

【００４９】（第３実施例）第３実施例の同期装置で
は、タイミングのずれを細かい幅で補正することができ
る。このタイミング補正の刻み幅が大きい場合には、受
信データの検波のタイミングを大まかな範囲でしか補正
することができないため、受信性能の劣化を招くことに
なる。タイミングのずれを細かく補正するためには、Ａ
／Ｄ変換器１、２のサンプリングレートを上げてタイミ
ング補正の刻み幅を小さくすることが必要であるが、し
かし、そうすると、装置化する場合に高速動作の素子が
必要となり、価格が高くなり消費電力も大きくなる。

【００５０】第３実施例の同期装置は、こうした点に鑑
み、Ａ／Ｄ変換器のサンプリングレートを変えることな
く、タイミングずれを小さい刻みで補正できるように構
成している。

【００５１】この同期装置では、図６に示すように、補
正付きループカウンタ23に対して、第２実施例のＡ／Ｄ
変換器におけるサンプリングクロックの整数（ｍ）倍の
クロック周波数を有する動作タイミングＡが供給され、
また、Ａ／Ｄ変換器１、２、メモリＡ３、複素相関器４
及びタイミング差検出回路10に対して、デコーダ15の発
する動作タイミング信号が与えられる。その他の構成は
第２実施例の装置（図４）と変わりがない。

【００５２】また、補正付きループカウンタ23は、図７
に示すように、構成ブロック的には第２実施例（図５）
のカウンタと同じである。ただ、加算器Ｂ28は、動作タ
イミングＡによって、図５の装置のｍ倍の速さでカウン
トアップし、ｎ×ｍ×Ｎ−１までのカウンタ値を出力す
る。また、比較器Ｂ30は、カウンタ値がｎ×ｍ×Ｎ−１
に達した時点で、切換スイッチ27の比較器Ａ26側への切
換えと、メモリＦ29のリセットとを行なう。

【００５３】デコーダ15は、補正付きループカウンタ23
から出力されたカウンタ値を受けて、各部への動作タイ
ミングを次のように出力する。

【００５４】Ａ／Ｄ変換器１、２、メモリＡ３及び複素
相関器４に対しては、第２実施例の装置におけるＡ／Ｄ
変換器１、２のサンプリングクロックと実質的に同じ周
期で、つまり、カウンタ値（ＣＮＴ）がｍだけインクリ
メントする毎に動作タイミングまたは更新タイミングを
出力する。

【００５５】また、タイミング差検出回路10のメモリＤ
12に対しては、ＣＮＴ＝ＴＭＧ１(ｉ)×ｍ（ＴＭＧ１(ｉ)は、タイミング差検出回路10のメモリＤ
12に対する更新タイミング（ｉ＝０，１，‥））の関係
を満たすときに更新タイミングを出力する。

【００５６】また、タイミング差検出回路10の最大値検
出器13に対しては、ＣＮＴ＝ＴＭＧ２×ｍ（ＴＭＧ２は、タイミング差検出タイミング）の関係を
満たすときにタイミング差検出タイミングを出力する。

【００５７】最大値検出器13からタイミングずれ検出値
が出力されると、補正付きループカウンタ23の加算器Ａ
24は、この検出値が入力する毎に、それを加算して累積
値を比較器Ａ26に出力し、比較器Ａ26は、加算器Ａ24の
加算結果を閾値（Ｚ）と比較して補正値を出力する。こ
の補正値は第２実施例の場合と同じであり、加算値Ａ16
の出力する加算結果がＺより大きいときは、補正値とし
て０を出力し、加算値Ａ16の出力する加算結果が−Ｚよ
り小さいときは、補正値として−２を出力し、また、加
算値Ａ16の出力する加算結果がＺと−Ｚとの間にあると
きは、補正値として−１を出力する。

【００５８】一方、比較器Ｂ30は、加算器Ｂ28の出力す
るカウンタ値がｎ×ｍ×Ｎ−１に達すると切換スイッチ
27を比較器Ａ26側に切換え、カウンタ値がそれ以外のと
きは加算器Ｂ28にメモリＦ29を接続する。

【００５９】その結果、加算器Ｂ28は、比較器Ａ26から
補正値として０が出力されたときは、１、２、‥、ｎ×
ｍ×Ｎ−１とカウントし、補正値として−２が出力され
たときは、−１、０、１、２、‥、ｎ×ｍ×Ｎ−１とカ
ウントし、また、タイミングずれの累積値の絶対値が閾
値Ｚに満たない、補正値−１の状態では、０、１、２、
‥、ｎ×ｍ×Ｎ−１とカウントする。従って、加算器Ｂ
28では、比較器Ａ26から出力される補正値によって、カ
ウンタ値を１／（ｎ×ｍ×Ｎ）の幅で補正することがで
きる。これは第２実施例におけるカウンタ値の補正刻み
１／（ｎ×Ｎ）の１／ｍの大きさである。

【００６０】デコーダ15は、補正付きループカウンタ23
から出力された補正済のカウンタ値に基づいてフレーム
タイミング信号と、Ａ／Ｄ変換器１、２、メモリＡ３、
複素相関器４及びタイミング差検出回路10に対するタイ
ミング信号とを出力する。カウンタ値が小さい刻みで補
正される結果、これらの信号を通じて、各部の動作タイ
ミングを、小さい刻みで制御することが可能になる。

【００６１】このように、第３実施例の同期装置では、
補正付きループカウンタ14のインクリントのタイミング
をＡ／Ｄ変換器のサンプリングレートの整数倍（実施例
ではｍ倍）で行なうことにより、Ａ／Ｄ変換器のサンプ
リングレートを変えずに、Ａ／Ｄ変換器のサンプリング
レートよりも小さい刻みでタイミング補正を行なうこと
ができる。それにより、データの検波のタイミングの最
適な時刻からのずれを小さくすることができる。

【００６２】（第４実施例）同期引き込み直後では、受
信機の仮定している最適タイミングと送信機の最適タイ
ミングとの間に大きな差があるので、タイミング補正は
迅速に行なわなければならない。一方、タイミング補正
が行なわれた後は、動作の安定性のためにタイミング補
正は緩やかに行なわなければならない。

【００６３】第４実施例の同期装置は、こうした要請に
応えることができる。この装置の全体構成は、第２実施
例（図４）と同じであり、違いは、図８に示すように、
補正付きループカウンタ14に、比較器Ａ18の閾値を動作
タイミングＣによって変更する閾値更新回路31を具備し
ている点である。

【００６４】この閾値更新回路31は、図９に示すよう
に、メモリＧ32とともにカウンタを構成し、動作タイミ
ングＣが入力するごとにカウンタ値を１ずつインクリメ
ントする加算器Ａ33と、加算器Ａ33のカウンタ値と比較
値とが一致したときに制御信号を出力する比較器34と、
メモリＪ38とともにカウンタを構成し、比較器34からの
制御信号に応じてカウンタ値をインクリメントする加算
器Ｂ35と、加算器Ｂ35のカウンタ値をインデックスとし
て閾値を出力するメモリＨ36と、加算器Ｂ35のカウンタ
値をインデックスとして比較器34の比較値を出力するメ
モリＩ37とを備えている。

【００６５】いま、メモリＩ37が、加算器Ｂ35のカウン
タ値０、１、２、‥に対応して、１、２、４、‥を比較
値として出力し、また、メモリＨ36が、加算器Ｂ35のカ
ウンタ値０、１、２、‥に対応して、１、２、３、‥を
閾値として出力するものとする。

【００６６】この閾値更新回路31は、１フレームに１
回、動作タイミングＣが入力するごとに動作する。最初
の動作タイミングＣが入力すると、メモリＧ32とともに
カウンタを構成する加算器Ａ33は、カウンタ値１を出力
し、比較器34は、この加算器Ａ33のカウンタ値１と、メ
モリＩ37から出力された当初の比較値１とを比較し、そ
れらが一致するので加算器Ｂ35に制御信号を出力する。

【００６７】メモリＪ38とともにカウンタを構成する加
算器Ｂ35は、この制御信号に応じて１をカウントする。
メモリＨ36は加算器Ｂ35のカウンタ値が１に変わったた
め、閾値を１から２に変更し、また、メモリＩ37は、比
較値として２を出力する。

【００６８】加算器Ａ33は、２フレーム目の動作タイミ
ングＣが入力すると、カウンタ値２を出力し、比較値34
は、この値とメモリＩ37から出力された比較値２とが一
致するので制御信号を出力し、制御信号を受けた加算器
Ｂ35は、カウンタ値２を出力する。そのため、メモリＨ
36は、閾値を３に変更し、メモリＩ37は、比較値４を出
力する。

【００６９】３フレーム目の動作タイミングＣが入力す
ると、加算器Ａ33はカウンタ値３を出力するが、比較値
34は、この値がメモリＩ37から出力された比較値４と一
致しないため、制御信号を出力しない。

【００７０】４フレーム目の動作タイミングＣが入力す
ると、加算器Ａ33はカウンタ値４を出力し、比較値34
は、この値が比較値４と一致するので、制御信号を出力
し、加算器Ｂ35はカウンタ値３を出力する。そのため、
メモリＨ36により閾値が更新され、また、メモリＩ37か
ら新たな比較値が出力される。

【００７１】このように、閾値変更回路31は、同期引き
込み直後の閾値として小さい値を出力し、時間が経つに
従って閾値を大きい値に変更する。

【００７２】従って、この実施例の同期装置では、同期
引き込み直後においては、加算器Ａ16の出力するタイミ
ングずれの累積値が短時間で閾値を超えるため、早い段
階で比較値Ａ18から補正値が出力され、タイミング補正
が早く行なわれる。その後、時間と共に閾値が大きくな
るため、比較値Ａ18から補正値が出力される時期が遅
れ、タイミング補正の間隔が長くなり、緩やかな、安定
的なタイミング補正に移行する。

【００７３】（第５実施例）第５実施例の同期装置は、
同期引き込み直後のように、受信機の仮定している最適
タイミングと送信機の最適タイミングとの間に大きな差
がある場合には、高速でタイミング補正を行ない、ま
た、その差が小さい場合には、緩やかにタイミング補正
を行なうことができる。

【００７４】この同期装置の全体構成は、第２実施例
（図４）と同じであり、ただ、タイミング差検出回路10
の内部構成においてのみ違っている。このタイミング差
検出回路10は、図１０に示すように、タイミングずれの
大きさに応じた重み係数を記憶するメモリＫ39と、最大
値検出器13から出力されるタイミングずれ検出値とメモ
リＫ39から出力される重み係数とを乗算する乗算器40と
を備えている。その他の構成は第２実施例の検出回路
（図３）と変わりがない。このメモリＫ39は、例えば、
中心付近のインデックスに対して１以下の重み係数が対
応し、中心から所定数以上離れたインデックスに対して
は１以上の重み係数が対応するテーブルを記憶してい
る。

【００７５】このタイミング差検出回路10では、最大値
検出器13がメモリＤ12に格納された相関値の最大値を検
出し、それが格納された領域のインデックスをタイミン
グずれ検出値として出力すると、メモリＫ39は、記憶す
るテーブルに基づいて、その検出値に応じた重み係数を
乗算器40に出力する。乗算器40は、最大値検出器13から
出力されたタイミングずれ検出値にこの重み係数を乗算
した値をタイミング差として出力する。

【００７６】このタイミングずれの大きさが強調された
タイミング差検出値は、補正付きループカウンタ14に入
力し、補正付きループカウンタ14の比較器Ａ18では、こ
のタイミング差検出値の累積値が閾値を超えたときに補
正値を出力する。従って、タイミングずれが大きい場合
には、この累積値が急増するため、比較器Ａ18から速や
かに補正値が出力され、迅速なタイミング補正が行なわ
れる。一方、タイミングずれが小さい場合には、累積値
の増加が僅かになり、比較器Ａ18からの補正値の出力が
遅くなり、緩やかなタイミング補正が行なわれる。

【００７７】このように第５実施例の同期装置では、タ
イミングずれの検出値に重み付けを行なうことにより、
ずれが大きい場合には、早く補正を行ない、ずれが小さ
いときは安定した補正動作を行なうことができる。

【００７８】

【発明の効果】以上の実施例の説明から明らかなよう
に、本発明の同期装置は、送信機と受信機とのタイミン
グずれを、受信状態によらずに安定して検出することが
でき、また、この検出結果に基づいて、受信機のタイミ
ングを送信機のタイミングに的確に補正することができ
る。

【００７９】また、カウンタのインクリントのタイミン
グをＡ／Ｄ変換器のサンプリングレートの整数倍で行な
うことにより、Ａ／Ｄ変換器のサンプリングレートを変
えずに、Ａ／Ｄ変換器のサンプリングレートよりも小さ
い刻みで、正確なタイミング補正を行なうことができ
る。この場合、Ａ／Ｄ変換器のサンプリングレートは変
えていないため、高速動作の素子が不要であり、受信機
の消費電力や価格の上昇をもたらさない。

【００８０】また、閾値更新回路やタイミングずれの重
み付け手段を設けた装置では、同期引き込みの開始直後
には高速でタイミング補正を行ない、その後、安定的な
補正動作に移行することができる。従って、受信機の受
信状態は、速やかに適正な状態に補正され、その状態が
安定的に維持される。

【図面の簡単な説明】

【図１】本発明の第１実施例における同期装置の構成を
示すブロック図、

【図２】第１実施例の同期装置が同期を検出する送信信
号のフレームフォーマット、

【図３】第１実施例の同期装置におけるタイミング差検
出回路を示すブロック図、

【図４】本発明の第２実施例における同期装置の構成を
示すブロック図、

【図５】第２実施例の同期装置における補正付きループ
カウンタのブロック図、

【図６】本発明の第３実施例における同期装置の構成を
示すブロック図、

【図７】第３実施例の同期装置における補正付ループカ
ウンタのブロック図、

【図８】本発明の第４実施例の同期装置における補正付
ループカウンタのブロック図、

【図９】第４実施例の同期装置における閾値更新回路の
ブロック図、

【図１０】本発明の第５実施例の同期装置におけるタイ
ミング差検出回路のブロック図、

【図１１】従来の同期装置の構成を示すブロック図であ
る。

【符号の説明】

１、２Ａ／Ｄ変換器３、５、８、12、17、21、25、29、32、36、37、38、39
メモリ４複素相関器７、11 切換スイッチ９、10 タイミング差検出回路 13 最大値検出回路 14、23 補正付きループカウンタ 15 デコーダ 16、20、24、28、33、35 加算器 18、22、26、30、34 比較器 31 閾値更新回路 40 乗算器

Claims

【特許請求の範囲】

【請求項１】Ａ／Ｄ変換した受信信号と既知パタンと
の相関処理を行なって送信時に前記信号に挿入された既
知パタンの受信時期を検出し、送信機に対する受信機の
タイミングずれを補正する同期装置において、Ａ／Ｄ変換のサンプリング周期で行なわれる前記相関処
理により得られた各相関値を領域を分けて記憶する記憶
手段と、前記相関値の最大値から前記既知パタンの受信時期を検
出し、送信機に対する受信機のタイミングずれを求める
検出手段とを設けたことを特徴する同期装置。
【請求項２】前記検出手段の求めたタイミングずれを
補正する補正手段を設けたことを特徴とする請求項１に
記載の同期装置。
【請求項３】前記補正手段が、前記Ａ／Ｄ変換のサン
プリング周期よりも短い時間幅で前記タイミングずれの
補正を行なうことを特徴とする請求項２に記載の同期装
置。
【請求項４】前記補正手段が、前記検出手段の求めた
タイミングずれの大きさが閾値を超えたときに補正信号
を出力する補正信号出力手段と、前記補正信号を用いて
前記タイミングずれを補正する補正実行手段とを備える
ことを特徴とする請求項２または３に記載の同期装置
【請求項５】前記補正実行手段が、同一周期で一定数
まで繰返し計数するカウンタを備え、前記カウンタが、
前記補正信号に応じて、数えはじめの値を変更すること
を特徴とする請求項４に記載の同期装置。
【請求項６】前記カウンタが、前記Ａ／Ｄ変換のサン
プリング周期よりも短い周期で計数することを特徴とす
る請求項５に記載の同期装置。
【請求項７】前記閾値を、同期引き込みの開始時には
小さく、その後に増加するように変更する閾値変更手段
を設けたことを特徴とする請求項４に記載の同期装置。
【請求項８】前記検出手段の求めたタイミングずれの
大きさを強調する重み付け手段を設けたことを特徴とす
る請求項４に記載の同期装置。