JPH081110Y2 - Ｉｃメモリーカード - Google Patents
ＩｃメモリーカードInfo
- Publication number
- JPH081110Y2 JPH081110Y2 JP1988086505U JP8650588U JPH081110Y2 JP H081110 Y2 JPH081110 Y2 JP H081110Y2 JP 1988086505 U JP1988086505 U JP 1988086505U JP 8650588 U JP8650588 U JP 8650588U JP H081110 Y2 JPH081110 Y2 JP H081110Y2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- wiring board
- printed wiring
- conductor
- joined
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Wire Bonding (AREA)
- Credit Cards Or The Like (AREA)
Description
【考案の詳細な説明】 産業上の利用分野 本考案は、記憶回路等の半導体装置を内蔵したICメモ
リーカードに関するものである。
リーカードに関するものである。
従来の技術 ICメモリーカードは、ランダムアクセスメモリー（RA
M）や、リードオンリーメモリー（ROM）のLSIを内蔵し
た、携帯型情報記憶装置として多方面で使用されてい
る。近年、用途の拡大に伴ない、記憶容量の大きい、す
なわち大容量のICメモリーカードが要望されるようにな
った。また、メモリーとしてスタティックRAM等を使用
し、メモリーバックアップ用の電池を内蔵したICメモリ
ーカード（以下このタイプのものをRAMカードと略す）
においては、大容量化に加えて長期間のバックアップ寿
命も要望され、カード内部の電池の占有面積を拡大する
必要が生じてきた。このような大容量のICメモリーカー
ドにおいては、その電気回路を構成する部品の中で占有
面積の大きい多数個のメモリーLSIを、一定の面積を有
するプリント配線板に高密度に搭載しなければならな
い。
M）や、リードオンリーメモリー（ROM）のLSIを内蔵し
た、携帯型情報記憶装置として多方面で使用されてい
る。近年、用途の拡大に伴ない、記憶容量の大きい、す
なわち大容量のICメモリーカードが要望されるようにな
った。また、メモリーとしてスタティックRAM等を使用
し、メモリーバックアップ用の電池を内蔵したICメモリ
ーカード（以下このタイプのものをRAMカードと略す）
においては、大容量化に加えて長期間のバックアップ寿
命も要望され、カード内部の電池の占有面積を拡大する
必要が生じてきた。このような大容量のICメモリーカー
ドにおいては、その電気回路を構成する部品の中で占有
面積の大きい多数個のメモリーLSIを、一定の面積を有
するプリント配線板に高密度に搭載しなければならな
い。
ところで、従来のICメモリーカードにおいてメモリー
LSIをプリント配線板に搭載するには、小形のパッケー
ジタイプを使用し、そのリード端子をプリント配線板の
導体配線にはんだ付けする方法や、ベアチップを用い
て、その電極とプリント配線板の導体配線とを細い金線
等で接続する方法などがあった。
LSIをプリント配線板に搭載するには、小形のパッケー
ジタイプを使用し、そのリード端子をプリント配線板の
導体配線にはんだ付けする方法や、ベアチップを用い
て、その電極とプリント配線板の導体配線とを細い金線
等で接続する方法などがあった。
考案が解決しようとする課題 しかしこのような従来の構成では、メモリーLSIをプ
リント配線板へ平面的に搭載するので、一定の面積を有
するプリント配線板に対し、メモリーLSIの占有面積は
大きく、その搭載数を多くできないという課題があっ
た。またメモリーLSIの搭載数を増やすため、プリント
配線板の表裏２面に部品を搭載する方法もあるが、組立
工程が複雑でコストアップになるなどの課題を有してい
た。
リント配線板へ平面的に搭載するので、一定の面積を有
するプリント配線板に対し、メモリーLSIの占有面積は
大きく、その搭載数を多くできないという課題があっ
た。またメモリーLSIの搭載数を増やすため、プリント
配線板の表裏２面に部品を搭載する方法もあるが、組立
工程が複雑でコストアップになるなどの課題を有してい
た。
本考案は上記従来の課題を解決するもので、多数個の
メモリーLSIをその占有面積を大幅に小さくしてプリン
ト配線板に搭載することにより、組立工程の簡単な大容
量のICメモリーカードを提供することを目的としてい
る。さらにRAMカードにおいては、メモリーバックアッ
プ用電池の占有面積を拡大し、バックアップ寿命を長く
することを目的としている。
メモリーLSIをその占有面積を大幅に小さくしてプリン
ト配線板に搭載することにより、組立工程の簡単な大容
量のICメモリーカードを提供することを目的としてい
る。さらにRAMカードにおいては、メモリーバックアッ
プ用電池の占有面積を拡大し、バックアップ寿命を長く
することを目的としている。
課題を解決するための手段 この目的を達成するために本考案のICメモリーカード
は、ケース内に収納されるプリント配線板へ、電極に導
体リードを接合したメモリーLSIチップを、複数個積層
して搭載し、複数個積層された前記LSIチップ間で並列
接続されるLSIチップの電極に接合された前記導体リー
ドの他端部は、前記プリント配線板の導体配線に重ね合
わせて接合し、複数個積層された前記LSIチップ間で並
列接続されない前記LSIチップの電極に接合された前記
導体リードの他端部は、前記プリント配線板の別々の導
体配線に独立して接合する構成としたものである。
は、ケース内に収納されるプリント配線板へ、電極に導
体リードを接合したメモリーLSIチップを、複数個積層
して搭載し、複数個積層された前記LSIチップ間で並列
接続されるLSIチップの電極に接合された前記導体リー
ドの他端部は、前記プリント配線板の導体配線に重ね合
わせて接合し、複数個積層された前記LSIチップ間で並
列接続されない前記LSIチップの電極に接合された前記
導体リードの他端部は、前記プリント配線板の別々の導
体配線に独立して接合する構成としたものである。
作用 この構成によって複数個のメモリーLSIチップを平面
的に並べるのではなく、立体的に積層して搭載するた
め、プリント配線板におけるメモリーLSIの占有面積を
大幅に縮小することができることとなる。
的に並べるのではなく、立体的に積層して搭載するた
め、プリント配線板におけるメモリーLSIの占有面積を
大幅に縮小することができることとなる。
実施例 以下本考案の一実施例について、図面を参照しながら
説明する。
説明する。
第１図ａは本考案の一実施例におけるICメモリーカー
ドの一部を切欠いた斜視図であり、第１図ｂはその部分
断面図である。第２図は本考案の一実施例におけるICメ
モリーカードの電気回路のブロック図、第３図は同じく
メモリーLSIチップの積層状態の斜視図である。第１図
から第３図において、１はケースでプリント配線板２を
収納している。プリント配線板２は、メモリー回路部
３、コントロール回路部４、外部インターフェース回路
部５で構成されている。メモリー回路部３は、複数のメ
モリーLSIチップ６で構成され、同一種類のRAMチップを
２層に積層したものを多数組プリント配線板２に搭載し
ている。コントロール回路部４は、デコーダIC7等で構
成され、外部インターフェース回路部５は、接続コネク
ター８等で構成される。接続コネクター８は、他の機器
や装置に取付けられた接続部（図示せず）に結合され、
プリント配線板２に対して電源の供給と信号の授受を行
なう役目をする。９はメモリー回路部３をバックアップ
する電池で、複数個のボタン型リチウム電池等を使用
し、ケース１に収納されている。電池９はメモリー回路
部３に対して接続コネクター８から電源が供給されない
時に、バックアップ電源を供給する。
ドの一部を切欠いた斜視図であり、第１図ｂはその部分
断面図である。第２図は本考案の一実施例におけるICメ
モリーカードの電気回路のブロック図、第３図は同じく
メモリーLSIチップの積層状態の斜視図である。第１図
から第３図において、１はケースでプリント配線板２を
収納している。プリント配線板２は、メモリー回路部
３、コントロール回路部４、外部インターフェース回路
部５で構成されている。メモリー回路部３は、複数のメ
モリーLSIチップ６で構成され、同一種類のRAMチップを
２層に積層したものを多数組プリント配線板２に搭載し
ている。コントロール回路部４は、デコーダIC7等で構
成され、外部インターフェース回路部５は、接続コネク
ター８等で構成される。接続コネクター８は、他の機器
や装置に取付けられた接続部（図示せず）に結合され、
プリント配線板２に対して電源の供給と信号の授受を行
なう役目をする。９はメモリー回路部３をバックアップ
する電池で、複数個のボタン型リチウム電池等を使用
し、ケース１に収納されている。電池９はメモリー回路
部３に対して接続コネクター８から電源が供給されない
時に、バックアップ電源を供給する。
次にメモリーLSIチップ６のプリント配線板２への搭
載方法について述べる。メモリーLSIチップ６は他のメ
モリーLSIチップ６′の上に、メモリーLSIチップ６の下
面シリコン層6aを酸化処理して絶縁層を設けるか、絶縁
材10を介して積層されている。11,11′はメモリーLSIチ
ップ6,6′のそれぞれの電極で、メモリーLSIチップ6,
6′間で並列接続される電極、例えばアドレスバス、デ
ータバス、コントロールバスに接続される電極であり、
導体リード12,12′がそれぞれ接合されている。13,13′
はメモリーLSIチップ6,6′の別の電極で、メモリーLSI
チップ6,6′間で並列接続されない電極、例えば一部の
コントロールバスに接続される電極であり、それぞれ導
体リード14,14′が接合されている。導体リード12,12′
は、プリント配線板２の同一の導体配線2aに接続される
ので、導体リード12′の上に導体リード12を重ねて、導
体配線2aにはんだ付けされている。しかし、導体リード
14,14′は、プリント配線板２の異なる導体配線2b,2cに
接続されるので、相対する電極13,13′に対しそれぞれ
異なる方向に接合され、互いに接触しないようにしてあ
る。
載方法について述べる。メモリーLSIチップ６は他のメ
モリーLSIチップ６′の上に、メモリーLSIチップ６の下
面シリコン層6aを酸化処理して絶縁層を設けるか、絶縁
材10を介して積層されている。11,11′はメモリーLSIチ
ップ6,6′のそれぞれの電極で、メモリーLSIチップ6,
6′間で並列接続される電極、例えばアドレスバス、デ
ータバス、コントロールバスに接続される電極であり、
導体リード12,12′がそれぞれ接合されている。13,13′
はメモリーLSIチップ6,6′の別の電極で、メモリーLSI
チップ6,6′間で並列接続されない電極、例えば一部の
コントロールバスに接続される電極であり、それぞれ導
体リード14,14′が接合されている。導体リード12,12′
は、プリント配線板２の同一の導体配線2aに接続される
ので、導体リード12′の上に導体リード12を重ねて、導
体配線2aにはんだ付けされている。しかし、導体リード
14,14′は、プリント配線板２の異なる導体配線2b,2cに
接続されるので、相対する電極13,13′に対しそれぞれ
異なる方向に接合され、互いに接触しないようにしてあ
る。
以上のように本実施例によれば、メモリーLSIチップ
（RAMチップ）6,6′を複数個積層してプリント配線板２
に搭載し、複数個積層されたLSIチップ6,6′間で並列接
続されるLSIチップ6,6′の電極11,11′に接合された導
体リード12,12′の他端部は、プリント配線板２の導体
配線2aに重ね合わせて接合し、複数個積層されたLSIチ
ップ6,6′間で並列接続されないLSIチップ6,6′の電極1
3,13′に接合された導体リード14,14′の他端部は、プ
リント配線板２の別々の導体配線2b,2cに独立して接合
することにより、メモリーLSIチップ６の占有面積を大
幅に縮小でき、電気回路構成部品をプリント配線板２の
片面だけに搭載すればよいので組立が容易となる。また
メモリー回路部３をバックアップする電池９を多数個ケ
ース１に収納できるので、大容量でバックアップ寿命の
長いRAMカードを得る効果がある。
（RAMチップ）6,6′を複数個積層してプリント配線板２
に搭載し、複数個積層されたLSIチップ6,6′間で並列接
続されるLSIチップ6,6′の電極11,11′に接合された導
体リード12,12′の他端部は、プリント配線板２の導体
配線2aに重ね合わせて接合し、複数個積層されたLSIチ
ップ6,6′間で並列接続されないLSIチップ6,6′の電極1
3,13′に接合された導体リード14,14′の他端部は、プ
リント配線板２の別々の導体配線2b,2cに独立して接合
することにより、メモリーLSIチップ６の占有面積を大
幅に縮小でき、電気回路構成部品をプリント配線板２の
片面だけに搭載すればよいので組立が容易となる。また
メモリー回路部３をバックアップする電池９を多数個ケ
ース１に収納できるので、大容量でバックアップ寿命の
長いRAMカードを得る効果がある。
なお、本実施例ではメモリーLSIチップを２層に積層
したが、３層以上に積層してもよく、この場合はメモリ
ー回路部をバックアップする電池をさらに多くケースに
収納でき、よりバックアップ寿命を長くできる。
したが、３層以上に積層してもよく、この場合はメモリ
ー回路部をバックアップする電池をさらに多くケースに
収納でき、よりバックアップ寿命を長くできる。
また本実施例ではメモリーLSIチップとして、RAMチッ
プを使用したが、ROMチップでもよい。この場合はバッ
クアップ用の電池は不要となり、小型で大容量のICメモ
リーカード（ROMカード）を実現できる。
プを使用したが、ROMチップでもよい。この場合はバッ
クアップ用の電池は不要となり、小型で大容量のICメモ
リーカード（ROMカード）を実現できる。
考案の効果 本考案は、メモリー回路部、コントロール回路部、外
部インターフェース回路部とで構成されるプリント配線
板をケースに収納し、メモリー回路部を構成するメモリ
ーLSIチップの電極に導体リードを接合するとともに、
前記メモリーLSIチップを複数個積層して前記プリント
配線板に搭載し、複数個積層された前記LSIチップ間で
並列接続される前記LSIチップの電極に接合された前記
導体リードの他端部は、前記プリント配線板の導体配線
に重ね合わせて接合し、複数個積層された前記LSIチッ
プ間で並列接続されない前記LSIチップの電極に接合さ
れた前記導体リードの他端部は、前記プリント配線板の
別々の導体配線に独立して接合したものである。従って
プリント配線板におけるメモリーLSIチップの占有面積
を大幅に縮小でき、電気回路を構成する多数個のメモリ
ーLSIチップや他の部品をプリント配線板に搭載できる
ので、大容量で組立容易なICメモリーカードを実現でき
る。さらにメモリーLSIチップにRAMチップを使用する場
合、ケース内におけるバックアップ用電池の占有面積を
拡大できるので、大容量でバックアップ寿命の長いRAM
カードを実現できるという優れた効果を奏する。
部インターフェース回路部とで構成されるプリント配線
板をケースに収納し、メモリー回路部を構成するメモリ
ーLSIチップの電極に導体リードを接合するとともに、
前記メモリーLSIチップを複数個積層して前記プリント
配線板に搭載し、複数個積層された前記LSIチップ間で
並列接続される前記LSIチップの電極に接合された前記
導体リードの他端部は、前記プリント配線板の導体配線
に重ね合わせて接合し、複数個積層された前記LSIチッ
プ間で並列接続されない前記LSIチップの電極に接合さ
れた前記導体リードの他端部は、前記プリント配線板の
別々の導体配線に独立して接合したものである。従って
プリント配線板におけるメモリーLSIチップの占有面積
を大幅に縮小でき、電気回路を構成する多数個のメモリ
ーLSIチップや他の部品をプリント配線板に搭載できる
ので、大容量で組立容易なICメモリーカードを実現でき
る。さらにメモリーLSIチップにRAMチップを使用する場
合、ケース内におけるバックアップ用電池の占有面積を
拡大できるので、大容量でバックアップ寿命の長いRAM
カードを実現できるという優れた効果を奏する。
第１図ａは本考案の一実施例におけるICメモリーカード
の一部を切欠いた斜視図、第１図ｂは同じく部分断面
図、第２図は同じく電気回路のブロック図、第３図は同
じくメモリーLSIチップの積層状態を示す斜視図であ
る。 １……ケース、２……プリント配線板、３……メモリー
回路部、４……コントロール回路部、５……外部インタ
ーフェース回路部、６……メモリーLSIチップ、９……
電池、10……絶縁材、11……電極、12……導体リード。
の一部を切欠いた斜視図、第１図ｂは同じく部分断面
図、第２図は同じく電気回路のブロック図、第３図は同
じくメモリーLSIチップの積層状態を示す斜視図であ
る。 １……ケース、２……プリント配線板、３……メモリー
回路部、４……コントロール回路部、５……外部インタ
ーフェース回路部、６……メモリーLSIチップ、９……
電池、10……絶縁材、11……電極、12……導体リード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/60 25/00 Ｚ 25/065 25/07 25/18 // Ｂ４２Ｄ 109:00 (72)考案者 畑田 賢造 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭60−129897（ＪＰ，Ａ) 特開 昭60−80232（ＪＰ，Ａ) 実開 昭60−169860（ＪＰ，Ｕ)
Claims (3)
- 【請求項１】メモリー回路部、コントロール回路部、外
部インターフェイス回路部とから構成されるプリント配
線板と、前記プリント配線板を収納するケースとを備
え、前記メモリー回路部は、前記プリント配線板上に複
数個積層して搭載されたメモリーLSIチップと、導体リ
ードと、前記プリント配線板の導体配線とで構成され、
前記導体リードは、その一端が前記各メモリーLSIチッ
プの電極に接合するとともに、その他端が前記プリント
配線板の導体配線に接合されており、かつ複数個積層さ
れた前記各メモリーLSIチップ間で並列接続される電極
に接合された前記導体リードの他端は、前記プリント配
線板の導体配線上に重ね合わせて接合され、複数個積層
された前記各メモリーLSIチップ間で並列接続されない
電極に接合された前記導体リードの他端は、前記プリン
ト配線板の別々の導体配線上に独立して接合したことを
特徴とするICメモリーカード。 - 【請求項２】メモリー回路部をバックアップする電池を
内蔵した実用新案登録請求の範囲第１項記載のICメモリ
ーカード。 - 【請求項３】積層したメモリーLSIチップの間に、絶縁
材が挿入されている実用新案登録請求の範囲第１項記載
のICメモリーカード。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988086505U JPH081110Y2 (ja) | 1988-06-29 | 1988-06-29 | Ｉｃメモリーカード |
| PCT/JP1989/000643 WO1990000117A1 (en) | 1988-06-29 | 1989-06-28 | Ic memory card |
| EP19890907813 EP0379592A4 (en) | 1988-06-29 | 1989-06-28 | Ic memory card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988086505U JPH081110Y2 (ja) | 1988-06-29 | 1988-06-29 | Ｉｃメモリーカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH028977U JPH028977U (ja) | 1990-01-19 |
| JPH081110Y2 true JPH081110Y2 (ja) | 1996-01-17 |
Family
ID=31311144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988086505U Expired - Lifetime JPH081110Y2 (ja) | 1988-06-29 | 1988-06-29 | Ｉｃメモリーカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081110Y2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6080232A (ja) * | 1983-10-11 | 1985-05-08 | Nippon Telegr & Teleph Corp <Ntt> | Ｌｓｉチツプ実装用カ−ド |
| JPS60129897A (ja) * | 1983-12-19 | 1985-07-11 | Sony Corp | 小型電子機器 |
| JPS60189860U (ja) * | 1984-05-25 | 1985-12-16 | オムロン株式会社 | 変流器の出力回路 |
| JPS62179993A (ja) * | 1986-02-04 | 1987-08-07 | カシオ計算機株式会社 | 電子カ−ド |
-
1988
- 1988-06-29 JP JP1988086505U patent/JPH081110Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH028977U (ja) | 1990-01-19 |
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