JPS63204635A - メモリ−モジユ−ル - Google Patents
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- JPS63204635A JPS63204635A JP62036966A JP3696687A JPS63204635A JP S63204635 A JPS63204635 A JP S63204635A JP 62036966 A JP62036966 A JP 62036966A JP 3696687 A JP3696687 A JP 3696687A JP S63204635 A JPS63204635 A JP S63204635A
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- H01—ELECTRIC ELEMENTS
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁性基板上にメモリーICチップを2ヶ以上
重ねて取付けたメモリーモジュールに関する。
重ねて取付けたメモリーモジュールに関する。
従来、この種のメモリーモジュールとしては、第8図の
断面図に示すような構造のものがある。
断面図に示すような構造のものがある。
図において、絶縁性基板1は一般にプリント基板と称さ
れているガラスエポキシ等からなり、その表面には絶縁
層2、リード挿入孔3等が形成され、このリード挿入孔
3にはメモリーICを封止したDIP (デュアルイン
ラインパッケージ)と称される半導体装置4のリード5
が挿入され、半田6等によって固定されている。このよ
うなメモリーモジュールに対しては、メモリーモジュー
ルを搭載する電子装置の能力増加にともなうメモリー容
量の増加、及び電子装置の小型化薄型化にともなうメモ
リーモジュールの小型化薄型化の傾向が著しく、メモリ
ーIC半導体装置の実装密度の向上と薄型化が重要な課
題となっている。
れているガラスエポキシ等からなり、その表面には絶縁
層2、リード挿入孔3等が形成され、このリード挿入孔
3にはメモリーICを封止したDIP (デュアルイン
ラインパッケージ)と称される半導体装置4のリード5
が挿入され、半田6等によって固定されている。このよ
うなメモリーモジュールに対しては、メモリーモジュー
ルを搭載する電子装置の能力増加にともなうメモリー容
量の増加、及び電子装置の小型化薄型化にともなうメモ
リーモジュールの小型化薄型化の傾向が著しく、メモリ
ーIC半導体装置の実装密度の向上と薄型化が重要な課
題となっている。
これに対して第9図に示すようなフラットパッケージ7
や、第10図に示すようなチップキャリヤーパッケージ
8を使用して実装密度の向上と薄型化を実現したものが
あるが、例えばメモリーカードのような超小型薄型の電
子装置に対しては十分でない。
や、第10図に示すようなチップキャリヤーパッケージ
8を使用して実装密度の向上と薄型化を実現したものが
あるが、例えばメモリーカードのような超小型薄型の電
子装置に対しては十分でない。
メモリーカード用メモリーモジュールとしては、第11
図に示すような、配線層2.ボンディング用パッド9等
を形成した絶縁性基板1に、メモリーICチップ10を
接着剤11により固着し、このメモリーICチップ10
の電極とボンディング用パッド9とをボンディングワイ
ヤー12により接続し、封止用樹脂13により封止する
ものがある。このような構造にすれば従来の方法に比べ
て実装密度の向上と薄型化が実現できる。
図に示すような、配線層2.ボンディング用パッド9等
を形成した絶縁性基板1に、メモリーICチップ10を
接着剤11により固着し、このメモリーICチップ10
の電極とボンディング用パッド9とをボンディングワイ
ヤー12により接続し、封止用樹脂13により封止する
ものがある。このような構造にすれば従来の方法に比べ
て実装密度の向上と薄型化が実現できる。
上述した従来のメモリーモジュールは、半導体装置4ま
たはメモリーICチップ10を平面的に実装しているた
め、実装密度の向上に対しては限度がある。特に、メモ
リーカード用のメモリーモジュール等については、メモ
リーカードの外形が通常のキャッシュカードサイズに限
定されているため、搭載可能な半導体装置またはメモリ
ーICチップの数には限度があり、その結果メモリーカ
ードのメモリー容量にも限度が生じる。
たはメモリーICチップ10を平面的に実装しているた
め、実装密度の向上に対しては限度がある。特に、メモ
リーカード用のメモリーモジュール等については、メモ
リーカードの外形が通常のキャッシュカードサイズに限
定されているため、搭載可能な半導体装置またはメモリ
ーICチップの数には限度があり、その結果メモリーカ
ードのメモリー容量にも限度が生じる。
これに対して、例えばDIR半導体装置を2個上下に重
ねて1個当りの専有面積を半分にする立体的に実装する
ものがあるが、この場合は半導体装置の厚さが2倍以上
になり、例えばメモリーカードのように3〜5I11程
度が最大厚さである超薄型の電子装置には適用できない
という欠点がある。
ねて1個当りの専有面積を半分にする立体的に実装する
ものがあるが、この場合は半導体装置の厚さが2倍以上
になり、例えばメモリーカードのように3〜5I11程
度が最大厚さである超薄型の電子装置には適用できない
という欠点がある。
本発明の目的は、メモリーICチップをフィルムキャリ
ヤ一方式によって2段以上に重ねて絶縁性基板に実装し
、高実装密度化と薄型化を可能としたメモリーモジュー
ルを提供することにある。
ヤ一方式によって2段以上に重ねて絶縁性基板に実装し
、高実装密度化と薄型化を可能としたメモリーモジュー
ルを提供することにある。
本発明のメモリーモジュールの構成は、配線層とボンデ
ィング用パッドとを有する絶縁性基板にメモリーICチ
ップが接着剤を介して複数段重ねて搭載され、これらメ
モリーICチップの電極と前記絶縁性基板のボンディン
グ用パッドとがフィルムキャリヤーテープのリードを介
してリードボンディングされたことを特徴とする。
ィング用パッドとを有する絶縁性基板にメモリーICチ
ップが接着剤を介して複数段重ねて搭載され、これらメ
モリーICチップの電極と前記絶縁性基板のボンディン
グ用パッドとがフィルムキャリヤーテープのリードを介
してリードボンディングされたことを特徴とする。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を示す部分断面図、第2図、
第4図はキャリヤーテープ上のICチップの2つの配置
を示す平面図、第3図、第5図は第2図、第4図のIC
チップの形状を示す平面図、第6図は本実施例を基板上
に配置した平面図である。第1図において、メモリーI
Cチップ10.10’は接着剤11によって2段重ねに
なってメモリーモジュール用の絶縁性基板14上に搭載
されている。これらメモリーICチップ10.10’は
フィルムキャリヤ一方式によって各々メモリーICチッ
プの電極と絶縁基板14のボンディング用パッド9とが
リード15によってリードボンディングされている。ま
た、各々のメモリーICチップ10.10’上にはコー
ティング樹脂16がコーティングされており、メモリー
ICチップの全体を被覆するように封止用樹脂13がメ
モリーICチップを封止している。
第4図はキャリヤーテープ上のICチップの2つの配置
を示す平面図、第3図、第5図は第2図、第4図のIC
チップの形状を示す平面図、第6図は本実施例を基板上
に配置した平面図である。第1図において、メモリーI
Cチップ10.10’は接着剤11によって2段重ねに
なってメモリーモジュール用の絶縁性基板14上に搭載
されている。これらメモリーICチップ10.10’は
フィルムキャリヤ一方式によって各々メモリーICチッ
プの電極と絶縁基板14のボンディング用パッド9とが
リード15によってリードボンディングされている。ま
た、各々のメモリーICチップ10.10’上にはコー
ティング樹脂16がコーティングされており、メモリー
ICチップの全体を被覆するように封止用樹脂13がメ
モリーICチップを封止している。
このような構造のメモリーモジュールの構造は次のよう
に行われる。
に行われる。
まず、第2図及び第4図に示すような、搬送及び位置決
め用のスプロケットホール17と、メモリーICチップ
10.10’が入るデバイスホール18とを有する絶縁
性フィルムに、銅等からなる金属箔を接着し、エツチン
グ等により所望の形状のリード15と電気選別用パッド
19とを形成したフィルムキャリヤーテープ20.20
’とあらかじめ電極端子上に金属突起物であるバンプ2
1を設けたメモリーICチップ10.10’とを準備し
、次にフィルムキャリヤーテープのり−ド15とメモリ
ーICチップのバンブ21とを熱圧着法または共晶法等
によりインナーリードボンディングし、フィルムキャリ
ヤーテープの状態で電気選別用パッド19上に接触子を
接触させて電気選別を実施する。ついで、第3図及び第
5図に示すように、フィルムキャリヤーテープのリード
15を所望の長さに切断し成形する。
め用のスプロケットホール17と、メモリーICチップ
10.10’が入るデバイスホール18とを有する絶縁
性フィルムに、銅等からなる金属箔を接着し、エツチン
グ等により所望の形状のリード15と電気選別用パッド
19とを形成したフィルムキャリヤーテープ20.20
’とあらかじめ電極端子上に金属突起物であるバンプ2
1を設けたメモリーICチップ10.10’とを準備し
、次にフィルムキャリヤーテープのり−ド15とメモリ
ーICチップのバンブ21とを熱圧着法または共晶法等
によりインナーリードボンディングし、フィルムキャリ
ヤーテープの状態で電気選別用パッド19上に接触子を
接触させて電気選別を実施する。ついで、第3図及び第
5図に示すように、フィルムキャリヤーテープのリード
15を所望の長さに切断し成形する。
ここでフィルムキャリヤーテープ20.20’のり−ド
15のうち、少なくともメモリーICチップのチップ選
択端子にボンディングされるチップセレクト端子用リー
ド22.22’については、第2図及び第4図に示すよ
うにメモリーICチップを2段に重ねる際の上段用と下
段用でアウタリードボンディングする位置が各々異なる
ように形成し、フィルムキャリヤーテープを上段用と下
段用の2種類準備する必要があり、またリードの切断成
形の位置や形状についても上段用と下段用でメモリーI
Cチップの高さやアウターリードボンディングする位置
にあわせて別々に設定されることが必要である。
15のうち、少なくともメモリーICチップのチップ選
択端子にボンディングされるチップセレクト端子用リー
ド22.22’については、第2図及び第4図に示すよ
うにメモリーICチップを2段に重ねる際の上段用と下
段用でアウタリードボンディングする位置が各々異なる
ように形成し、フィルムキャリヤーテープを上段用と下
段用の2種類準備する必要があり、またリードの切断成
形の位置や形状についても上段用と下段用でメモリーI
Cチップの高さやアウターリードボンディングする位置
にあわせて別々に設定されることが必要である。
但し、電気選別用パッド19については、上段用と下段
用のフィルムキャリヤーテープで共通の位置にすれば、
電気選別装置の共通化がはかれる。
用のフィルムキャリヤーテープで共通の位置にすれば、
電気選別装置の共通化がはかれる。
次に、第1図及び第6図に示すように配線層2とボンデ
ィング用パッド9とを有する絶縁性基板14を準備し、
リード切断成形済みのメモリーICチップ20を銀ペー
スト等の接着剤11で絶縁性基板上に固着し、リード1
5.22をボンディング用バッド9にアウターリードボ
ンディングする。さらに、同様にしてメモリーICチッ
プ20’を接着剤11で先に固着済みのメモリーICチ
ップ20上に固着し、リード15.22’をボンディン
グ用バッド9にアウターリードボンディングする。
ィング用パッド9とを有する絶縁性基板14を準備し、
リード切断成形済みのメモリーICチップ20を銀ペー
スト等の接着剤11で絶縁性基板上に固着し、リード1
5.22をボンディング用バッド9にアウターリードボ
ンディングする。さらに、同様にしてメモリーICチッ
プ20’を接着剤11で先に固着済みのメモリーICチ
ップ20上に固着し、リード15.22’をボンディン
グ用バッド9にアウターリードボンディングする。
ついで、樹脂ダム23を固着後、封止用樹脂13でメモ
リーICチップ20.20’全体を被覆封止してメモリ
ーモジュールが完成する。
リーICチップ20.20’全体を被覆封止してメモリ
ーモジュールが完成する。
ここで絶縁性基板14のボンディング用バッド9のうち
、チップセレクト端子用リード22゜22′に対応する
ボンディング用バッド9については、第6図に示すよう
にチップセレクト端子用リード位置にあわせ、かつ電気
的にも別々に設けておく必要がある。また、リード15
.22゜22′がメモリーICチップ10.10’の周
縁とショートするのを防止するため、下段のメモリーチ
ップIC表面の保護のため及びメモリーICチップの耐
湿性向上のために第1図に示すようにコーティング樹脂
16をメモリーICチップ表面及びリードとメモリーI
Cチップ縁との間を埋めるようにコーティングすること
が必要である。この樹脂のコーティングはインナーリー
ドボンディング工程からアウターリードボンデイング工
程迄の間で実施可能であるが、リード切断工程前のフィ
ルムキャリヤーテープの状態で実施する方が作業性が良
好である。
、チップセレクト端子用リード22゜22′に対応する
ボンディング用バッド9については、第6図に示すよう
にチップセレクト端子用リード位置にあわせ、かつ電気
的にも別々に設けておく必要がある。また、リード15
.22゜22′がメモリーICチップ10.10’の周
縁とショートするのを防止するため、下段のメモリーチ
ップIC表面の保護のため及びメモリーICチップの耐
湿性向上のために第1図に示すようにコーティング樹脂
16をメモリーICチップ表面及びリードとメモリーI
Cチップ縁との間を埋めるようにコーティングすること
が必要である。この樹脂のコーティングはインナーリー
ドボンディング工程からアウターリードボンデイング工
程迄の間で実施可能であるが、リード切断工程前のフィ
ルムキャリヤーテープの状態で実施する方が作業性が良
好である。
第7図は本発明の第2の実施例の縦断面図である0本実
施例もメモリーICチップ10.10’は接着剤11に
よって2段重ねにかつメモリーICチップ表面を下にし
たフェイスダウンで絶縁性基板に搭載されている。これ
らメモリーICチップ10.10’はフィルムキャリヤ
一方式によって各々メモリーICチップの電極と絶縁性
基板14のボンディング用バッド9とがリード15によ
ってリードボンディングされている。また、各々のメモ
リーICチップ10.10’上にはコーティング樹脂1
6がコーティングされており、メモリーICチップの全
体を被覆するように封止用樹脂13がメモリーICチッ
プを封止している。
施例もメモリーICチップ10.10’は接着剤11に
よって2段重ねにかつメモリーICチップ表面を下にし
たフェイスダウンで絶縁性基板に搭載されている。これ
らメモリーICチップ10.10’はフィルムキャリヤ
一方式によって各々メモリーICチップの電極と絶縁性
基板14のボンディング用バッド9とがリード15によ
ってリードボンディングされている。また、各々のメモ
リーICチップ10.10’上にはコーティング樹脂1
6がコーティングされており、メモリーICチップの全
体を被覆するように封止用樹脂13がメモリーICチッ
プを封止している。
このような構造のメモリーモジュールの製造は、メモリ
ーICチップをフェイスダウンで搭載する以外は、第1
の実施例と同様にして実施できる。
ーICチップをフェイスダウンで搭載する以外は、第1
の実施例と同様にして実施できる。
本実施例では、メモリーICチップがフェイスダウンで
搭載されているため、リード15の成形量が小さくて良
く、その結果メモリーICチップ縁とボンディング用パ
ッド9との距離を短かくすることができ実装密度の向上
がはかれる。
搭載されているため、リード15の成形量が小さくて良
く、その結果メモリーICチップ縁とボンディング用パ
ッド9との距離を短かくすることができ実装密度の向上
がはかれる。
なお、本実施例ではメモリーICチップの2段重ねにつ
いて説明したが、3段以上に重ねても同様に実施可能で
ある。また、メモリーモジュールの外装部を強固にして
おけば、メモリーICチップを被覆する樹脂13の省略
が可能である。
いて説明したが、3段以上に重ねても同様に実施可能で
ある。また、メモリーモジュールの外装部を強固にして
おけば、メモリーICチップを被覆する樹脂13の省略
が可能である。
さら、に、下段用のメモリーICチップ10をメモリー
ICチップ表面を下にしたフェイスダウンで絶縁性基板
14に搭載し、上段用のメモリーICチップ10’をメ
モリーICチップ表面を上にしたフェイスアップで搭載
する方法等のように、メモリーICチップ面を交互にす
る方法でも実施可能であるが、この場合においては、メ
モリーICチップの全端子について上段用と下段用の端
子位置が異なるので、絶縁基板上のボンディング用パッ
ド及びフィルムキャリヤーテープのリードの位置を各端
子で独立して設ける必要がある。
ICチップ表面を下にしたフェイスダウンで絶縁性基板
14に搭載し、上段用のメモリーICチップ10’をメ
モリーICチップ表面を上にしたフェイスアップで搭載
する方法等のように、メモリーICチップ面を交互にす
る方法でも実施可能であるが、この場合においては、メ
モリーICチップの全端子について上段用と下段用の端
子位置が異なるので、絶縁基板上のボンディング用パッ
ド及びフィルムキャリヤーテープのリードの位置を各端
子で独立して設ける必要がある。
以上説明したように、本発明は、メモリーICチップを
2段以上重ね、またフィルムキャリヤ一方式によってリ
ードボンディングすることにより、メモリーICチップ
の実装密度の向上ができると共に、メモリーモジュール
の薄型化が可能となり、大容量のメモリーカードに対応
したメモリーモジュールを提供することができる。
2段以上重ね、またフィルムキャリヤ一方式によってリ
ードボンディングすることにより、メモリーICチップ
の実装密度の向上ができると共に、メモリーモジュール
の薄型化が可能となり、大容量のメモリーカードに対応
したメモリーモジュールを提供することができる。
第1図は本発明の第1の実施例のメモリーモジュールの
縦断面図、第2図、第4図は第1図のキャリヤーテープ
の2つの配置を示す平面図、第3図、第5図は第2図、
第4図のICチップの形状を示す平面図、第6図は本実
施例を基板上に配置した平面図、第7図は本発明の第2
の実施例の断面図、第8図、第11図は従来のメモリー
モジュールの二側の断面図、第9図、第10図は一般の
半導体装置の二側の斜視図である。 1・・・絶縁性基板、2・・・配線層、3・・・リード
挿入孔、4・・・DIP半導体装置、5・・・半導体装
置のリード、6・・・半田、7・・・フラットパッケー
ジ、8・・・チップキャリアパッケージ、9.9′・・
・ボンディング用パッド、10.10’・・・メモリI
Cチップ、11・・・接着剤、12・・・ボンディング
ワイヤー、13・・・封止用樹脂、14・・・モジュー
ル基板、15・・・リード、16・・・コーティング樹
脂、17・・・スプロケットホール、18・・・デバイ
スホール、19・・・電気選別用パッド、20.20’
・・・フィルムキャリヤーテープ、21・・・バンプ、
22.22’・・・チップセレクト端子用リード、23
・・・樹脂ダム。 代理人 弁理士 内 原 音 乙 に 4DIP’r導伴娘夏 第9 口 早10口 牛11 回
縦断面図、第2図、第4図は第1図のキャリヤーテープ
の2つの配置を示す平面図、第3図、第5図は第2図、
第4図のICチップの形状を示す平面図、第6図は本実
施例を基板上に配置した平面図、第7図は本発明の第2
の実施例の断面図、第8図、第11図は従来のメモリー
モジュールの二側の断面図、第9図、第10図は一般の
半導体装置の二側の斜視図である。 1・・・絶縁性基板、2・・・配線層、3・・・リード
挿入孔、4・・・DIP半導体装置、5・・・半導体装
置のリード、6・・・半田、7・・・フラットパッケー
ジ、8・・・チップキャリアパッケージ、9.9′・・
・ボンディング用パッド、10.10’・・・メモリI
Cチップ、11・・・接着剤、12・・・ボンディング
ワイヤー、13・・・封止用樹脂、14・・・モジュー
ル基板、15・・・リード、16・・・コーティング樹
脂、17・・・スプロケットホール、18・・・デバイ
スホール、19・・・電気選別用パッド、20.20’
・・・フィルムキャリヤーテープ、21・・・バンプ、
22.22’・・・チップセレクト端子用リード、23
・・・樹脂ダム。 代理人 弁理士 内 原 音 乙 に 4DIP’r導伴娘夏 第9 口 早10口 牛11 回
Claims (4)
- (1)配線層とボンディング用パッドとを有する絶縁性
基板にメモリーICチップが接着剤を介して複数段重ね
て搭載され、これらメモリーICチップの電極と前記絶
縁性基板のボンディング用パッドとがフィルムキャリヤ
ーテープのリードを介してリードボンディングされたこ
とを特徴とするメモリーモジュール。 - (2)メモリーICチップは全体が樹脂によって被覆さ
れているものである特許請求の範囲第1項記載のメモリ
ーモジュール。 - (3)複数段重ねたメモリーICチップのチップセレク
ト端子は各チップセレクト端子毎に、電気的に分離して
フィルムキャリヤーテープのリードがリードボンディン
グされ、その他の端子はそれぞれ共通に各ボンディング
用パッドにリードボンディングされたものである特許請
求の範囲第1項記載のメモリーモジュール。 - (4)メモリーICチップの少なくとも表面及びそのイ
ンナーリードボンディングされたリードとこのメモリー
ICチップ縁との間が樹脂でコーティングされたもので
ある特許請求の範囲第1項記載のメモリーモジュール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62036966A JPH0810746B2 (ja) | 1987-02-19 | 1987-02-19 | メモリーモジュール |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62036966A JPH0810746B2 (ja) | 1987-02-19 | 1987-02-19 | メモリーモジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63204635A true JPS63204635A (ja) | 1988-08-24 |
JPH0810746B2 JPH0810746B2 (ja) | 1996-01-31 |
Family
ID=12484476
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62036966A Expired - Lifetime JPH0810746B2 (ja) | 1987-02-19 | 1987-02-19 | メモリーモジュール |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0810746B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0383296A2 (en) * | 1989-02-15 | 1990-08-22 | Matsushita Electric Industrial Co., Ltd. | Method of producing a semiconductor device package |
JPH0320051A (ja) * | 1989-03-20 | 1991-01-29 | Seiko Epson Corp | 半導体装置 |
EP0430458A2 (en) * | 1989-12-01 | 1991-06-05 | STMicroelectronics Limited | Semiconductor chip packages |
US5479051A (en) * | 1992-10-09 | 1995-12-26 | Fujitsu Limited | Semiconductor device having a plurality of semiconductor chips |
-
1987
- 1987-02-19 JP JP62036966A patent/JPH0810746B2/ja not_active Expired - Lifetime
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0383296A2 (en) * | 1989-02-15 | 1990-08-22 | Matsushita Electric Industrial Co., Ltd. | Method of producing a semiconductor device package |
JPH0320051A (ja) * | 1989-03-20 | 1991-01-29 | Seiko Epson Corp | 半導体装置 |
EP0430458A2 (en) * | 1989-12-01 | 1991-06-05 | STMicroelectronics Limited | Semiconductor chip packages |
US5165067A (en) * | 1989-12-01 | 1992-11-17 | Inmos Limited | Semiconductor chip packages |
US5512783A (en) * | 1989-12-01 | 1996-04-30 | Inmos Limited | Semiconductor chip packages |
US5479051A (en) * | 1992-10-09 | 1995-12-26 | Fujitsu Limited | Semiconductor device having a plurality of semiconductor chips |
Also Published As
Publication number | Publication date |
---|---|
JPH0810746B2 (ja) | 1996-01-31 |
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