JPH08106796A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08106796A JPH08106796A JP24028994A JP24028994A JPH08106796A JP H08106796 A JPH08106796 A JP H08106796A JP 24028994 A JP24028994 A JP 24028994A JP 24028994 A JP24028994 A JP 24028994A JP H08106796 A JPH08106796 A JP H08106796A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
た不良ブロックに一括書き込み/一括消去の高電圧が印
加されない回路構成のNAND形E2 PROMを提供す
る。 【構成】 テストのための全ブロックへの一括書き込み
/一括消去モード時に、冗長ブロックに切り替えた不良
ブロックを非選択とする構成のブロック選択回路(BS
C1〜6)を備え、昇圧回路で昇圧した全ブロック一括
書き込み/一括消去の高電圧が不良ブロックに印加され
ることを禁止する。ブロック選択回路は、ヒューズを切
断された状態で一括書き込み/一括消去の信号が入力さ
れると「非選択」の信号を出力する。したがって、冗長
ブロックへ切り替えた不良ブロックからの電流の漏洩に
よる電圧降下がなく、テストモードを含む全モードにお
いて完全な良品のNAND形E2 PROMとして使用す
ることができる。
Description
特にNAND形E2 PROMのテストモードにおけるメ
モリセルの寿命試験に好適なものである。
成の一例の断面図である。シリコン基板7表面部に、チ
ャネル5を挟んでソース1及びドレイン2が形成されて
おり、ソース1、及びドレイン2、チャネル5の上には
酸化膜6を挟んで浮遊ゲート4が形成されている。酸化
膜6のドレイン2上の部分は、トンネル酸化膜6aとな
っている。さらに、浮遊ゲート4の上には酸化膜を挟ん
で制御ゲート3が形成されており、これら全体が酸化膜
によって覆われている。
の記憶は、浮遊ゲート4中に電子が存在するか否かによ
り、0/1を記憶させている。すなわち、制御ゲート3
へ高電圧を印加しドレイン2とソース1との間のチャネ
ル5の電位を0Vとすれば、浮遊ゲート4とチャネル5
との間の酸化膜6中に高電界が発生し、トンネル酸化膜
6aを介してトンネル電流が流れて浮遊ゲート4中に電
子が捕獲され、メモリセルのしきい値電圧が上昇する
(書き込み)。逆に、制御ゲート3の電位を0Vとしチ
ャネル5へ高電圧を印加すれば、浮遊ゲート4からチャ
ネル5へ電子が引き抜かれて、メモリセルのしきい値電
圧が下降する(消去)。
のしきい値電圧の制御は高電界下の酸化膜中のトンネル
電流によって行っているが、このトンネル電流は非常に
小さな電流であるため、複数のメモリセルに同時に流す
ことが可能である。したがって、NAND形E2 PRO
Mには、テストモードとしてそれぞれ複数のメモリセル
からなる複数のブロックすべてに対する一括書き込みモ
ード/一括消去モードを設けることができ、外部から信
号を入力することにより全ブロック一括書き込み/一括
消去が可能である。
内部の昇圧回路で発生させており、通常、その電圧は約
24Vであるが、より高電圧のものも試作されている。
様に、不良ブロックが発見された場合に当該不良ブロッ
クと切り替えるための冗長ブロック及び切り替え回路を
持っており、ウェーハ状態における試験で不良ブロック
を発見した場合、ヒューズを切断して当該不良ブロック
を冗長ブロックに切り替え、当該不良ブロックを選択で
きないようにすることにより、良品として使用してい
る。
回路の一例で、ブロックアドレスBA0〜1、/BA0
〜1で構成される4ブロックと、スペアである冗長ブロ
ックとして2ブロックを有する回路図である。通常の状
態で使用されるの4個のブロックにはそれぞれ3入力の
NANDゲートND41〜44が対応して設けられてお
り、2個の冗長ブロックにはそれぞれ2入力のNAND
ゲートND45、46が対応して設けられている。ただ
し、明細書中記号「/」を付した論理信号は、元の論理
信号の逆論理の信号として用いるが、図面中では、通常
の逆論理の記号であるバー記号を用いる。
ND41〜44には、それぞれのブロックを指定する2
つのブロックアドレス信号と、当該ブロックを冗長ブロ
ックに切り替える切替信号とが入力されている。また、
冗長ブロックであるSPブロック1〜2に対応するNA
NDゲートNANDゲートND45、46には、それぞ
れのブロックを指定する2つのブロックアドレス信号が
入力されている。
であるSPブロック1と置き換える場合について検討す
る。ブロック2のブロックアドレスはBA0=H、BA
1=Lであり、したがって、/BA0=L、/BA1=
Hである。ブロック2をSPブロック1と置き換えるた
めに、SPブロック1用のヒューズ(fa 〜fd )のう
ちfa とfd を切断する。
信号である/CPE(Chip Enable)はLで
あり、バッファを通して/CPEから得られた信号/C
PE*は/CPEと同じ論理の信号であるから、/CP
E*もLとなる。また、RDE(Redundancy
Enable)は通常のブロックとスペアブロックと
を置き換える場合はHとなる。
スト信号TST=Lの場合において、V1 =HなのでV
3 =Lとなり、V2 =LなのでV4 =Hとなる。TST
=LなのでV5 =V6 =Hとなり、したがって、V7 =
H、V8 =Lとなる。よって、V9 =HとなりV10=H
なので、V11=Lとなる。また、V9 =V12=HでRD
EもHなので、V13=L、V14=Hとなる。したがっ
て、V15〜V25のL/HにかかわらずV31〜V34=Lと
なり、V27=V28=HなのでV35=H、V29=L、V30
=HなのでV36=Lとなり、SPブロック1が選択され
る。
ロックをスペアである冗長ブロックに切り替えて不良ブ
ロックは選択できないようにすることにより、良品とし
て使用することができるようになる。
ロックを冗長ブロックに切り替えて使用しているNAN
D形E2 PROMでは、テストモードである一括書き込
み/一括消去モードにおいて、回路構成上、ヒューズを
切断して冗長ブロックに切り替えたはずの不良ブロック
にも高電圧が印加されてしまうという問題を生ずる。
Hの場合においては、V5 =V6 =Lとなり、V3 、V
4 のL/HにかかわらずV7 =H、V8 =Hとなる。ま
た、V10=LとなるのでV11=Hとなり、V12=Hより
RDE=Hなので、V13=V14=Hとなる。したがっ
て、V15〜V30=Hとなりすべてのブロックが選択され
る。
消去の高電圧を印加した場合、不良ブロックから多大な
電流が漏洩し、一括書き込み/一括消去のために昇圧回
路で昇圧した電圧が降下してしまうことがある。また、
たとえ、最初は漏洩電流が小さかったとしても、その後
のテストモードを用いる試験で不良が進行し、漏洩電流
が増加することがある。この場合、不良ブロックは冗長
ブロックと切り替えられ、その他のブロックはすべて良
品であるにもかかわらず、十分な電圧が得られないため
に書き込み/消去をすることができない状態となる。す
なわち、上記デバイスはテストモード以外の使用状態に
おいては完全な良品であるにもかかわらず、テストモー
ドを使用し、一括書き込み/一括消去の高電圧を印加し
て、寿命試験をする場合に、不良ブロックが存在するた
めに他の良ブロックに正規の電圧が印加されず、試験が
行えないという事態が発生する。
ので、その目的は、テストモードにおいて、冗長ブロッ
クと切り替えた不良ブロックに一括書き込み/一括消去
の高電圧が印加されない回路構成のNAND形E2 PR
OMを提供することである。
装置は、それぞれ複数のメモリセルから構成された複数
のブロックと、複数のブロック中に発見された不良ブロ
ックと切り替えるために設けられた少なくとも1個の冗
長ブロックと、不良ブロックを冗長ブロックへ切り替え
る切替手段と、複数のブロックのうち、切替手段により
冗長ブロックへ切り替えられていないブロックに対して
は、常に「選択」の信号を出力し、冗長ブロックへ切り
替えられた不良ブロックに対しては、テストモードの全
ブロック一括書き込み/一括消去の入力信号に対して
「非選択」の信号を出力し、テストモードの全ブロック
一括書き込み/一括消去以外の入力信号に対して「選
択」の信号を出力するブロック選択回路とを備える。
を含む第一の信号伝搬経路と、複数個の論理ゲートを通
過した信号を入力信号に応じて反転させる信号反転手段
と、第一の信号伝搬経路と信号反転手段との間の第二の
信号伝搬経路を切替手段による切り替えに対応して遮断
する信号伝搬経路遮断手段とから構成され、各ブロック
に対応してそれぞれ設けられたものとすると良い。
れた複数個のインバータからなる第一の信号伝搬経路
と、複数個のインバータを通過した信号の発生点と所定
の電位点とを信号伝搬経路遮断手段を介して接続するこ
とにより複数個のインバータを通過した信号を反転させ
るMOS FETからなる信号反転手段とから構成され
たものとしても良い。
はPROMとすると良い。
は、全ブロックへの一括書き込み/一括消去モードにお
いて不良ブロックへの一括書き込み/一括消去の電圧の
印加を禁止する構成のブロック選択回路を備えたので、
昇圧回路で昇圧した全ブロック一括書き込み/一括消去
のための高電圧が不良ブロックからの電流の漏洩によっ
て降下することを防止することができる。したがって、
不良ブロックが冗長ブロックに切り替えてあれば、テス
トモードを含む全モードにおいて完全な良品のNAND
形E2 PROMとして使用することができる。
た状態で一括書き込み/一括消去の信号が入力されると
「非選択」の信号を出力する構成としたので、冗長ブロ
ックに切り替えた不良ブロックには一括書き込み/一括
消去の電圧が印加されることがない。
えたNAND形E2 PROMの一実施例の回路図であ
る。図4に従来例として示した、ブロックアドレスBA
0〜1、/BA0〜1で構成される4ブロックと、スペ
アである冗長ブロックとして2ブロックを有する回路に
おいて、点線で囲んだ部分に各ブロックと対応させてブ
ロック回路選択を挿入し接続したものである。ブロック
選択回路は、インバータINV1と各ブロックにそれぞ
れ対応して設けられた回路BSC1〜6とから構成され
ている。通常の状態で使用されるブロック1〜4には4
入力のNANDゲートND1〜4がそれぞれ対応して設
けられ、冗長ブロックであるSPブロック1、2には3
入力のNANDゲートND5、6がそれぞれ対応して設
けられている。
応するNANDゲートND1〜4には、それぞれのブロ
ックを指定する2つのブロックアドレス信号と、当該ブ
ロックを冗長ブロックに切り替える切替信号とが入力さ
れている。また、冗長ブロックであるSPブロック1〜
2に対応するNANDゲートND5、6には、それぞれ
のブロックを指定する2つのブロックアドレス信号が入
力されている。これに加えて、ブロック1〜4及びSP
ブロック1〜2対応する各NANDゲートND1〜6に
はそれぞれ、上記ブロック選択回路の出力信号が入力さ
れている。以下、ブロック選択回路について説明する。
一実施例の基本構成単位の回路図であり、図1のインバ
ータINV1とBSC回路の一つを連結して表したもの
である。入力端子aは、一方ではインバータINV10
を介してCMOSインバータINV20の共通ゲート入
力端子bへ接続され、他方では直接MOS FET Q
10のゲート端子cへ接続される。MOS FET Q
10のソース、ドレインのうちの一方側は接地され、他
方側はヒューズFを介してCMOSの出力点dと接続さ
れ、インバータINV30を介して出力端子eに接続さ
れている。
ただし、点a、b、c、d、eにおける信号をそれぞれ
Va 、Vb 、Vc 、Vd 、Ve とする。
Vb =H、Vc =L、Vd =Lとなる。したがって、V
e =H、すなわち、「選択」の信号が出力される。 テストモードの場合、Va =Hが入力されるので、Vb
=L、Vc =H、Vd=Lとなる。したがって、Ve =
H、すなわち、「選択」の信号が出力される。
Vb =H、Vd =Lとなる。したがって、Ve =H、す
なわち、「選択」の信号が出力される。 テストモードの場合、Va =Hが入力されるので、Vb
=L、Vd =Hとなる。したがって、Ve =L、すなわ
ち、「非選択」の信号が出力される。
られたヒューズFが切断され、テストモード信号が入力
された場合にのみ、「非選択」信号が出力される。
間の経路を遮断する手段は、ヒューズの変わりにPRO
M等の素子を用いても良い。MOS FETは、点dと
の間の経路が接続された状態で信号「H」が入力された
ときに点dにおける信号「H」を「L」として「選択」
の信号「H」を出力させることができる他の素子を用い
ても良い。
回路BSC1〜6とからなるブロック選択回路が各ブロ
ックにそれぞれ対応して設けられている。インバータI
NV1と回路BSC1〜6内に設けられたMOS FE
Tのゲートにはそれぞれテストモード切り替え信号が入
力され、出力端子は各ブロックにそれぞれ対応して設け
られたNANDゲートND1〜6に接続される。
ック2をスペアであるSPブロック1と置き換える場合
について検討する。ブロック2のブロックアドレスはB
A0=H、BA1=Lであり、したがって、/BA0=
L、/BA1=Hである。ブロック2をSPブロック1
と置き換えるために、SPブロック1用のヒューズ(f
a 〜fd )のうちfa とfd を切断する。
信号である/CPEはLであり、バッファを通して/C
PEから得られた信号/CPE*は/CPEと同じ論理
の信号であるから、/CPE*もLとなる。また、RD
Eは通常のブロックとスペアブロックとを置き換える場
合はHとなる。
ST=Lの場合において、V1 =HなのでV3 =Lとな
り、V2 =LなのでV4 =Hとなる。TST=Lなので
V5=V6 =Hとなり、したがって、V7 =H、V8 =
Lとなる。よって、V9 =HとなりV10=Hなので、V
11=Lとなる。また、V9 =V12=HでRDEもHなの
で、V13=L、V14=Hとなる。したがって、V15〜V
25のL/HにかかわらずV31〜V34=Lとなり、V27=
V28=HなのでV35=H、V29=L、V30=HなのでV
36=Lとなり、SPブロック1が選択される。
ロックをスペアである冗長ブロックに切り替えて不良ブ
ロックは選択できないようにすることにより、良品とし
て使用することができるようになる。
ロック選択回路のヒューズf2 を切断しておく。
Hの場合においては、V5 =V6 =Lとなり、V3 、V
4 のL/HにかかわらずV7 =H、V8 =Hとなる。ま
た、V10=LとなるのでV11=Hとなり、V12=Hより
RDE=Hなので、V13=V14=Hとなる。したがっ
て、V15〜V30=Hとなる。ところが、前述したよう
に、ヒューズf2 を切断されたブロック2用ブロック選
択回路はテストモードにおいて、TST=Hの信号が入
力されると、非選択の信号Lが出力される。すなわち、
VB =Lとなり、これが2ブロック用NANDゲートに
入力されるため、ブロック2のみ非選択となり、一括書
き込み/一括消去の電圧が印加されない。
ロック選択回路のヒューズを切断すれば、テストモード
において、不良ブロックへの全ブロック一括書き込み/
一括消去の高電圧の印加を禁止することができる。
全ブロックへの一括書き込み/一括消去モードにおいて
冗長ブロックに切り替えた不良ブロックが非選択となる
構成のブロック選択回路を備えたので、不良ブロックが
冗長ブロックに切り替えてあれば、テストモード使用時
に昇圧回路で昇圧した全ブロック一括書き込み/一括消
去の高電圧が不良ブロックからの電流の漏洩によって降
下することを防止し、全ブロック一括書き込み/一括消
去の高電圧を印加して寿命試験を行うことができ、その
他の全モードにおいても完全な良品のNAND形E2 P
ROMとして使用することができる。
た状態で一括書き込み/一括消去の信号が入力されると
「非選択」の信号を出力する構成としたので、冗長ブロ
ックに切り替えた不良ブロックには一括書き込み/一括
消去の電圧が印加されることがない。
D形E2 PROMの一実施例の回路図。
の回路図。
ック選択回路となる回路
Claims (5)
- 【請求項1】それぞれ複数のメモリセルから構成された
複数のブロックと、 前記複数のブロック中に発見された不良ブロックと切り
替えるために設けられた少なくとも1個の冗長ブロック
と、 前記不良ブロックを前記冗長ブロックへ切り替える切替
手段と、 前記複数のブロックのうち、前記切替手段により前記冗
長ブロックへ切り替えられていないブロックに対して
は、常に「選択」の信号を出力し、前記冗長ブロックへ
切り替えられた前記不良ブロックに対しては、テストモ
ードの全ブロック一括書き込み/一括消去の入力信号に
対して「非選択」の信号を出力し、前記テストモードの
全ブロック一括書き込み/一括消去以外の入力信号に対
して「選択」の信号を出力するブロック選択回路とを備
えた半導体記憶装置。 - 【請求項2】前記ブロック選択回路は、複数個の論理ゲ
ートを含む第一の信号伝搬経路と、前記複数個の論理ゲ
ートを通過した信号を入力信号に応じて反転させる信号
反転手段と、前記第一の信号伝搬経路と前記信号反転手
段との間の第二の信号伝搬経路を前記切替手段による切
り替えに対応して遮断する信号伝搬経路遮断手段とから
構成され、前記各ブロックに対応してそれぞれ設けられ
たことを特徴とする請求項1に記載の半導体記憶装置。 - 【請求項3】前記ブロック選択回路は、直列に接続され
た複数個のインバータからなる前記第一の信号伝搬経路
と、前記複数個のインバータを通過した信号の発生点と
所定の電位点とを前記信号伝搬経路遮断手段を介して接
続することにより前記複数個のインバータを通過した信
号を反転させるMOS FETからなる前記信号反転手
段とから構成されたことを特徴とする請求項2に記載の
半導体記憶装置。 - 【請求項4】前記信号伝搬経路遮断手段は、ヒューズで
あることを特徴とする請求項3に記載の半導体記憶装
置。 - 【請求項5】前記信号伝搬経路遮断手段は、PROMで
あることを特徴とする請求項3に記載の半導体記憶装
置。
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP24028994A JP3263259B2 (ja) | 1994-10-04 | 1994-10-04 | 半導体記憶装置 |
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---|---|
JPH08106796A true JPH08106796A (ja) | 1996-04-23 |
JP3263259B2 JP3263259B2 (ja) | 2002-03-04 |
Family
ID=17057272
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP24028994A Expired - Fee Related JP3263259B2 (ja) | 1994-10-04 | 1994-10-04 | 半導体記憶装置 |
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Country | Link |
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JP (1) | JP3263259B2 (ja) |
KR (1) | KR0184086B1 (ja) |
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- 1995-10-04 EP EP95115639A patent/EP0708451B1/en not_active Expired - Lifetime
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DE69525583D1 (de) | 2002-04-04 |
DE69525583T2 (de) | 2002-10-10 |
CN1112707C (zh) | 2003-06-25 |
EP0708451B1 (en) | 2002-02-27 |
KR0184086B1 (ko) | 1999-04-15 |
MY117283A (en) | 2004-06-30 |
KR960015957A (ko) | 1996-05-22 |
CN1129338A (zh) | 1996-08-21 |
US5689463A (en) | 1997-11-18 |
JP3263259B2 (ja) | 2002-03-04 |
EP0708451A1 (en) | 1996-04-24 |
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