JPH0799476B2 - Waveform information readout device - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は波形メモリに記憶された波形データを読み出し
て楽音等の音響を放音出力する波形情報読み出し装置に
関するものである。Description: TECHNICAL FIELD [0001] The present invention relates to a waveform information reading device for reading waveform data stored in a waveform memory and outputting sound such as a musical sound.

［従来技術］ 従来、このような波形情報読み出し装置としては、複数
のアドレスにわたって波形の各アドレス点のレベルを示
す波形データを波形メモリに記憶させておき、この波形
データを先頭アドレスから順次読み出して、楽音等の音
を放音するようにしていた。また、従来では、多種多様
な音色の楽音を生成する場合には、波形メモリにこれら
音色毎の波形データを個別に記憶するようにしていた。[Prior Art] Conventionally, as such a waveform information reading device, waveform data indicating the level of each address point of the waveform is stored in a waveform memory over a plurality of addresses, and this waveform data is sequentially read from the head address. , I tried to emit sounds such as musical tones. Further, conventionally, when generating musical tones of various timbres, waveform data for each timbre has been individually stored in the waveform memory.

［従来技術の問題点］ しかしながら、上記のものでは、読出アドレスを０、
１、２、……ｎ−１、ｎ又は逆にｎ、ｎ−１……２、
１、０というようにアドレス順にカウントしていくもの
に固定されており、波形メモリの１種類の波形データで
は１つの波形しか出力できないという問題があった。加
えて、多種多様な音色の楽音を生成する場合には、波形
メモリに各種音色毎の波形データを記憶するため、当該
波形メモリの記憶容量増大を招致するという弊害があ
る。[Problems of Prior Art] However, in the above, the read address is 0,
1, 2, ... N-1, n or, conversely, n, n-1 ... 2,
It is fixed to one that counts in the order of address such as 1, 0, and there is a problem that only one waveform can be output with one type of waveform data in the waveform memory. In addition, in the case of generating musical tones of various timbres, since waveform data for each timbre is stored in the waveform memory, there is an adverse effect of increasing the storage capacity of the waveform memory.

［発明の目的］ そこで、本発明の目的は、１種類の波形データで様々な
音色の波形を生成でき、しかも、音色毎の波形データを
記憶するものに比して波形メモリに記憶すべき波形デー
タの容量を極めて少なくすることができる波形情報読み
出し装置を提供することにある。Therefore, an object of the present invention is to generate a waveform of various timbres with one type of waveform data, and moreover, to store the waveform data for each timbre in a waveform memory as compared with a waveform to be stored. An object of the present invention is to provide a waveform information reading device capable of extremely reducing the data capacity.

［発明の要点］ 上記目的を達成するため、本発明は波形データを所定の
順序で読み出すための第１の読み出しアドレスを、発生
すべき波形形状に応じたアドレス変換データに基づいて
前記所定の順序とは異なる順序で波形データを読み出す
ための第２の読み出しアドレスに変換し、この第２の読
み出しアドレスに従って波形データ記憶手段から対応す
る波形データを逐次読み出して前記発生すべき波形形状
の信号を形成することを要点としている。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a first read address for reading waveform data in a predetermined order based on address conversion data according to a waveform shape to be generated. The waveform data is converted into a second read address for reading the waveform data in a different order, and the corresponding waveform data is sequentially read from the waveform data storage means according to the second read address to form the waveform-shaped signal to be generated. The main point is to do.

［発明の概略］ 第１図は発明の概略を示すもので、CPU1の制御下でアド
レス指定手段52は波形データ記憶手段54に対する読出用
のアドレスデータD3を順次生成して、このアドレスデー
タD3をアドレス変換手段53を介して波形データ記憶手段
54に与え、波形データD5が読み出されて出力手段55より
放音出力されていく。そしてCPU1内の変換データ出力手
段51から変換データD8がアドレス変換手段53に与えられ
ると、アドレス指定手段52からの０、１、２……とイン
クリメントされるアドレスデータD3が例えば７、４、
１、２……というように変換アドレスデータD4に変換さ
れる。その結果、波形データ記憶手段54の波形データD5
の読出順が変えられ、波形データ記憶手段54内の波形デ
ータと異なる波形が生成出力されていく。[Outline of the Invention] FIG. 1 shows the outline of the invention. Under the control of the CPU 1, the addressing means 52 sequentially generates the read address data D3 for the waveform data storage means 54, and outputs this address data D3. Waveform data storage means via address conversion means 53
The waveform data D5 is read out to 54 and is output as sound by the output means 55. Then, when the conversion data output means 51 in the CPU 1 gives the conversion data D8 to the address conversion means 53, the address data D3 incremented by 0, 1, 2, ...
It is converted into the conversion address data D4 as 1, 2, .... As a result, the waveform data D5 of the waveform data storage means 54
The reading order is changed, and a waveform different from the waveform data in the waveform data storage means 54 is generated and output.

［実施例の構成］ 以下、本発明の一実施例につき、図面を参照して詳述す
る。[Configuration of Embodiments] An embodiment of the present invention will be described in detail below with reference to the drawings.

＜全体回路構成＞ 第２図は波形情報読み出し装置の全体回路構成を示し、
図中１はCPUであり、このCPU1からラッチ２を介してレ
ジスタ３に鍵盤（図示せず）等の鍵操作指定に応じた周
波数データD1がプリセットされる。そして、このレジス
タ３から周波数カウンタ４へこの周波数データD1が供給
される。この周波数カウンタ４では供給される周波数デ
ータD1に基づき所定の演算、例えばその内容が所定タイ
ミング毎にインクリメント又はデクリメントされてキャ
リー信号（もしくはボロー信号）がインクリメント信号
D2としてアドレスカウンタ５に出力される。このインク
リメント信号D2は周波数データD1に応じた周期で出力さ
れていく。アドレスカウンタ５では、周波数カウンタ４
からインクリメント信号D2が与えられるごとに波形メモ
リ７に対する読出用のアドレスデータD3を順次インクリ
メントして、このアドレスデータD3をアドレス変換回路
６を介して波形メモリ７に与える。<Overall Circuit Configuration> FIG. 2 shows the overall circuit configuration of the waveform information reading device,
In the figure, reference numeral 1 denotes a CPU, and frequency data D1 corresponding to a key operation designation of a keyboard (not shown) or the like is preset in the register 3 from the CPU 1 via a latch 2. The frequency data D1 is supplied from the register 3 to the frequency counter 4. The frequency counter 4 performs a predetermined operation based on the supplied frequency data D1, for example, the content thereof is incremented or decremented at every predetermined timing, and the carry signal (or borrow signal) is incremented.
It is output to the address counter 5 as D2. The increment signal D2 is output in a cycle according to the frequency data D1. In the address counter 5, the frequency counter 4
Each time an increment signal D2 is applied from the address data D3 to the waveform memory 7, the read address data D3 is sequentially incremented, and the address data D3 is applied to the waveform memory 7 via the address conversion circuit 6.

このアドレス変換回路６には、CPU1から波形変換の指定
に応じた変換データD8がラッチ８、レジスタ９を介して
与えられ、この変換データD8の内容に応じて、アドレス
カウンタ５からの０、１、２……とインクリメントされ
るアドレスデータD3が例えば７、４、１、２……という
ように変換アドレスデータD4に変換されて波形メモリ７
に与えられ、波形メモリ７の波形データD5の読出順が変
えられていく。このアドレス変換回路６にも、上記イン
クリメント信号が供給される。The address conversion circuit 6 is supplied with conversion data D8 from the CPU 1 through the latch 8 and the register 9 according to the designation of the waveform conversion, and 0 or 1 from the address counter 5 is supplied according to the contents of the conversion data D8. , The address data D3 that is incremented is converted into the converted address data D4 such as 7, 4, 1, 2 ,.
And the reading order of the waveform data D5 of the waveform memory 7 is changed. The increment signal is also supplied to the address conversion circuit 6.

上記波形メモリ７には、波形データが複数種類記憶され
ており、この各波形データの選択指定は、CPU1からラッ
チ10、レジスタ11を介して与えられる音色指定データD7
によって行われる。波形メモリ７から読み出された波形
データD5は、波形データ変換回路12で波形がさらに変形
波形データD6に変形され、乗算回路13で後述する変形エ
ンベロープデータD11が乗算されて、楽音データD12とさ
れD/A変換器14でアナログ信号に変換されて放音出力さ
れていく。この乗算回路13での乗算は、乗算出力の楽音
データD12が９ビットであるのに対し、乗算入力の変形
波形データD6、変形エンベロープデータD11は夫々６ビ
ット、８ビットであり、変形エンベロープデータD11が
小さいと変形波形データD6が細かい値をとれない形で乗
算される。The waveform memory 7 stores a plurality of types of waveform data, and the selection designation of each waveform data is performed by the tone color designation data D7 given from the CPU 1 via the latch 10 and the register 11.
Done by The waveform data D5 read from the waveform memory 7 is further transformed into modified waveform data D6 by the waveform data conversion circuit 12, and is multiplied by modified envelope data D11 described later in the multiplication circuit 13 to be musical tone data D12. The D / A converter 14 converts the analog signal and outputs the sound. In the multiplication in the multiplication circuit 13, the musical tone data D12 of the multiplication output has 9 bits, whereas the modified waveform data D6 and the modified envelope data D11 of the multiplication input have 6 bits and 8 bits, respectively, and the modified envelope data D11. When is small, the modified waveform data D6 is multiplied in such a manner that a small value cannot be taken.

また、CPU1は、ソフト処理によってエンベロープデータ
を発生し、そのエンベロープデータをラッチ15を介して
レジスタ16に入力する。そして、ノイズ加減算回路17に
はそのエンベロープデータD9が与えられ、このノイズ加
減算回路17でノイズが付加されて上記エンベロープデー
タD11として乗回路13に与えられていく。CPU1からラッ
チ８、レジスタ９を介してノイズ発生回路18には上記変
換データD8が与えられ、ノイズデータD10が上記ノイズ
加減算回路17に与えられ、上述のノイズの付加が行われ
る。Further, the CPU 1 generates envelope data by software processing and inputs the envelope data into the register 16 via the latch 15. Then, the envelope data D9 is given to the noise addition / subtraction circuit 17, noise is added by the noise addition / subtraction circuit 17, and the noise is added to the multiplication circuit 13 as the envelope data D11. The conversion data D8 is given to the noise generation circuit 18 from the CPU 1 via the latch 8 and the register 9, and the noise data D10 is given to the noise addition / subtraction circuit 17 to add the noise.

上記レジスタ３、９、11、16は、夫々ラッチ２、８、1
0、15より新たに出力されるデータを取り入れ循環保持
するものであり、ラッチ２、８、10、15より新しいデー
タが出力されるまで、そのデータを出力し続ける。The registers 3, 9, 11, and 16 are latches 2, 8, and 1, respectively.
The data newly output from 0 and 15 is taken in and held in a circulating manner, and the data is continuously output until new data is output from the latches 2, 8, 10, and 15.

＜アドレス変換回路６の構成＞ 第３図はアドレス変換回路６の具体的構成を示している
が、説明の都合上、アドレスデータD3はD31、D32、D33
の３ビット構成とし、波形データは波形メモリ７に０〜
７の各アドレスに８ステップ分のデータとして記憶され
た状態としている。これに応じて、変換アドレスデータ
D4もD41、D42、D43の３ビット構成とし、変換データD8
もD81、D82、D83の３ビット構成としている。<Structure of Address Conversion Circuit 6> FIG. 3 shows a specific structure of the address conversion circuit 6, but for convenience of description, the address data D3 is D31, D32, D33.
Waveform data in the waveform memory 7
It is assumed that each address of 7 is stored as data for 8 steps. Correspondingly, the translated address data
D4 also has a 3-bit configuration of D41, D42, and D43, and conversion data D8
Also has a 3-bit configuration of D81, D82, and D83.

上記アドレスデータD31は、排他的オアゲート21を介し
て変換アドレスデータD41として出力され、この排他的
オアゲータ21には変換データD81が与えられており、こ
のD81の値によってD31がそのまま出力されたり、反転し
て出力されたりする。アドレスデータD32はフリップフ
ロップ22、23、24に順次入力されていくが、このフリッ
プフロップ22〜24は第４図（１）に示す周波数カウンタ
４からのインクリメント信号D2の立上りでデータが転送
される。このフリップフロップ22、23、24の各出力D32
A、D32B、D32Cと上記D32は夫々アドレスデータ26、27、
28、25を介し、オアゲート29を介して上記変換アドレス
データD42として出力される。フリップフロップ22〜24
はインクリメント信号D2によって駆動されるから、各出
力信号D32A、D32B、D32Cは第４図（３）〜（６）に示す
ようにD32に対しインクリメント信号D2一周期分ずつ遅
れた波形となる。また、上記アンドゲート25には変換デ
ータD82、D83が夫々インバータ30、インバータ31を介し
て与えられ、アンドゲート26には変換データD82と、変
換データD83がインバータ31を介した反転出力とが与え
られ、アンドゲート27には変換データD82がインバータ3
0を介して得られる反転出力と、変換データD83とが与え
られ、アンドゲート28には変換データD82、D83がそのま
ま開成信号として与えられ、第５図に示すようにD82、D
83の値「00、01、10、11」に応じていずれかのアンドゲ
ート25〜28が開成されて、アドレスデータD32、D32A、D
32B、D32Cのいずれかが選択される。結局アンドゲート2
5〜28、オアゲート29、インバータ30、31はマルチプレ
クサの働きをすることになる。The address data D31 is output as the conversion address data D41 via the exclusive OR gate 21, the conversion data D81 is given to the exclusive OR gate 21, and D31 is directly output or inverted depending on the value of this D81. And then output. The address data D32 is sequentially input to the flip-flops 22, 23 and 24, and the flip-flops 22 to 24 are transferred with the rising edge of the increment signal D2 from the frequency counter 4 shown in FIG. 4 (1). . Each output D32 of these flip-flops 22, 23, 24
A, D32B, D32C and the above D32 are address data 26, 27,
The converted address data D42 is output via the OR gate 29 via the 28 and 25. Flip-flops 22-24
Is driven by the increment signal D2, each output signal D32A, D32B, D32C has a waveform delayed by one cycle of the increment signal D2 with respect to D32 as shown in FIGS. 4 (3) to (6). Further, the AND gate 25 is supplied with the conversion data D82 and D83 via the inverter 30 and the inverter 31, respectively, and the AND gate 26 is supplied with the conversion data D82 and the conversion data D83 and the inverted output via the inverter 31. Then, the conversion data D82 is sent to the AND gate 27 by the inverter 3
The inverted output obtained through 0 and the converted data D83 are given, and the converted data D82 and D83 are given to the AND gate 28 as they are as open signals, and as shown in FIG.
One of the AND gates 25 to 28 is opened according to the value “00, 01, 10, 11” of 83, and the address data D32, D32A, D
Either 32B or D32C is selected. After all AND gate 2
5 to 28, the OR gate 29, and the inverters 30 and 31 function as a multiplexer.

［実施例の動作］ 次に本実施例の動作について述べる。[Operation of Embodiment] Next, the operation of the present embodiment will be described.

変換データD8を「000」とすると、排他的オアゲート21
はアドレスデータD31をそのまま変換アドレスデータD41
として出力し、変換アドレスデータD42としてはアドレ
スデータD32が選択出力され、結局アドレスデータD3が
そのまま変換アドレスデータD4として出力されることに
なる。従って波形メモリ７の各波形データはアドレス順
に読み出されることになり、第６図に示すような波形に
基づく楽音が放音出力されることになる。If the converted data D8 is "000", the exclusive OR gate 21
Converts the address data D31 as it is.Address data D41
Then, the address data D32 is selected and output as the conversion address data D42, and the address data D3 is eventually output as it is as the conversion address data D4. Therefore, the respective waveform data in the waveform memory 7 are read out in the order of addresses, and musical tones based on the waveforms shown in FIG. 6 are output.

次に、変換データD8を「010」とすると、変換アドレス
データD42としてD32Aが選択され、アドレスデータD3は
第７図に示すような変換アドレスデータD4に変換され、
この結果波形メモリ７の波形データはアドレス順ではな
い順番で読み出され、第８図に示すように変形した波形
に基づく楽音が放音出力される。さらに、変換データD8
を「101」とすると、変換アドレスデータD42としてD32B
が選択されD41がアドレスデータD31の反転出力となり、
アドレスデータD3は第９図に示すような変換アドレスデ
ータD4に変換され、この結果波形メモリ７の波形データ
は上述の場合と異なった順番で読み出され、第10図に示
すような変形した波形が放音出力される。Next, when the conversion data D8 is set to "010", D32A is selected as the conversion address data D42, the address data D3 is converted to the conversion address data D4 as shown in FIG.
As a result, the waveform data in the waveform memory 7 is read out in the order which is not the address order, and the musical tone based on the modified waveform is outputted as shown in FIG. Furthermore, conversion data D8
Is "101", the conversion address data D42 is D32B.
Is selected, D41 becomes the inverted output of address data D31,
The address data D3 is converted into the converted address data D4 as shown in FIG. 9, and as a result, the waveform data of the waveform memory 7 is read out in a different order from the above case, and the modified waveform as shown in FIG. Is output.

こうして、波形メモリ７に記憶されている波形データが
１種類でも、種々の波形の異った音色の相違する音を放
音出力できる。In this way, even if there is only one type of waveform data stored in the waveform memory 7, it is possible to output sounds of different tone colors and different tone colors.

なお、上記実施例では波形メモリ７の波形データは楽音
波形のものであったが、楽音以外の音例えば擬音、リズ
ム音等の波形でもよい。In the above embodiment, the waveform data in the waveform memory 7 is of a musical tone waveform, but may be a waveform other than a musical tone, such as an onomatopoeic sound or a rhythm sound.

更に、上記実施例は、単音（モノフォニック）を得る場
合であったが、複音（ポリフォニック）にするには、上
述したレジスタ３、11、９、16をチャンネル数に対応す
る段数をもつシフトレジスタとし、その他の回路、例え
ばアドレスカウンタ５なども全て時分割動作するように
し、更に、第３図に示したアドレス変換回路６を、チャ
ンネル数分だけ別個にもって、夫々のチャンネルのイン
クリメント信号D2に従いフリップフロップ22、23、24の
読込動作を制御するようにすればよい。Further, in the above-described embodiment, the case of obtaining a single tone (monophonic) is used, but in order to obtain a polyphonic (polyphonic), the above-mentioned registers 3, 11, 9 and 16 are shift registers having the number of stages corresponding to the number of channels. , Other circuits such as the address counter 5 are also operated in a time-divisional manner, and the address conversion circuit 6 shown in FIG. 3 is separately provided for each channel, and flip-flops are provided according to the increment signal D2 of each channel. It suffices to control the read operation of the pages 22, 23 and 24.

あるいは、複音構成とするには、第３図のフリップフロ
ップ22、23、24を複数チャンネルに対応するエリアをも
つシフトレジスタあるいはRAMとし、前段の内容が後段
のメモリへ移るタイミングを上述の各チャンネル毎に発
生するインクリメント信号とすることにより実現でき
る。Alternatively, in order to form a compound tone, the flip-flops 22, 23 and 24 shown in FIG. 3 are shift registers or RAMs having areas corresponding to a plurality of channels, and the timing at which the contents of the preceding stage is transferred to the memory of the subsequent stage is set to each of the above channels This can be realized by using an increment signal generated every time.

従って、本発明は、複音電子楽器などにも適用できる。Therefore, the present invention can be applied to a multi-tone electronic musical instrument and the like.

また、上記実施例では波形一周期を８つのアドレスに分
割したが、その数は任意であり、また波形メモリ７には
例えば波形の1/2周期分、1/4周期分の波形データを記憶
しておき、この波形メモリ７の読出し順序を順番にもし
くは逆順にくり返し読出して一周期の波形を得てもよ
く、更には波形データ変換回路12で、得られる波形デー
タの振幅値の符号（正、負）を反転するなどの処理をし
てもよい。In the above embodiment, one cycle of the waveform is divided into eight addresses, but the number is arbitrary, and the waveform memory 7 stores the waveform data for 1/2 cycle and 1/4 cycle of the waveform, for example. Incidentally, the waveform memory 7 may be repeatedly read out in order or in reverse order to obtain a waveform of one cycle. Further, the waveform data conversion circuit 12 further obtains the sign (normal number) of the amplitude value of the obtained waveform data. , Negative) may be reversed.

更に、波形メモリ７には波形の振幅値のかわりに差分値
（変化値）を記憶しておき、出力波形データを累算して
振幅値を得るようにしてもよい。そのような方式の波形
生成装置においても本発明は同様に適用できる。Further, instead of the amplitude value of the waveform, the difference value (change value) may be stored in the waveform memory 7, and the output waveform data may be accumulated to obtain the amplitude value. The present invention can be similarly applied to the waveform generating apparatus of such a system.

［発明の効果］ 以上述べたように、本発明によれば、波形データを所定
の順序で読み出すための第１の読み出しアドレスを、発
生すべき波形形状に応じたアドレス変換データに基づい
て前記所定の順序とは異なる順序で波形データを読み出
すための第２の読み出しアドレスに変換し、この第２の
読み出しアドレスに従って波形データ記憶手段から対応
する波形データを逐次読み出して前記発生すべき波形形
状の信号を形成するので、例えば１種類の波形データを
波形データ記憶手段に記憶しておけば、発生すべき波形
形状に対応して各様な順序で波形データを読み出せるた
め、多様な波形形状の信号を生成でき、これにより各種
音色の波形データを波形メモリに格納する従来のものに
比べ、本願発明のものはメモリ使用効率を格段に向上さ
せることができるという効果を奏する。[Effects of the Invention] As described above, according to the present invention, the first read address for reading the waveform data in the predetermined order is determined based on the address conversion data corresponding to the waveform shape to be generated. Of the waveform shape signal to be generated by converting the waveform data into a second read address for reading the waveform data in an order different from the above order, and sequentially reading the corresponding waveform data from the waveform data storage means in accordance with the second read address. Therefore, if one kind of waveform data is stored in the waveform data storage means, the waveform data can be read out in various orders corresponding to the waveform shape to be generated. Can be generated, and as a result, the memory use efficiency of the present invention is significantly improved compared to the conventional one in which waveform data of various tones are stored in the waveform memory. There is an effect that can be.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の概略図、第２図は波形情報読み出し装
置の全体回路図、第３図はアドレス変換回路６の具体的
な回路図、第４図は第３図の各部の信号波形図、第５図
は変換データD82、D83と変換アドレスデータD42との関
係を示す図、第６図は波形メモリ７の波形データをアド
レス順に読み出した場合の波形を示す図、第７図〜第10
図は変換アドレスデータD4が変換データD8によって変わ
り、それに応じて読出波形も変化する状態を示す図であ
る。 １……CPU、４……周波数カウンタ、５……アドレスカ
ウンタ、６……アドレス変換回路、７……波形メモリ、
12……波形データ変換回路。1 is a schematic diagram of the present invention, FIG. 2 is an overall circuit diagram of a waveform information reading device, FIG. 3 is a concrete circuit diagram of an address conversion circuit 6, and FIG. 4 is a signal waveform of each part of FIG. FIG. 5 is a diagram showing the relationship between the conversion data D82, D83 and the conversion address data D42, and FIG. 6 is a diagram showing the waveforms when the waveform data of the waveform memory 7 are read out in the order of addresses, FIGS. Ten
The figure shows a state in which the conversion address data D4 changes depending on the conversion data D8, and the read waveform changes accordingly. 1 ... CPU, 4 ... Frequency counter, 5 ... Address counter, 6 ... Address conversion circuit, 7 ... Waveform memory,
12 ... Waveform data conversion circuit.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】波形データを複数アドレスにわたって記憶
する波形データ記憶手段と、 この波形データ記憶手段に記憶されている波形データを
順次所定の順序で読み出すための第１の読み出しアドレ
スを発生するアドレス発生手段と、 発生すべき波形形状に応じたアドレス変換データを発生
すると共に、このアドレス変換データに基づいて前記第
１の読み出しアドレスを、前記所定の順序とは異なる順
序で前記波形データを読み出すための第２の読み出しア
ドレスに変換して出力するアドレス変換手段と、 このアドレス変換手段から出力される第２の読み出しア
ドレスに従って前記波形データ記憶手段から対応する波
形データを逐次読み出して前記発生すべき波形形状の信
号を形成する波形形成手段と を具備してなることを特徴とする波形情報読み出し装
置。1. Waveform data storage means for storing waveform data over a plurality of addresses, and address generation for generating a first read address for sequentially reading the waveform data stored in the waveform data storage means in a predetermined order. Means for generating address conversion data according to a waveform shape to be generated, and for reading the first read address based on the address conversion data in the waveform data in an order different from the predetermined order. Address converting means for converting to a second read address and outputting the converted waveform data, and waveform data to be generated by sequentially reading corresponding waveform data from the waveform data storing means in accordance with the second read address output from the address converting means. Waveform forming means for forming a signal of Readout device.