JP3610759B2

JP3610759B2 - Digital signal processor

Info

Publication number: JP3610759B2
Application number: JP01195498A
Authority: JP
Inventors: 隆一河本; 和久岡村
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1998-01-07
Filing date: 1998-01-07
Publication date: 2005-01-19
Anticipated expiration: 2018-01-07
Also published as: JPH11203129A

Description

【０００１】
【発明の属する技術分野】
本発明はマイクロプログラム制御を用いたディジタル信号処理装置（ＤＳＰ：ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）に関する。
【０００２】
【従来の技術】
フィルター操作や変復調操作などの実時間信号処理をディジタル値の代数演算によって高精度かつ高安定に行なうことのできるＤＳＰが、オーディオ信号やビデオ信号の処理、音声情報処理などの多くの分野で用いられている。
電子楽器などの楽音発生装置においても、発生した楽音に所定の効果を付加するエフェクタとしてＤＳＰが利用されている。電子楽器におけるこのような処理は常にサンプリング周期（ＤＡＣサイクル）に同期して行われなければならず、このような場合に適用して好適なＤＳＰが本出願人により提案されている（特開平５−１５０９７７号公報）。
【０００３】
この本出願人により提案されたＤＳＰによれば、マイクロプログラムが固定数のステップにより記述されており、かつ、１サンプリング周期でこのマイクロプログラムの全てのステップを順次読み出して処理を行なうようになされているため、当該マイクロプログラムは必ず所定の周期毎に実行されることとなり、実時間の信号処理が保証されるとともにプログラム作成段階においてプログラムの実行時間を容易に把握することができる。
【０００４】
【発明が解決しようとする課題】
近年の半導体技術の進歩に伴い、音源部と前述したＤＳＰとを単一の半導体チップ上に集積すること、あるいは、音源部とＤＳＰと中央処理装置（ＣＰＵ）とを集積することが行われるようになっている。このような場合には、半導体チップのサイズを縮小することがコストの低減のために求められ、ＤＳＰにおけるマイクロプログラムを格納する領域のサイズを縮小することが望まれている。
【０００５】
そこで、本発明は、マイクロプログラム制御によるディジタル信号処理装置において、マイクロプログラムを格納するメモリの容量を節約してハードウエア量を節減するとともに、コストダウンを図ることを目的としている。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明のディジタル信号処理装置は、マイクロプログラムを格納するマイクロプログラムメモリと、各ステップごとに前記マイクロプログラムメモリから１ステップ分のマイクロ命令を読み出して出力する読出手段と、各ステップごとに前記読出手段が出力するマイクロ命令のうちの一部のフィールドを順次格納し、所定ステップごとに並列に出力する直列並列変換手段と、該直列並列変換手段から前記所定ステップごとに出力される並列化されたマイクロコードにより制御される処理部と、前記各ステップごとに前記読出手段が出力するマイクロ命令のうちの前記一部のフィールドを除いた残りのフィールドにより制御される他の処理部とを有するものである。
また、前記一部のフィールドは、外部ＲＡＭに対するアクセスを制御するためのフィールドであり、前記直列並列変換手段から前記所定ステップごとに出力される並列化されたマイクロコードにより制御される処理部は、前記外部ＲＡＭをアクセスするアクセス回路とされているものである。
【０００７】
マイクロコードのうち外部メモリへのアクセスを制御するためのフィールドなどの所定のフィールドについては、当該処理の実行を所定の時間間隔をもって実行するものとし、各ステップに格納されているマイクロコードを直列並列変換手段を用いて並列化し、複数ステップ分のマイクロコードを並列化したマイクロコードを当該処理部に供給する。これにより、各ステップにおけるマイクロコードのビット長を短くすることが可能となり、制御記憶の容量を削減することができる。
【０００８】
【発明の実施の形態】
本発明のディジタル信号処理装置（ＤＳＰ）について説明する前に、まず、このＤＳＰが用いられる装置の一例である電子楽器について図４を参照して説明する。
図４において、１はこの電子楽器の全体の動作を制御するＣＰＵ、２は楽音発生装置の動作時の経過時間を示したり、特定の間隔でタイマ割込を発生するタイマ、３は外部ＭＩＤＩ機器からＭＩＤＩ端子４を介して入力されるＭＩＤＩメッセージを取り込んだり、この電子楽器内で生成されたＭＩＤＩメッセージをＭＩＤＩ端子４を介して外部ＭＩＤＩ機器へ出力するためのＭＩＤＩインターフェース回路、５は鍵盤６の操作信号が直列データとして入出力されるシリアル入出力回路（シリアルＩ／Ｏ）、７はパネル表示器および操作子８におけるパネル表示器に表示される画像データを出力するとともに、パネルスイッチをスキャンしてその操作信号を取り込むためのパラレル入出力回路（パラレルＩ／Ｏ）である。また、９は前記ＣＰＵ１の動作を制御する制御プログラムが格納されているプログラムメモリ、１０は前記ＣＰＵ１により使用されるワークメモリである。
【０００９】
１１は波形メモリ方式による音源部であり、各発音チャンネルで生成される楽音を制御する楽音制御データなどが格納される音源レジスタ、該音源レジスタに格納されている周波数ナンバパラメータや音色パラメータに基づいて楽音信号を形成する。すなわち、複数の発音チャンネル（例えば、３２チャンネル）のチャンネル毎の読み出しアドレスを生成し、該読み出しアドレスに基づいて補間処理に必要な各発音チャンネルの波形サンプルデータを波形メモリ１２から読み出し、該読み出された各発音チャンネルの波形サンプルデータの補間処理を行う読出補間回路、および、読出補間回路から出力される各発音チャンネルの波形サンプルデータに音量エンベロープ等を付与するＥＧ付与部などが含まれている。なお、この音源部としては波形メモリ方式のものに限られることはなく、他の方式の音源を用いることができる。
【００１０】
１３は各発音チャンネルの波形サンプルデータをミキシングしてサンプリング周期毎の楽音波形データを生成すると共に、コーラス、リバーブ、バリエーション等のエフェクト処理を該楽音波形データに付与するＤＳＰである。また、１４は、エコーやリバーブなどの遅延を必要とするエフェクトを付与するときに、当該楽音波形データを書き込み所定時間後に読み出すことにより所要の遅延を行うための、遅延メモリ（外部ＲＡＭ）である。さらに、１５は前記ＤＳＰ１３からサンプリング周期毎に出力される楽音波形データをアナログ信号に変換するデジタルアナログ変換器（ＤＡＣ）、１６は該ＤＡＣ１５の出力を増幅し音響信号として放出するサウンドシステムである。さらにまた、１７は前記各部を接続するＣＰＵバスである。
【００１１】
このように構成されている電子楽器の動作について説明する。
鍵盤６からシリアル入出力回路５を介して押鍵情報が取り込まれたり、ＭＩＤＩイベントの発音タイミングとなったときに、ＣＰＵ１は入力された演奏情報に応じて、チャンネルアサイン、パラメータ変換などを行ういわゆる音源ドライバ処理を実行し、音源部の割り当てたチャンネルに対する変換したパラメータと発音開始指示（ノートオン）などの音源パラメータを音源レジスタに書き込む。すなわち、ノートオンイベントが入力された場合は、ＣＰＵ１はノートオンイベントに基づいた新たな楽音を生成できるように、まず、発音チャンネルを割り当て、音源レジスタの割り当てたチャンネルの記憶領域にノートナンバ、音色情報（メモリ読み出し区間）、ベロシティ（音量情報）等の音源パラメータをセットする。また、ノートオフイベントが入力された場合は、当該ノートオフイベントに基づいた発音停止を行えるように音源パラメータを音源レジスタにセットする。なお、これらの指示はＣＰＵ１がプログラムメモリ９に記憶されている音源ドライバ処理プログラムを実行することにより行われる。
【００１２】
一方、前記音源部１１では楽音生成処理が実行される。この楽音生成処理では、読出補間回路が１サンプリング周期を等分した時分割チャンネルタイミングに従って前記音源レジスタにセットされている各チャンネルのノートナンバに対応した周波数情報を累算し、その累算値と音色情報に基づいて波形メモリ１２に対する読み出しアドレスを作成する。次いで、作成された読み出しアドレスの整数部に従って、前記波形メモリ１２にアクセスすることにより、各チャンネルに必要な波形サンプルデータを読み出し、バッファに格納する。これにより、作成された読み出しアドレスの小数部に従って波形サンプルデータを補間して算出するために必要な数の波形サンプルデータがバッファに用意される。そして、バッファに用意されている各チャンネルの波形サンプルデータから、作成された読み出しアドレスの小数部に従って補間された波形サンプルデータが算出される。なお、補間処理は前記時分割チャンネルタイミングでチャンネル毎に行われる。
【００１３】
前記読出補間回路から出力された補間処理後の各チャンネルの波形サンプルデータは、ＥＧ付与部において音源レジスタにセットされている当該チャンネルの音量情報および音色情報に応じたエンベロープが付与される。さらにエンベロープが付与された各チャンネルの波形サンプルデータはＤＳＰ１３に入力される。そして、ＤＳＰ１３において、各チャンネルの波形サンプルデータがミキシングされると共に、コーラス、リバーブ、バリエーション等のエフェクト処理が施されることにより、サンプリング周期毎の楽音データが生成される。また、エフェクト処理時に楽音データの遅延が必要な場合は、ＤＳＰ１３は、その外部に設けられた遅延メモリ１４に当該楽音データを書き込み所定時間後にそれを読み出すことにより遅延メモリ１４を遅延手段として使用している。そして、ＤＳＰ１３から１サンプリング周期毎に出力される楽音データはＤＡＣ１５においてアナログ楽音信号に変換され、ＤＡＣ１５により変換されたアナログ楽音信号はサウンドシステム１６において増幅されて発音される。
【００１４】
なお、この図には示されていないが、マイクロフォンなどのアナログ波形入力部から入力されるアナログ信号をデジタルデータに変換するアナログデジタル変換器（ＡＤＣ）を設け、該ＡＤＣによりディジタル化された音声データ等も前記ＤＳＰ１３に入力し、該ＤＳＰ１３において前述した楽音データにミキシングするようにすることもできる。
【００１５】
図１は前記ＤＳＰ１３の内部構成の一例を示すブロック図である。この図において、２０はマイクロプログラム供給部であり、その内部にマイクロプログラムを格納しているマイクロプログラムメモリ（制御記憶）を有しており、各クロックサイクル毎に一つのマイクロ命令を読み出し、各処理部に対し当該マイクロコードを供給することにより、対応する処理を実行させるように構成されている。なお、マイクロプログラムメモリに格納されているマイクロプログラムのステップ数は任意のものとすることができるが、ここでは、５１２ステップのマイクロ命令からなるマイクロプログラムがマイクロプログラムメモリに格納されている場合を例にとって説明する。すなわち、１ＤＡＣサイクルで、前記５１２ステップのマイクロ命令が実行されるようになされている。
【００１６】
２１は第１のセレクタであり、前記音源部１１から入力する楽音信号とデータバス３０上のデータを選択して入出力ＲＡＭ（Ｉ／ＯＲＡＭ）２２に入力するためのセレクタである。２２は入出力ＲＡＭであり、セレクタ２１を通して入力されるデータおよびＤＡＣ１５へ出力するデータが格納される。２３はデータバス３０に接続されているテンポラリＲＡＭであり、演算の途中結果などが格納される。２４は第２のセレクタであり、入出力ＲＡＭ２２およびテンポラリＲＡＭ２３の出力が入力され、そのいずれかを選択して乗算部２６の一方の入力に供給するためのセレクタである。
【００１７】
２５は係数レジスタおよび補間部であり、演算に用いる所定の係数値を格納するとともに必要な場合にはその補間演算を行なうものである。２６は乗算部であり、セレクタ２４を介して入力されるデータと係数レジスタおよび補間部２５から入力されるデータとを高速に乗算する乗算器である。２７は第３のセレクタであり、前記入出力ＲＡＭ２２、テンポラリＲＡＭ２３およびデータバス３０からの出力が入力され、そのいずれかを選択して加算部２８に出力するものである。２８は加算部であり、セレクタ２７の出力と乗算部２６の出力とを加算する加算器である。２９は加算部２８の出力を必要に応じてシフト処理するためのシフタである。シフタ２９の出力はデータバス３０に接続されている。また、３１は前述した遅延メモリ（外部ＲＡＭ）１４にアクセスするときのアドレスを制御する外部ＲＡＭアドレス制御部、３２は外部ＲＡＭアドレス制御部３１から供給されるアドレスに基づいて、外部ＲＡＭ１７にアクセスする外部ＲＡＭアクセス回路である。
【００１８】
このように構成されたＤＳＰ１３において、前記マイクロプログラム供給部２０から各演算部、制御部およびゲートなどに供給されるマイクロコードに応じて各演算部、制御部およびゲートなどが制御されることにより、各サンプリング周期毎に前記音源部１１から入力される楽音信号およびデータバス３０に出力される演算結果データが、係数レジスタおよび補間部２５から供給される係数値と演算されたり、必要に応じて外部ＲＡＭ１４に書き込まれ所定時間後に読み出されて所定時間の遅延を与えられることにより、前記音源部１１から入力する前記楽音信号に対し所定のフィルタ演算処理や波形遅延を使用したリバーブやコーラス等の処理が施されて、各サンプリング周期毎に該処理の施された楽音信号がＤＡＣ１５に出力される。
【００１９】
前述のようにマイクロプログラムメモリに格納されているマイクロプログラムのステップ数を５１２ステップとし、例えば、４８ｋＨｚのサンプリング周期にこの５１２ステップが実行されるとすると１ステップ当たりの時間は４０ｎｓｅｃであり、同じ周期で外部ＲＡＭ１４をアクセスするためには非常に高速な外部ＲＡＭが必要になる。そのため、より遅い外部ＲＡＭを使用できるようにするため、本発明では、外部ＲＡＭへのアクセスを所定ステップ、例えば整数ｎの倍数に相当するステップにおいてのみ実行させるようにしている。ここで、ｎは、２以上の整数とすることができる。
【００２０】
従来のＤＳＰにおいては、外部ＲＡＭへのアクセスを制御するためのフィールドは、例えば、外部ＲＡＭへの書き込み／読み出しを指示するための１ビット、そして、書き込みデータの態様を規定するインデックス付きオプションの指示に１あるいは２ビットの合計２〜３ビットからなるフィールドとされていた。しかしながら、本発明においては、前述のように外部ＲＡＭへのアクセスを所定のステップにおいてのみ実行するようにしているため、以下に説明するように、外部ＲＡＭへのアクセスを制御するフィールドのビット数を１ビットに短縮することが可能となる。
【００２１】
以下、このことについて、図２に示す前記マイクロプログラム供給部２０の要部の一構成例および図３に示すマイクロプログラムの記述例を参照して説明する。
マイクロプログラム供給部２０には、前述のようにマイクロプログラムメモリが設けられており、このマイクロプログラムメモリには、図３のマイクロプログラムの記述例に示すように、第０ステップ〜第５１１ステップの合計５１２ステップのマイクロ命令が記憶されている。各マイクロ命令は、図１に示したＤＳＰ１３内部の各処理部にそれぞれ対応した制御信号を含む複数のフィールドから構成されている。図３に示した例では、第１のセレクタ２１、第２のセレクタ２４、第３のセレクタ２７、乗算器２６、テンポラリＲＡＭ２３、シフタ２９および外部ＲＡＭアクセス回路に対応するフィールドのみが記載されているが、このほかに、入出力ＲＡＭ２２、加算部２８等に対するフィールドが設けられている。この図に示すように、本発明においては、前記外部ＲＡＭアクセス回路に対応するフィールドは、１ビットの大きさとされている。
【００２２】
このマイクロプログラム供給部には、クロックパルスΦを０から５１１までカウントするアドレスカウンタが設けられており、各サンプリング周期（ＤＡＣサイクル）の開始時点で０から計数を開始し、計数値が５１１のときに１ＤＡＣサイクルが終了するようになされている。このアドレスカウンタの出力により、前記マイクロプログラムメモリから当該ステップのマイクロ命令が読み出され、各フィールドのマイクロコードがそれぞれ対応する処理部に印加されるようになされている。
【００２３】
図２は、各ステップごとに読み出されるマイクロコードを当該処理部に供給するための回路の一構成例である。
この図において、３４、３５および３６はシフトレジスタの単位段であり、この３４〜３６により、直列並列変換手段となる３段構成の直列入力並列出力のシフトレジスタが構成されている。そして、各シフトレジスタの単位段には、前述したクロックパルスΦがシフトクロックとして印加されており、該クロックパルスΦの３倍の周期のパルス（Φ／３）が並列出力パルスとして印加されている。すなわち、パルスΦが３回発生する毎に、パルスΦ／３が１回発生する。そして、前記シフトレジスタの第１段３４には前記外部ＲＡＭアクセス部向けのマイクロコードが入力され、各ステップごとに前記クロックパルスΦに同期して順次後段にシフトされる。そして、図３中に破線で囲んで示した３ステップ分の当該外部ＲＡＭアクセス部向けのマイクロコードが前記シフトレジスタの各段３４〜３６に格納されたときに、前記パルスΦ／３により、各段に格納されているマイクロコードが並列に読み出され、前記外部ＲＡＭアドレス制御部３１および外部ＲＡＭアクセス回路３２に印加される。
【００２４】
これにより、外部ＲＡＭアドレス制御部３１および外部ＲＡＭアクセス回路３２において、当該３ビットからなるマイクロコードに基づいて、外部ＲＡＭ１４に対する読み出しあるいは書き込みおよびインデックス付きオプションの選択を行うこととなる。例えば、３の倍数に対応するステップのマイクロコードにより前記外部ＲＡＭ１４への読み出し／書き込みを指示し、（３の倍数−１）と（３の倍数−２）に対応する２ステップ分のマイクロコードでインデックス付きオプションを指示するようにする。この２ビットのインデックス付きオプションで、外部ＲＡＭ１４に対する書き込みデータの態様を規定することができる。例えば、複数の圧縮方式で圧縮されたデータを外部ＲＡＭに読み書きするようにした場合の圧縮の有無や圧縮方式を指定するようにしたり、浮動小数点データを読み書きするようにした場合の書き込みデータにおける指数部のビット数を指定したりすることができる。このように、外部ＲＡＭ１４へのアクセスは、Φ／３クロックに同期して、すなわち、３の倍数に対応するステップで実行されることとなる。
【００２５】
また、前記マイクロプログラムメモリから読み出される他の処理部向けのマイクロコードは、必要に応じて所定クロック分だけ遅延を与える遅延手段３７を介して当該処理部に供給されるようになされている。これは、例えば、乗算部２６に対して所定の乗算の実行を指示するマイクロコードと、加算器２８に対して前記乗算結果を用いた加算を指示するマイクロコードとが同一ステップに記述されているときに、加算器２８に対する指示を乗算器２６による乗算結果が出力されるタイミングまで遅延させて供給するようにするためのものである。このように遅延手段３７を設けることにより、同一の処理に対するマイクロプログラムを同一ステップに記述することができるようになり、容易にマイクロプログラムを作成することができるようになる。なお、このような遅延処理が不要なマイクロコードは遅延を受けることなく、当該処理部に供給される。
【００２６】
このように、本発明によれば、マイクロ命令の各ステップには１ビットのマイクロコードを格納しておき、シフトレジスタからなる直列並列変換手段を用いて、複数ステップ分のマイクロコードを並列のマイクロコードに変換して当該処理部に供給するようにしているので、各ステップにおけるマイクロ命令のビット長を短縮することができる。
【００２７】
なお、以上の説明においては、外部ＲＡＭへのアクセスを３の倍数に対応するステップにおいて実行するものとしたが、これに限られることはなく、２以上の任意の整数の倍数に対応するステップで実行するようにできる。
また、前述の実施の形態においては、外部ＲＡＭへのアクセスを制御するフィールドを対象としたが、これに限られることはなく、所定数のステップごとに実行すればよい処理に対応するフィールドであれば、全く同様に適用することが可能である。
さらに、前述の実施の形態においては、電子楽器に搭載されるＤＳＰを例にとって説明したが、これに限られることはなく、マイクロプログラム制御の処理装置であれば、いかなるものにも同様に適用することが可能である。
【００２８】
【発明の効果】
本発明は以上のように構成されているので、マイクロ命令の命令長を縮減することができ、マイクロプログラムメモリの容量を節減することが可能とる。したがって、マイクロプログラムメモリのサイズを縮小することができ、ＬＳＩを作成する場合におけるコストの低減を図ることが可能となる。
また、同一のサイズを使用することができる場合には、従来よりも多くのマイクロプログラムを格納することが可能となり、より多くのマイクロプログラムを格納することができるようになる。エフェクト用のＤＳＰの場合には多彩なエフェクトを付与することができるようになる。
【図面の簡単な説明】
【図１】本発明のＤＳＰの一実施の形態の内部構成を示すブロック図である。
【図２】本発明のＤＳＰの一実施の形態におけるマイクロプログラム供給部２０の要部の一構成例を示すブロック図である。
【図３】マイクロプログラムの一記述例を示す図である。
【図４】ＤＳＰが用いられる電子楽器の構成例を示すブロック図である。
【符号の説明】
１ＣＰＵ、２タイマ、３ＭＩＤＩ入出力回路、４ＭＩＤＩ端子、５シリアル入出力回路、６鍵盤、７パラレル入出力回路、８パネル表示器および操作子、９プログラムメモリ、１０ワークＲＡＭ、１１音源部、１２波形メモリ、１３ディジタル信号処理装置（ＤＳＰ）、１４遅延メモリ（外部ＲＡＭ）、１５デジタルアナログ変換器（ＤＡＣ）、１６サウンドシステム、１７ＣＰＵバス、２０マイクロプログラム供給部、２１、２４、２７セレクタ、２２入出力ＲＡＭ、２３テンポラリＲＡＭ、２５係数レジスタおよび補間部、２６乗算部、２８加算部、２９シフタ、３０データバス、３１外部ＲＡＭアドレス制御部、３２外部ＲＡＭアクセス回路、３７遅延回路、３４〜３６シフトレジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital signal processor (DSP) using microprogram control.
[0002]
[Prior art]
DSPs that can perform real-time signal processing such as filtering and modulation / demodulation operations with high accuracy and high stability by algebraic computation of digital values are used in many fields such as audio signal and video signal processing and audio information processing. ing.
In a musical sound generator such as an electronic musical instrument, a DSP is used as an effector for adding a predetermined effect to the generated musical sound. Such processing in an electronic musical instrument must always be performed in synchronization with a sampling period (DAC cycle), and a DSP suitable for such a case has been proposed by the present applicant (Japanese Patent Laid-Open No. Hei 5). -150977).
[0003]
According to the DSP proposed by the present applicant, the microprogram is described by a fixed number of steps, and all the steps of the microprogram are sequentially read and processed in one sampling period. Therefore, the microprogram is always executed at a predetermined cycle, and real-time signal processing is guaranteed, and the execution time of the program can be easily grasped at the program creation stage.
[0004]
[Problems to be solved by the invention]
With recent advances in semiconductor technology, the sound source unit and the above-described DSP are integrated on a single semiconductor chip, or the sound source unit, the DSP, and a central processing unit (CPU) are integrated. It has become. In such a case, it is required to reduce the size of the semiconductor chip in order to reduce the cost, and it is desired to reduce the size of the area for storing the microprogram in the DSP.
[0005]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to reduce the amount of hardware by saving the capacity of a memory for storing a microprogram and to reduce the cost in a digital signal processing apparatus under microprogram control.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, a digital signal processing apparatus according to the present invention comprises a microprogram memory for storing a microprogram, and a reading means for reading out and outputting one step of microinstructions from the microprogram memory for each step. Serially storing a part of the fields of the microinstructions output by the reading means for each step, and outputting in parallel for each predetermined step; and from the serial-parallel converting means for each predetermined step. The processing unit controlled by the parallelized microcode that is output, and other control units that are controlled by the remaining fields excluding the partial field of the microinstructions output by the reading means at each step . And a processing unit.
The partial field is a field for controlling access to the external RAM , and the processing unit controlled by the parallelized microcode output at every predetermined step from the serial-to-parallel conversion unit includes : The access circuit accesses the external RAM .
[0007]
For a predetermined field such as a field for controlling access to the external memory in the microcode, the processing is executed at a predetermined time interval, and the microcode stored in each step is serially parallel. The conversion unit is used for parallelization, and microcode obtained by parallelizing microcodes for a plurality of steps is supplied to the processing unit. Thereby, the bit length of the microcode in each step can be shortened, and the capacity of the control storage can be reduced.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Before describing the digital signal processing apparatus (DSP) of the present invention, first, an electronic musical instrument which is an example of an apparatus using the DSP will be described with reference to FIG.
In FIG. 4, 1 is a CPU that controls the overall operation of the electronic musical instrument, 2 is a timer that indicates the elapsed time during operation of the musical tone generator, or a timer that generates a timer interrupt at a specific interval, and 3 is an external MIDI device. MIDI interface circuit for taking in a MIDI message input from the MIDI terminal 4 through the MIDI terminal 4 and outputting the MIDI message generated in the electronic musical instrument to an external MIDI device through the MIDI terminal 4. A serial input / output circuit (serial I / O) 7 in which operation signals are input / output as serial data, 7 outputs image data displayed on the panel display and the panel display in the operation element 8 and scans the panel switch. A parallel input / output circuit (parallel I / O) for receiving the operation signal. Reference numeral 9 is a program memory in which a control program for controlling the operation of the CPU 1 is stored, and 10 is a work memory used by the CPU 1.
[0009]
Reference numeral 11 denotes a sound source unit using a waveform memory system, which is based on a sound source register that stores tone control data for controlling a tone generated in each tone generation channel, and a frequency number parameter and a tone color parameter stored in the tone generator register. A musical tone signal is formed. That is, a read address is generated for each of a plurality of sound generation channels (for example, 32 channels), waveform sample data of each sound generation channel necessary for the interpolation processing is read from the waveform memory 12 based on the read address, and the read is performed. Includes a read interpolation circuit that performs interpolation processing of the waveform sample data of each sound generation channel, and an EG appending unit that adds a volume envelope to the waveform sample data of each sound output channel output from the read interpolation circuit. . The sound source section is not limited to the waveform memory type, and other types of sound sources can be used.
[0010]
Reference numeral 13 denotes a DSP that mixes waveform sample data of each tone generation channel to generate musical sound waveform data for each sampling period, and adds effect processing such as chorus, reverb, and variation to the musical sound waveform data. Reference numeral 14 denotes a delay memory (external RAM) for performing a required delay by writing the musical tone waveform data and reading it after a predetermined time when an effect such as echo or reverb is applied. . Further, 15 is a digital / analog converter (DAC) that converts musical sound waveform data output from the DSP 13 at every sampling period into an analog signal, and 16 is a sound system that amplifies the output of the DAC 15 and emits it as an acoustic signal. Furthermore, reference numeral 17 denotes a CPU bus for connecting the above-described units.
[0011]
The operation of the electronic musical instrument configured as described above will be described.
When key press information is taken in from the keyboard 6 via the serial input / output circuit 5 or when a MIDI event sounding timing comes, the CPU 1 performs so-called channel assignment, parameter conversion, etc. according to the input performance information. The sound source driver process is executed, and the sound source parameters such as the converted parameters and the sounding start instruction (note on) for the channel assigned by the sound source unit are written into the sound source register. That is, when a note-on event is input, the CPU 1 first assigns a sound generation channel so that a new musical tone can be generated based on the note-on event, and a note number and tone color are assigned to the storage area of the assigned channel of the tone generator register. Sound source parameters such as information (memory read section) and velocity (volume information) are set. When a note-off event is input, a sound source parameter is set in the sound source register so that sound generation can be stopped based on the note-off event. These instructions are performed when the CPU 1 executes a sound source driver processing program stored in the program memory 9.
[0012]
On the other hand, the tone generator 11 performs a musical tone generation process. In this musical tone generation process, the read interpolation circuit accumulates frequency information corresponding to the note number of each channel set in the sound source register according to the time division channel timing obtained by equally dividing one sampling period, and the accumulated value and Based on the timbre information, a read address for the waveform memory 12 is created. Next, by accessing the waveform memory 12 according to the integer part of the created read address, the waveform sample data required for each channel is read and stored in the buffer. As a result, the number of waveform sample data necessary to interpolate and calculate the waveform sample data according to the decimal part of the created read address is prepared in the buffer. Then, the waveform sample data interpolated according to the decimal part of the created read address is calculated from the waveform sample data of each channel prepared in the buffer. The interpolation processing is performed for each channel at the time division channel timing.
[0013]
The waveform sample data of each channel after interpolation processing output from the readout interpolation circuit is given an envelope according to the volume information and tone color information of the channel set in the sound source register in the EG assigning unit. Further, the waveform sample data of each channel to which the envelope is added is input to the DSP 13. The DSP 13 mixes the waveform sample data of each channel and performs effect processing such as chorus, reverb, variation, etc., thereby generating musical tone data for each sampling period. If the musical sound data needs to be delayed during the effect processing, the DSP 13 uses the delay memory 14 as a delay means by writing the musical sound data to the delay memory 14 provided outside thereof and reading it after a predetermined time. ing. The musical tone data output from the DSP 13 at every sampling period is converted into an analog musical tone signal by the DAC 15, and the analog musical tone signal converted by the DAC 15 is amplified and produced by the sound system 16.
[0014]
Although not shown in this figure, an analog-digital converter (ADC) for converting an analog signal input from an analog waveform input unit such as a microphone into digital data is provided, and voice data digitized by the ADC is provided. Can also be input to the DSP 13 and mixed in the DSP 13 with the above-described musical sound data.
[0015]
FIG. 1 is a block diagram showing an example of the internal configuration of the DSP 13. In this figure, reference numeral 20 denotes a microprogram supply unit, which has a microprogram memory (control memory) storing a microprogram therein, and reads out one microinstruction for each clock cycle and performs each process. A corresponding process is executed by supplying the microcode to the unit. Note that the number of steps of the microprogram stored in the microprogram memory can be arbitrary, but here, a case where a microprogram composed of 512 steps of microinstructions is stored in the microprogram memory is an example. I will explain to you. In other words, the 512-step microinstruction is executed in one DAC cycle.
[0016]
Reference numeral 21 denotes a first selector, which is a selector for selecting a musical sound signal input from the tone generator 11 and data on the data bus 30 and inputting the selected signal to an input / output RAM (I / ORAM) 22. An input / output RAM 22 stores data input through the selector 21 and data output to the DAC 15. A temporary RAM 23 is connected to the data bus 30 and stores intermediate results of operations. Reference numeral 24 denotes a second selector which receives inputs from the input / output RAM 22 and the temporary RAM 23 and selects one of them to supply to one input of the multiplication unit 26.
[0017]
A coefficient register and an interpolation unit 25 store predetermined coefficient values used for calculation and perform interpolation calculation when necessary. A multiplication unit 26 is a multiplier that multiplies the data input via the selector 24 and the data input from the coefficient register and interpolation unit 25 at high speed. A third selector 27 receives outputs from the input / output RAM 22, the temporary RAM 23, and the data bus 30, selects one of them and outputs it to the adder 28. An adder 28 is an adder that adds the output of the selector 27 and the output of the multiplier 26. A shifter 29 shifts the output of the adder 28 as necessary. The output of the shifter 29 is connected to the data bus 30. Further, 31 is an external RAM address control unit that controls an address when accessing the delay memory (external RAM) 14 described above, and 32 is an access to the external RAM 17 based on the address supplied from the external RAM address control unit 31. An external RAM access circuit.
[0018]
In the DSP 13 configured as described above, each calculation unit, control unit, gate, and the like are controlled according to the microcode supplied from the micro program supply unit 20 to each calculation unit, control unit, gate, and the like. The musical tone signal input from the sound source unit 11 and the calculation result data output to the data bus 30 at each sampling period are calculated with the coefficient value supplied from the coefficient register and the interpolation unit 25, or externally if necessary. By being written in the RAM 14 and read out after a predetermined time and given a delay of a predetermined time, a predetermined filter calculation process or a process such as reverb or chorus using a waveform delay is applied to the musical sound signal inputted from the sound source unit 11. And a musical tone signal subjected to the processing is output to the DAC 15 for each sampling period.
[0019]
As described above, the number of steps of the microprogram stored in the microprogram memory is 512 steps. For example, if this 512 step is executed in a sampling period of 48 kHz, the time per step is 40 nsec, and the same period In order to access the external RAM 14, a very high speed external RAM is required. Therefore, in order to use a slower external RAM, in the present invention, the access to the external RAM is executed only in a predetermined step, for example, a step corresponding to a multiple of an integer n. Here, n can be an integer of 2 or more.
[0020]
In a conventional DSP, a field for controlling access to an external RAM is, for example, one bit for instructing writing / reading to / from the external RAM, and an indexed option indicating the mode of write data 1 or 2 bits in total, which is a field consisting of 2 to 3 bits. However, in the present invention, as described above, access to the external RAM is executed only in a predetermined step. As described below, the number of bits of the field for controlling access to the external RAM is set as follows. It can be shortened to 1 bit.
[0021]
Hereinafter, this will be described with reference to a configuration example of a main part of the microprogram supply unit 20 shown in FIG. 2 and a description example of the microprogram shown in FIG.
The microprogram supply unit 20 is provided with the microprogram memory as described above. As shown in the description example of the microprogram in FIG. 3, the microprogram memory includes a total of the 0th step to the 511th step. A 512-step microinstruction is stored. Each microinstruction is composed of a plurality of fields including control signals respectively corresponding to the respective processing units in the DSP 13 shown in FIG. In the example shown in FIG. 3, only the fields corresponding to the first selector 21, the second selector 24, the third selector 27, the multiplier 26, the temporary RAM 23, the shifter 29, and the external RAM access circuit are described. However, fields for the input / output RAM 22, the adder 28, and the like are provided. As shown in this figure, in the present invention, the field corresponding to the external RAM access circuit has a size of 1 bit.
[0022]
This microprogram supply unit is provided with an address counter that counts the clock pulse Φ from 0 to 511, and starts counting from 0 at the start of each sampling period (DAC cycle). 1 DAC cycle is completed. By the output of the address counter, the microinstruction of the step is read from the microprogram memory, and the microcode of each field is applied to the corresponding processing unit.
[0023]
FIG. 2 is a configuration example of a circuit for supplying the microcode read at each step to the processing unit.
In this figure, reference numerals 34, 35 and 36 denote unit stages of the shift register, and these 34 to 36 constitute a three-stage serial input parallel output shift register serving as a serial-parallel conversion means. The clock pulse Φ described above is applied as a shift clock to the unit stage of each shift register, and a pulse (Φ / 3) having a period three times that of the clock pulse Φ is applied as a parallel output pulse. . That is, every time the pulse Φ is generated three times, the pulse Φ / 3 is generated once. Then, the microcode for the external RAM access unit is input to the first stage 34 of the shift register, and each step is sequentially shifted to the subsequent stage in synchronization with the clock pulse Φ. Then, when the microcodes for the external RAM access unit corresponding to the three steps indicated by the broken lines in FIG. 3 are stored in the stages 34 to 36 of the shift register, each pulse Φ / 3 The microcode stored in the stage is read in parallel and applied to the external RAM address control unit 31 and the external RAM access circuit 32.
[0024]
As a result, the external RAM address control unit 31 and the external RAM access circuit 32 perform reading or writing with respect to the external RAM 14 and selection of an indexed option based on the 3-bit microcode. For example, the microcode of the step corresponding to a multiple of 3 is instructed to read / write to the external RAM 14, and the microcode for two steps corresponding to (multiple of 3 minus 1) and (multiple of 3 minus 2). Point to indexed options. With this 2-bit indexed option, the mode of data to be written to the external RAM 14 can be defined. For example, the index in the write data when specifying the presence or absence of compression and the compression method when reading and writing data compressed with multiple compression methods to the external RAM, or when reading and writing floating point data You can specify the number of bits in the part. As described above, the access to the external RAM 14 is executed in synchronization with the Φ / 3 clock, that is, in steps corresponding to multiples of 3.
[0025]
The microcode for other processing units read from the microprogram memory is supplied to the processing unit via delay means 37 that gives a delay by a predetermined clock as required. For example, microcode for instructing the multiplier 26 to execute predetermined multiplication and microcode for instructing the adder 28 to perform addition using the multiplication result are described in the same step. Sometimes, the instruction to the adder 28 is supplied with a delay until the timing when the multiplication result by the multiplier 26 is output. By providing the delay means 37 in this way, a microprogram for the same process can be described in the same step, and the microprogram can be easily created. Note that microcode that does not require such delay processing is supplied to the processing unit without being delayed.
[0026]
Thus, according to the present invention, 1-bit microcode is stored in each step of the microinstruction, and the microcode for a plurality of steps is converted into parallel microcode using the serial-to-parallel conversion means including the shift register. Since it is converted into a code and supplied to the processing unit, the bit length of the microinstruction at each step can be shortened.
[0027]
In the above description, the access to the external RAM is executed in a step corresponding to a multiple of 3. However, the present invention is not limited to this, and the step corresponding to a multiple of any integer of 2 or more is used. Can be run.
In the above-described embodiment, the field for controlling access to the external RAM is targeted. However, the present invention is not limited to this, and the field may correspond to a process that can be executed every predetermined number of steps. It is possible to apply exactly the same.
Furthermore, in the above-described embodiment, the DSP mounted on the electronic musical instrument has been described as an example. However, the present invention is not limited to this, and the present invention can be applied to any microprogram-controlled processing device. It is possible.
[0028]
【The invention's effect】
Since the present invention is configured as described above, the instruction length of the microinstruction can be reduced and the capacity of the microprogram memory can be reduced. Therefore, the size of the microprogram memory can be reduced, and the cost for creating an LSI can be reduced.
Further, when the same size can be used, more microprograms can be stored than before, and more microprograms can be stored. In the case of an effect DSP, various effects can be applied.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an internal configuration of an embodiment of a DSP of the present invention.
FIG. 2 is a block diagram showing a configuration example of a main part of a microprogram supply unit 20 according to an embodiment of a DSP of the present invention.
FIG. 3 is a diagram illustrating a description example of a microprogram.
FIG. 4 is a block diagram illustrating a configuration example of an electronic musical instrument in which a DSP is used.
[Explanation of symbols]
1 CPU, 2 timer, 3 MIDI input / output circuit, 4 MIDI terminal, 5 serial input / output circuit, 6 keyboard, 7 parallel input / output circuit, 8 panel display and operator, 9 program memory, 10 work RAM, 11 tone generator , 12 Waveform memory, 13 Digital signal processor (DSP), 14 Delay memory (external RAM), 15 Digital-analog converter (DAC), 16 Sound system, 17 CPU bus, 20 Micro program supply unit, 21, 24, 27 Selector, 22 input / output RAM, 23 temporary RAM, 25 coefficient register and interpolation unit, 26 multiplication unit, 28 addition unit, 29 shifter, 30 data bus, 31 external RAM address control unit, 32 external RAM access circuit, 37 delay circuit, 34-36 shift register

Claims

マイクロプログラムを格納するマイクロプログラムメモリと、
各ステップごとに前記マイクロプログラムメモリから１ステップ分のマイクロ命令を読み出して出力する読出手段と、
各ステップごとに前記読出手段が出力するマイクロ命令のうちの一部のフィールドを順次格納し、所定ステップごとに並列に出力する直列並列変換手段と、
該直列並列変換手段から前記所定ステップごとに出力される並列化されたマイクロコードにより制御される処理部と、
前記各ステップごとに前記読出手段が出力するマイクロ命令のうちの前記一部のフィールドを除いた残りのフィールドにより制御される他の処理部と
を有することを特徴とするディジタル信号処理装置。A microprogram memory for storing microprograms;
Reading means for reading out and outputting one step of microinstructions from the microprogram memory for each step;
Serially parallel conversion means for sequentially storing some fields of the microinstructions output by the reading means for each step and outputting in parallel for each predetermined step;
A processing unit controlled by parallelized microcode output from the serial-to-parallel conversion means for each predetermined step;
The digital signal processing apparatus characterized said to have a different processing section is controlled by the remaining fields except for certain fields of the microinstruction which the reading means outputs for each step.

前記一部のフィールドは、外部ＲＡＭに対するアクセスを制御するためのフィールドであり、前記直列並列変換手段から前記所定ステップごとに出力される並列化されたマイクロコードにより制御される処理部は、前記外部ＲＡＭをアクセスするアクセス回路であることを特徴とする前記請求項１記載のディジタル信号処理装置。The partial field is a field for controlling access to the external RAM , and the processing unit controlled by the parallelized microcode output from the serial / parallel conversion unit for each predetermined step is the external field. 2. The digital signal processing apparatus according to claim 1, wherein the digital signal processing apparatus is an access circuit for accessing a RAM .