JPH0799322A - 薄膜トランジスタを有する半導体装置およびその製造方法 - Google Patents
薄膜トランジスタを有する半導体装置およびその製造方法Info
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- JPH0799322A JPH0799322A JP5295285A JP29528593A JPH0799322A JP H0799322 A JPH0799322 A JP H0799322A JP 5295285 A JP5295285 A JP 5295285A JP 29528593 A JP29528593 A JP 29528593A JP H0799322 A JPH0799322 A JP H0799322A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
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Abstract
(57)【要約】
【目的】 薄膜トランジスタの短チャネル化を防止する
とともに、薄膜トランジスタのソース／ドレイン領域と
他の配線層との接続部分におけるコンタクト抵抗を低減
させる。 【構成】 半導体基板１の主表面にはｐウェル領域２が
形成されている。ｐウェル領域２の表面に形成された所
定のｎ型不純物領域１０と電気的に接続されるようにコ
ンタクト電極１１ａが形成されている。このコンタクト
電極１１ａとＴＦＴのドレイン領域１６ｂとの間には、
不純物拡散防止層１４ａが形成されている。一方、半導
体基板１上には、層間絶縁膜１２ａを介して配線層１１
ｂが形成されている。この配線層１１ｂとＴＦＴのソー
ス領域１６ｂとの間にも、不純物拡散防止層１４ｂが形
成されている。さらに、ＴＦＴのチャネル領域１６ａと
ＴＦＴのソース／ドレイン領域１６ｂ，１６ｂとの界面
にも、不純物拡散防止層１７が形成されている。
とともに、薄膜トランジスタのソース／ドレイン領域と
他の配線層との接続部分におけるコンタクト抵抗を低減
させる。 【構成】 半導体基板１の主表面にはｐウェル領域２が
形成されている。ｐウェル領域２の表面に形成された所
定のｎ型不純物領域１０と電気的に接続されるようにコ
ンタクト電極１１ａが形成されている。このコンタクト
電極１１ａとＴＦＴのドレイン領域１６ｂとの間には、
不純物拡散防止層１４ａが形成されている。一方、半導
体基板１上には、層間絶縁膜１２ａを介して配線層１１
ｂが形成されている。この配線層１１ｂとＴＦＴのソー
ス領域１６ｂとの間にも、不純物拡散防止層１４ｂが形
成されている。さらに、ＴＦＴのチャネル領域１６ａと
ＴＦＴのソース／ドレイン領域１６ｂ，１６ｂとの界面
にも、不純物拡散防止層１７が形成されている。
Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、
単に「ＴＦＴ」と称する）を有する半導体装置およびそ
の製造方法に関し、特に、ＴＦＴの短チャネル化を防止
でき、かつＴＦＴと配線層との接続部分のコンタクト抵
抗をも小さくすることが可能となるＴＦＴを有する半導
体装置およびその製造方法に関するものである。
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、
単に「ＴＦＴ」と称する）を有する半導体装置およびそ
の製造方法に関し、特に、ＴＦＴの短チャネル化を防止
でき、かつＴＦＴと配線層との接続部分のコンタクト抵
抗をも小さくすることが可能となるＴＦＴを有する半導
体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】従来から、ＴＦＴを有する半導体装置の
１例として、スタティックランダムアクセスメモリ（以
下、単に「ＳＲＡＭ」と称する）は知られている。以下
に、図６１〜図７４を用いて、従来のＳＲＡＭの構造お
よびその製造方法について説明する。
１例として、スタティックランダムアクセスメモリ（以
下、単に「ＳＲＡＭ」と称する）は知られている。以下
に、図６１〜図７４を用いて、従来のＳＲＡＭの構造お
よびその製造方法について説明する。
【０００３】図６１は、従来のＳＲＡＭのメモリセルの
一例を示す等価回路図である。図６１を参照して、メモ
リセル１５０は、電源Ｖｃｃと接地Ｖｓｓとの間に接続
されたＣＭＯＳフリップフロップと、ビット線１５１，
１５２と、このＣＭＯＳフリップフロップとビット線１
５１，１５２との間に設けられたアクセス用のＮＭＯＳ
電界効果トランジスタＱ５およびＱ６とを有している。
一例を示す等価回路図である。図６１を参照して、メモ
リセル１５０は、電源Ｖｃｃと接地Ｖｓｓとの間に接続
されたＣＭＯＳフリップフロップと、ビット線１５１，
１５２と、このＣＭＯＳフリップフロップとビット線１
５１，１５２との間に設けられたアクセス用のＮＭＯＳ
電界効果トランジスタＱ５およびＱ６とを有している。
【０００４】フリップフロップは、交差結合された２つ
のＣＭＯＳインバータを含む。インバータの１つは、Ｐ
ＭＯＳ電界効果トランジスタＱ１およびＮＭＯＳ電界効
果トランジスタＱ２により構成される。もう一方のイン
バータは、ＰＭＯＳ電界効果トランジスタＱ３およびＮ
ＭＯＳ電界効果トランジスタＱ４によって構成される。
トランジスタＱ５およびＱ６のゲート電極は、ワード線
１５３に接続される。
のＣＭＯＳインバータを含む。インバータの１つは、Ｐ
ＭＯＳ電界効果トランジスタＱ１およびＮＭＯＳ電界効
果トランジスタＱ２により構成される。もう一方のイン
バータは、ＰＭＯＳ電界効果トランジスタＱ３およびＮ
ＭＯＳ電界効果トランジスタＱ４によって構成される。
トランジスタＱ５およびＱ６のゲート電極は、ワード線
１５３に接続される。
【０００５】図６２は、従来のＳＲＡＭの一例を示す平
面図である。図６３は、図６２におけるＡ−Ａ線に沿っ
て見た断面を示す図である。なお、図６３に示されるＳ
ＲＡＭの断面構造は、たとえば、ＩＥＥＥ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ（Ｖｏｌ．ＥＤ
Ｌ−４，Ｎｏ．８，Ｐ−２７２−２７４，１９８３）お
よび電子情報通信学会技術研究報告（Ｖｏｌ．８９，Ｎ
ｏ．６７，Ｐ−１−６，１９８９）などに開示されてい
る。
面図である。図６３は、図６２におけるＡ−Ａ線に沿っ
て見た断面を示す図である。なお、図６３に示されるＳ
ＲＡＭの断面構造は、たとえば、ＩＥＥＥ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ（Ｖｏｌ．ＥＤ
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よび電子情報通信学会技術研究報告（Ｖｏｌ．８９，Ｎ
ｏ．６７，Ｐ−１−６，１９８９）などに開示されてい
る。
【０００６】図６２および図６３を参照して、半導体基
板１０１の主表面には、ｐウェル領域１０２が形成され
ている。ｐウェル領域１０２の表面には、所定間隔を隔
てて素子分離酸化膜１０４が形成されている。この素子
分離酸化膜１０４の下面近傍には、チャネルストッパと
して機能するｐ型不純物領域１０３が形成されている。
板１０１の主表面には、ｐウェル領域１０２が形成され
ている。ｐウェル領域１０２の表面には、所定間隔を隔
てて素子分離酸化膜１０４が形成されている。この素子
分離酸化膜１０４の下面近傍には、チャネルストッパと
して機能するｐ型不純物領域１０３が形成されている。
【０００７】また、ｐウェル領域１０２の表面には、所
定間隔を隔ててｎ型低濃度不純物領域１０７ａ，１０７
ａ，１０７ｂ，１０７ｂがそれぞれ形成されている。こ
のｎ型低濃度不純物領域１０７ａ，１０７ａ，１０７
ｂ，１０７ｂと部分的に重なるように、ｐウェル領域１
０２の表面に、ｎ型高濃度不純物領域１０９ａ，１０９
ａ，１０９ｂ，１０９ｂが形成されている。さらに、ｐ
ウェル領域１０２の表面には、ｎ型高濃度不純物領域１
０９ｂと上層配線層とのコンタクト部に、コンタクト抵
抗を低減させるためのｎ型不純物領域１１０，１２０が
形成されている。
定間隔を隔ててｎ型低濃度不純物領域１０７ａ，１０７
ａ，１０７ｂ，１０７ｂがそれぞれ形成されている。こ
のｎ型低濃度不純物領域１０７ａ，１０７ａ，１０７
ｂ，１０７ｂと部分的に重なるように、ｐウェル領域１
０２の表面に、ｎ型高濃度不純物領域１０９ａ，１０９
ａ，１０９ｂ，１０９ｂが形成されている。さらに、ｐ
ウェル領域１０２の表面には、ｎ型高濃度不純物領域１
０９ｂと上層配線層とのコンタクト部に、コンタクト抵
抗を低減させるためのｎ型不純物領域１１０，１２０が
形成されている。
【０００８】ｐウェル領域１０２の表面上には、ゲート
絶縁膜１０５ａ，１０５ｂを介在してゲート電極１０６
ａ，１０６ｂが形成されている。ゲート電極１０６ａ，
１０６ｂの側壁には、サイドウォール絶縁膜１０８ａ，
１０８ｂが形成されている。ｎ型不純物領域１１０上に
は、このｎ型不純物領域１１０と、ＴＦＴのドレイン領
域１１６ｂとを電気的に接続するためのコンタクト電極
１１１ａが形成されている。
絶縁膜１０５ａ，１０５ｂを介在してゲート電極１０６
ａ，１０６ｂが形成されている。ゲート電極１０６ａ，
１０６ｂの側壁には、サイドウォール絶縁膜１０８ａ，
１０８ｂが形成されている。ｎ型不純物領域１１０上に
は、このｎ型不純物領域１１０と、ＴＦＴのドレイン領
域１１６ｂとを電気的に接続するためのコンタクト電極
１１１ａが形成されている。
【０００９】ゲート電極１０６ａを覆うように層間絶縁
膜１１２（１１２ａ，１１２ｂ）が形成されている。層
間絶縁膜１１２ａ上の所定位置には、電源Ｖｃｃと電気
的に接続される配線層１１１ｂが形成されている。
膜１１２（１１２ａ，１１２ｂ）が形成されている。層
間絶縁膜１１２ａ上の所定位置には、電源Ｖｃｃと電気
的に接続される配線層１１１ｂが形成されている。
【００１０】上記のコンタクト電極１１１ａと配線層１
１１ｂには、このコンタクト電極１１１ａと配線層１１
１ｂとがｎ型の不純物領域と接続されるため、ｎ型の不
純物が導入されている。層間絶縁膜１１２ｂ上の所定位
置には、ＴＦＴのゲート電極１１３が形成されている。
このＴＦＴのゲート電極１１３を覆うようにゲート絶縁
膜１１３ａが形成されている。ゲート絶縁膜１１３ａ上
には、ＴＦＴのソース／ドレイン領域１１６ｂ，１１６
ｃが形成されている。このＴＦＴのソース／ドレイン領
域１１６ｂ，１１６ｃに挟まれる位置に、ＴＦＴのチャ
ネル領域１１６ａが形成されている。
１１ｂには、このコンタクト電極１１１ａと配線層１１
１ｂとがｎ型の不純物領域と接続されるため、ｎ型の不
純物が導入されている。層間絶縁膜１１２ｂ上の所定位
置には、ＴＦＴのゲート電極１１３が形成されている。
このＴＦＴのゲート電極１１３を覆うようにゲート絶縁
膜１１３ａが形成されている。ゲート絶縁膜１１３ａ上
には、ＴＦＴのソース／ドレイン領域１１６ｂ，１１６
ｃが形成されている。このＴＦＴのソース／ドレイン領
域１１６ｂ，１１６ｃに挟まれる位置に、ＴＦＴのチャ
ネル領域１１６ａが形成されている。
【００１１】上記のＴＦＴのソース／ドレイン領域１１
６ｂ，１１６ｃと、ＴＦＴのチャネル領域１１６ａと
は、多結晶シリコン層などからなる同一の層内に形成さ
れている。そして、ＴＦＴのソース／ドレイン領域１１
６ｂ，１１６ｃは、それぞれ、コンタクト電極１１１ａ
あるいは配線層１１１ｂに電気的に接続されている。
６ｂ，１１６ｃと、ＴＦＴのチャネル領域１１６ａと
は、多結晶シリコン層などからなる同一の層内に形成さ
れている。そして、ＴＦＴのソース／ドレイン領域１１
６ｂ，１１６ｃは、それぞれ、コンタクト電極１１１ａ
あるいは配線層１１１ｂに電気的に接続されている。
【００１２】ＴＦＴおよびゲート電極１０６ｂを覆うよ
うに層間絶縁膜１１８が形成されている。この層間絶縁
膜１１８の所定位置にはコンタクトホール１１９が形成
されている。このコンタクトホール１１９の内表面およ
び層間絶縁膜１１８上には、バリアメタル層１２１が形
成されている。このバリアメタル層１２１上には、アル
ミニウム配線層１２２が形成されている。このアルミニ
ウム配線層１２２上には、パッシベーション膜（Ｐ−Ｓ
ｉＮ膜）１２３が形成されている。
うに層間絶縁膜１１８が形成されている。この層間絶縁
膜１１８の所定位置にはコンタクトホール１１９が形成
されている。このコンタクトホール１１９の内表面およ
び層間絶縁膜１１８上には、バリアメタル層１２１が形
成されている。このバリアメタル層１２１上には、アル
ミニウム配線層１２２が形成されている。このアルミニ
ウム配線層１２２上には、パッシベーション膜（Ｐ−Ｓ
ｉＮ膜）１２３が形成されている。
【００１３】上記の構成において、１対のｎ型低濃度不
純物領域１０７ａおよび１対のｎ型高濃度不純物領域１
０９ａと、ゲート絶縁膜１０５ａと、ゲート電極１０６
ａとによって、Ｎ型ＭＯＳトランジスタが構成されてい
る。また、１対のｎ型低濃度不純物領域１０７ｂと、１
対のｎ型高濃度不純物領域１０９ｂと、ゲート絶縁膜１
０５ｂと、ゲート電極１０６ｂとによって、Ｎ型ＭＯＳ
トランジスタが構成されている。
純物領域１０７ａおよび１対のｎ型高濃度不純物領域１
０９ａと、ゲート絶縁膜１０５ａと、ゲート電極１０６
ａとによって、Ｎ型ＭＯＳトランジスタが構成されてい
る。また、１対のｎ型低濃度不純物領域１０７ｂと、１
対のｎ型高濃度不純物領域１０９ｂと、ゲート絶縁膜１
０５ｂと、ゲート電極１０６ｂとによって、Ｎ型ＭＯＳ
トランジスタが構成されている。
【００１４】また、ゲート電極１１３と、ゲート絶縁膜
１１３ａと、ソース／ドレイン領域１１６ｂ，１１６ｃ
と、チャネル領域１１６ａとでＴＦＴが構成されてい
る。
１１３ａと、ソース／ドレイン領域１１６ｂ，１１６ｃ
と、チャネル領域１１６ａとでＴＦＴが構成されてい
る。
【００１５】次に、図６４〜図７４を用いて、上記の構
造を有する従来のＳＲＡＭの製造方法について説明す
る。図６４〜図７４は、上記の構造を有する従来のＳＲ
ＡＭの製造工程の第１工程〜第１１工程を示す部分断面
図である。
造を有する従来のＳＲＡＭの製造方法について説明す
る。図６４〜図７４は、上記の構造を有する従来のＳＲ
ＡＭの製造工程の第１工程〜第１１工程を示す部分断面
図である。
【００１６】図６４を参照して、まずｎ型の半導体基板
１０１を準備する。次に、図６５を参照して、この半導
体基板１０１の主表面に、ｐウェル領域１０２を形成す
る。そして、このｐウェル領域１０２の表面の所定位置
に、素子分離酸化膜１０４を形成する。この素子分離酸
化膜１０４の下面近傍に、チャネルストッパとして機能
するｐ型不純物領域１０３を形成する。また、ｐウェル
領域１０２の表面上に、ゲート絶縁膜１０５を形成す
る。
１０１を準備する。次に、図６５を参照して、この半導
体基板１０１の主表面に、ｐウェル領域１０２を形成す
る。そして、このｐウェル領域１０２の表面の所定位置
に、素子分離酸化膜１０４を形成する。この素子分離酸
化膜１０４の下面近傍に、チャネルストッパとして機能
するｐ型不純物領域１０３を形成する。また、ｐウェル
領域１０２の表面上に、ゲート絶縁膜１０５を形成す
る。
【００１７】次に、図６６を参照して、ゲート絶縁膜１
０５上に、ＣＶＤ法などを用いて、多結晶シリコン層１
０６を形成する。この多結晶シリコン層１０６上の所定
位置に、レジストパターン１３０を形成する。このレジ
ストパターン１３０をマスクとして用いて多結晶シリコ
ン層１０６をエッチングすることによって、図６７に示
されるように、ゲート電極１０６ａ，１０６ｂをそれぞ
れ形成する。
０５上に、ＣＶＤ法などを用いて、多結晶シリコン層１
０６を形成する。この多結晶シリコン層１０６上の所定
位置に、レジストパターン１３０を形成する。このレジ
ストパターン１３０をマスクとして用いて多結晶シリコ
ン層１０６をエッチングすることによって、図６７に示
されるように、ゲート電極１０６ａ，１０６ｂをそれぞ
れ形成する。
【００１８】次に、ゲート電極１０６ａ，１０６ｂをマ
スクとして用いて、半導体基板１０１の主表面にｎ型の
不純物を導入する。それによって、ｎ型低濃度不純物領
域１０７ａ，１０７ａ，１０７ｂ，１０７ｂをそれぞれ
形成する。次に、ゲート電極１０６ａ，１０６ｂの側壁
に、サイドウォール絶縁膜１０８ａ，１０８ｂをそれぞ
れ形成する。
スクとして用いて、半導体基板１０１の主表面にｎ型の
不純物を導入する。それによって、ｎ型低濃度不純物領
域１０７ａ，１０７ａ，１０７ｂ，１０７ｂをそれぞれ
形成する。次に、ゲート電極１０６ａ，１０６ｂの側壁
に、サイドウォール絶縁膜１０８ａ，１０８ｂをそれぞ
れ形成する。
【００１９】次に、ゲート電極１０６ａ，１０６ｂおよ
びサイドウォール絶縁膜１０８ａ，１０８ｂをマスクと
して用いて、半導体基板１０１の主表面にｎ型の不純物
を導入する。それによって、ｎ型高濃度不純物領域１０
９ａ，１０９ａ，１０９ｂ，１０９ｂをそれぞれ形成す
る。それにより、隣合う２つのＮ型ＭＯＳトランジスタ
が形成される。
びサイドウォール絶縁膜１０８ａ，１０８ｂをマスクと
して用いて、半導体基板１０１の主表面にｎ型の不純物
を導入する。それによって、ｎ型高濃度不純物領域１０
９ａ，１０９ａ，１０９ｂ，１０９ｂをそれぞれ形成す
る。それにより、隣合う２つのＮ型ＭＯＳトランジスタ
が形成される。
【００２０】次に、図６８を参照して、半導体基板１０
１の主表面上全面に、ＣＶＤ法などを用いて、層間絶縁
膜１１２ａを形成する。この層間絶縁膜１１２ａにおい
て、ｎ型不純物領域１１０を形成すべき部分に、コンタ
クトホールを形成する。そして、このコンタクトホール
を通して半導体基板１０１の主表面にｎ型の不純物を導
入する。それによって、ｎ型不純物領域１１０を形成す
る。このｎ型不純物領域１１０上には、このｎ型不純物
領域１１０と電気的に接続されるコンタクト電極１１１
ａが形成される。このとき、層間絶縁膜１１２ａ上の所
定位置には、電源Ｖｃｃと電気的に接続される配線層１
１１ｂが同時に形成される。
１の主表面上全面に、ＣＶＤ法などを用いて、層間絶縁
膜１１２ａを形成する。この層間絶縁膜１１２ａにおい
て、ｎ型不純物領域１１０を形成すべき部分に、コンタ
クトホールを形成する。そして、このコンタクトホール
を通して半導体基板１０１の主表面にｎ型の不純物を導
入する。それによって、ｎ型不純物領域１１０を形成す
る。このｎ型不純物領域１１０上には、このｎ型不純物
領域１１０と電気的に接続されるコンタクト電極１１１
ａが形成される。このとき、層間絶縁膜１１２ａ上の所
定位置には、電源Ｖｃｃと電気的に接続される配線層１
１１ｂが同時に形成される。
【００２１】次に、図６９を参照して、層間絶縁膜１１
２ａ上に層間絶縁膜１１２ｂをさらに形成する。この層
間絶縁膜１１２ｂ上の所定位置には、ＴＦＴのゲート電
極１１３が形成される。
２ａ上に層間絶縁膜１１２ｂをさらに形成する。この層
間絶縁膜１１２ｂ上の所定位置には、ＴＦＴのゲート電
極１１３が形成される。
【００２２】次に、図７０を参照して、上記のゲート電
極１１３を覆うようにゲート絶縁膜１１３ａを形成す
る。そして、層間絶縁膜１１２ｂおよびゲート絶縁膜１
１３ａにおけるコンタクト電極１１１ａ上に位置する部
分に、コンタクトホール１１５ａを形成する。このとき
同時に、配線層１１１ｂ上にもコンタクトホール１１５
ｂを形成する。
極１１３を覆うようにゲート絶縁膜１１３ａを形成す
る。そして、層間絶縁膜１１２ｂおよびゲート絶縁膜１
１３ａにおけるコンタクト電極１１１ａ上に位置する部
分に、コンタクトホール１１５ａを形成する。このとき
同時に、配線層１１１ｂ上にもコンタクトホール１１５
ｂを形成する。
【００２３】次に、図７１を参照して、コンタクト電極
１１１ａおよび配線層１１１ｂ上から、ゲート電極１１
３上にゲート絶縁膜１１３ａを介在して延びるように多
結晶シリコン層１１６を形成する。この多結晶シリコン
層１１６には、ｎ型の不純物が導入されている。
１１１ａおよび配線層１１１ｂ上から、ゲート電極１１
３上にゲート絶縁膜１１３ａを介在して延びるように多
結晶シリコン層１１６を形成する。この多結晶シリコン
層１１６には、ｎ型の不純物が導入されている。
【００２４】次に、図７２を参照して、上記の多結晶シ
リコン層１１６において、チャネル領域１１６ａが形成
される領域上に、レジストパターン１３１を形成する。
そして、このレジストパターン１３１をマスクとして用
いて、ｐ型の不純物（たとえばＢＦ2 + ）を多結晶シリ
コン層１１６内に注入する。それにより、ＴＦＴのソー
ス／ドレイン領域１１６ｂ，１１６ｃが形成される。そ
の後、レジストパターン１３１を除去する。
リコン層１１６において、チャネル領域１１６ａが形成
される領域上に、レジストパターン１３１を形成する。
そして、このレジストパターン１３１をマスクとして用
いて、ｐ型の不純物（たとえばＢＦ2 + ）を多結晶シリ
コン層１１６内に注入する。それにより、ＴＦＴのソー
ス／ドレイン領域１１６ｂ，１１６ｃが形成される。そ
の後、レジストパターン１３１を除去する。
【００２５】次に、図７３を参照して、半導体基板１０
１主表面全面上に、層間絶縁膜１１８を形成する。この
層間絶縁膜１１８をリフローする。この層間絶縁膜１１
８の所定位置に、コンタクトホール１１９を形成する。
そして、このコンタクトホール１１９を通してｎ型の不
純物を半導体基板１０１の主表面に導入することによっ
て、ｎ型不純物領域１２０を形成する。
１主表面全面上に、層間絶縁膜１１８を形成する。この
層間絶縁膜１１８をリフローする。この層間絶縁膜１１
８の所定位置に、コンタクトホール１１９を形成する。
そして、このコンタクトホール１１９を通してｎ型の不
純物を半導体基板１０１の主表面に導入することによっ
て、ｎ型不純物領域１２０を形成する。
【００２６】次に、図７４を参照して、上記のコンタク
トホール１１９内表面および層間絶縁膜１１８上に、バ
リアメタル層１２１を形成する。このバリアメタル層１
２１上にスパッタリング法などを用いて、アルミニウム
配線層１２２を形成する。このアルミニウム配線層１２
２上に、パッシベーション膜（Ｐ−ＳｉＮ）１２３を形
成する。以上の工程を経て、図６３に示される従来のＳ
ＲＡＭが形成されることになる。
トホール１１９内表面および層間絶縁膜１１８上に、バ
リアメタル層１２１を形成する。このバリアメタル層１
２１上にスパッタリング法などを用いて、アルミニウム
配線層１２２を形成する。このアルミニウム配線層１２
２上に、パッシベーション膜（Ｐ−ＳｉＮ）１２３を形
成する。以上の工程を経て、図６３に示される従来のＳ
ＲＡＭが形成されることになる。
【００２７】
【発明が解決しようとする課題】しかしながら、上記の
従来のＳＲＡＭには、次に説明するような問題点があっ
た。その問題点について、図７５〜図７７を用いて説明
する。図７５〜図７７は、従来のＳＲＡＭにおける問題
点を説明するための模式図である。
従来のＳＲＡＭには、次に説明するような問題点があっ
た。その問題点について、図７５〜図７７を用いて説明
する。図７５〜図７７は、従来のＳＲＡＭにおける問題
点を説明するための模式図である。
【００２８】まず、図７５を用いて、従来のＳＲＡＭの
第１の問題点について説明する。図７５を参照して、Ｔ
ＦＴの形成直後には、ソース／ドレイン領域１１６ｂ，
１１６ｃと、チャネル領域１１６ａと間には２つの界面
１２５ａ，１２５ｂが存在する。この界面１２５ａと界
面１２５ｂ間の距離は、図７５に示されるように、Ｌと
なっている。すなわち、ＴＦＴのチャネル長はＬとなっ
ている。
第１の問題点について説明する。図７５を参照して、Ｔ
ＦＴの形成直後には、ソース／ドレイン領域１１６ｂ，
１１６ｃと、チャネル領域１１６ａと間には２つの界面
１２５ａ，１２５ｂが存在する。この界面１２５ａと界
面１２５ｂ間の距離は、図７５に示されるように、Ｌと
なっている。すなわち、ＴＦＴのチャネル長はＬとなっ
ている。
【００２９】しかし、このＴＦＴ上には、図６３に示さ
れるように、層間絶縁膜１１８が形成される。この層間
絶縁膜１１８には、この層間絶縁膜１１８を平坦化する
ための熱処理が施される。このときに、ソース／ドレイ
ン領域１１６ｂ，１１６ｃ内に導入されているｐ型の不
純物がチャネル領域１１６ａ内に拡散する。
れるように、層間絶縁膜１１８が形成される。この層間
絶縁膜１１８には、この層間絶縁膜１１８を平坦化する
ための熱処理が施される。このときに、ソース／ドレイ
ン領域１１６ｂ，１１６ｃ内に導入されているｐ型の不
純物がチャネル領域１１６ａ内に拡散する。
【００３０】その結果、ソース／ドレイン領域１１６
ｂ，１１６ｃと、チャネル領域１１６ａとの間に、新た
な２つの界面１２６ａ，１２６ｂが形成される。この新
たな界面１２６ａ，１２６ｂ間の距離Ｌ１は、上記の界
面１２５ａ，１２５ｂ間の距離Ｌよりも小さい値とな
る。すなわち、ＴＦＴのチャネル長が短くなる。
ｂ，１１６ｃと、チャネル領域１１６ａとの間に、新た
な２つの界面１２６ａ，１２６ｂが形成される。この新
たな界面１２６ａ，１２６ｂ間の距離Ｌ１は、上記の界
面１２５ａ，１２５ｂ間の距離Ｌよりも小さい値とな
る。すなわち、ＴＦＴのチャネル長が短くなる。
【００３１】それにより、ＴＦＴのソース／ドレイン耐
圧が低下する。その結果、ＴＦＴにおいてパンチスルー
が起こりやすくなるといった問題点が生じる。また、将
来的に高集積化が進んだ場合には、上記のように不純物
が拡散することによってチャネル領域１１６ａが消失す
るといった問題点も考えられる。
圧が低下する。その結果、ＴＦＴにおいてパンチスルー
が起こりやすくなるといった問題点が生じる。また、将
来的に高集積化が進んだ場合には、上記のように不純物
が拡散することによってチャネル領域１１６ａが消失す
るといった問題点も考えられる。
【００３２】上記の問題点を解消する手法としては、層
間絶縁膜１１８に施される熱処理の温度の低減あるいは
熱処理時間の短縮といった熱処理条件の変更が考えられ
る。それにより、ｐ型の不純物の拡散の程度を小さく抑
えることができる。しかし、熱処理条件を上記のように
変更することによって、ＳＲＡＭの段差が十分低減され
ないといった問題点が生じる。
間絶縁膜１１８に施される熱処理の温度の低減あるいは
熱処理時間の短縮といった熱処理条件の変更が考えられ
る。それにより、ｐ型の不純物の拡散の程度を小さく抑
えることができる。しかし、熱処理条件を上記のように
変更することによって、ＳＲＡＭの段差が十分低減され
ないといった問題点が生じる。
【００３３】そこで、上記のように熱処理条件を変更す
ることなくＴＦＴの短チャネル化の問題点を回避するた
めには、ＴＦＴのチャネル長自体を、所望のチャネル長
よりも予め長くするといった対策が考えられる。しか
し、ＴＦＴのチャネル長を予め長くすることによって、
高集積化に不利になるといった問題点が生じることとな
る。
ることなくＴＦＴの短チャネル化の問題点を回避するた
めには、ＴＦＴのチャネル長自体を、所望のチャネル長
よりも予め長くするといった対策が考えられる。しか
し、ＴＦＴのチャネル長を予め長くすることによって、
高集積化に不利になるといった問題点が生じることとな
る。
【００３４】次に、従来のＳＲＡＭの第２の問題点につ
いて、図７６および図６３を用いて説明する。なお、こ
の第２の問題点は、図６１におけるＰＭＯＳ電界効果ト
ランジスタのソース領域と電源Ｖｃｃとの接続領域Ｈに
相当する部分における問題点である。
いて、図７６および図６３を用いて説明する。なお、こ
の第２の問題点は、図６１におけるＰＭＯＳ電界効果ト
ランジスタのソース領域と電源Ｖｃｃとの接続領域Ｈに
相当する部分における問題点である。
【００３５】図７６および図６３を参照して、ＴＦＴの
ソース領域１１６ｂは、配線層１１１ｂに接続される。
この配線層１１１ｂは電源Ｖｃｃに接続される。また、
この配線層１１１ｂには、ｎ型の不純物が一般に導入さ
れている。
ソース領域１１６ｂは、配線層１１１ｂに接続される。
この配線層１１１ｂは電源Ｖｃｃに接続される。また、
この配線層１１１ｂには、ｎ型の不純物が一般に導入さ
れている。
【００３６】一方、ＴＦＴのソース領域１１６ｂには、
ｐ型の不純物が導入されている。したがって、たとえ
ば、５Ｖの電源Ｖｃｃを使用した場合には、このＴＦＴ
のソース領域１１６ｂと配線層１１１ｂとの接合部分に
おいて、ｎ型の不純物が導入された配線層１１１ｂに正
（５Ｖ）の電位が印加される。すなわち、ＴＦＴのソー
ス領域１１６ｂと配線層１１１ｂとによって形成される
ｐｎ接合部分に、逆バイアスがかかった状態となる。そ
れにより、結果としてその接合部分の抵抗が大きくな
る。その結果、ＳＲＡＭの高速性などの特性に悪影響を
及ぼすといった問題点が生じる。
ｐ型の不純物が導入されている。したがって、たとえ
ば、５Ｖの電源Ｖｃｃを使用した場合には、このＴＦＴ
のソース領域１１６ｂと配線層１１１ｂとの接合部分に
おいて、ｎ型の不純物が導入された配線層１１１ｂに正
（５Ｖ）の電位が印加される。すなわち、ＴＦＴのソー
ス領域１１６ｂと配線層１１１ｂとによって形成される
ｐｎ接合部分に、逆バイアスがかかった状態となる。そ
れにより、結果としてその接合部分の抵抗が大きくな
る。その結果、ＳＲＡＭの高速性などの特性に悪影響を
及ぼすといった問題点が生じる。
【００３７】次に、従来のＳＲＡＭの第３の問題点につ
いて、図７７および図６３を用いて説明する。図７７お
よび図６３を参照して、コンタクト電極１１１ａは、Ｔ
ＦＴのドレイン領域１１６ｃと電気的に接続される。
いて、図７７および図６３を用いて説明する。図７７お
よび図６３を参照して、コンタクト電極１１１ａは、Ｔ
ＦＴのドレイン領域１１６ｃと電気的に接続される。
【００３８】ＴＦＴにおけるソース／ドレイン領域１１
６ｂ，１１６ｃおよびチャネル領域１１６ａが形成され
る半導体層の厚みは、一般に薄い方が好ましい。まずそ
の理由について説明する。ＳＲＡＭのスタンバイ時（デ
ータ保持状態）には、ＴＦＴがＯＦＦ状態であっても、
そのＴＦＴにはリーク電流が流れることは一般に知られ
ている。
６ｂ，１１６ｃおよびチャネル領域１１６ａが形成され
る半導体層の厚みは、一般に薄い方が好ましい。まずそ
の理由について説明する。ＳＲＡＭのスタンバイ時（デ
ータ保持状態）には、ＴＦＴがＯＦＦ状態であっても、
そのＴＦＴにはリーク電流が流れることは一般に知られ
ている。
【００３９】このリーク電流量を小さく抑えるために、
チャネル領域が形成される半導体層の厚みを薄くするな
どの手法がとられる。それにより、チャネル領域が形成
される部分の半導体層の断面積を小さくすることが可能
となる。それにより、結果としてチャネル領域を流れる
リーク電流の量を低減させることが可能となる。
チャネル領域が形成される半導体層の厚みを薄くするな
どの手法がとられる。それにより、チャネル領域が形成
される部分の半導体層の断面積を小さくすることが可能
となる。それにより、結果としてチャネル領域を流れる
リーク電流の量を低減させることが可能となる。
【００４０】以上のことから、ＴＦＴにおいては、従来
から、チャネル領域１１６ａおよびソース／ドレイン領
域１１６ｂ，１１６ｃの形成される半導体層の厚みを薄
くすることが好ましいとされてきた。
から、チャネル領域１１６ａおよびソース／ドレイン領
域１１６ｂ，１１６ｃの形成される半導体層の厚みを薄
くすることが好ましいとされてきた。
【００４１】上記のように、ＴＦＴのソース／ドレイン
領域１１６ｂ，１１６ｃを含む半導体層が薄膜化される
ことによって、次に説明するような問題点が生じること
となる。
領域１１６ｂ，１１６ｃを含む半導体層が薄膜化される
ことによって、次に説明するような問題点が生じること
となる。
【００４２】再び図７７を参照して、ＴＦＴのソース／
ドレイン領域１１６ｂ，１１６ｃには、上述のように、
ｐ型の不純物が導入される。しかし、上述のように、Ｔ
ＦＴのソース／ドレイン領域１１６ｂ，１１６ｃは、薄
膜化されているため、ｐ型の不純物（たとえばＢＦ2 ）
の導入の際に、この場合であれば、ドレイン領域１１６
ｃの下に位置するコンタクト電極１１１ａ内部にまでｐ
型の不純物が導入される可能性が高くなる。ＴＦＴのソ
ース領域１１６ｂと配線層１１１ｂとの接合部において
も同様である。
ドレイン領域１１６ｂ，１１６ｃには、上述のように、
ｐ型の不純物が導入される。しかし、上述のように、Ｔ
ＦＴのソース／ドレイン領域１１６ｂ，１１６ｃは、薄
膜化されているため、ｐ型の不純物（たとえばＢＦ2 ）
の導入の際に、この場合であれば、ドレイン領域１１６
ｃの下に位置するコンタクト電極１１１ａ内部にまでｐ
型の不純物が導入される可能性が高くなる。ＴＦＴのソ
ース領域１１６ｂと配線層１１１ｂとの接合部において
も同様である。
【００４３】このとき、コンタクト電極１１１ａには、
上述のようにｎ型の不純物が導入されている。そのた
め、上記のようにｐ型の不純物がＴＦＴのドレイン領域
を突き抜けてコンタクト電極１１１ａ内に導入されるこ
とによって、コンタクト電極１１１ａ内にｐｎ接合の界
面１２４が形成される可能性が高くなる。
上述のようにｎ型の不純物が導入されている。そのた
め、上記のようにｐ型の不純物がＴＦＴのドレイン領域
を突き抜けてコンタクト電極１１１ａ内に導入されるこ
とによって、コンタクト電極１１１ａ内にｐｎ接合の界
面１２４が形成される可能性が高くなる。
【００４４】ｎ型の不純物が導入された多結晶シリコン
層とｐ型の不純物が導入された多結晶シリコン層とが接
触した場合には、その２つの多結晶シリコン層の界面
（接触面）にｐｎ接合が形成された場合の方が、どちら
かの多結晶シリコン層内にｐｎ接合が形成される場合よ
りも抵抗は小さくなる。それは、２つの多結晶シリコン
層の接触面においては、実質的な接触面積が比較的小さ
くなることに起因する。
層とｐ型の不純物が導入された多結晶シリコン層とが接
触した場合には、その２つの多結晶シリコン層の界面
（接触面）にｐｎ接合が形成された場合の方が、どちら
かの多結晶シリコン層内にｐｎ接合が形成される場合よ
りも抵抗は小さくなる。それは、２つの多結晶シリコン
層の接触面においては、実質的な接触面積が比較的小さ
くなることに起因する。
【００４５】したがって、上記のように、コンタクト電
極１１１ａ内にｐｎ接合の界面１２４が形成されること
によって、コンタクト電極１１１ａとドレイン領域１１
６ｃとの界面にｐｎ接合が形成される場合よりもその部
分における抵抗が大きくなる。その結果、ＳＲＡＭの性
能に悪影響を与えるといった問題点が生じることとな
る。
極１１１ａ内にｐｎ接合の界面１２４が形成されること
によって、コンタクト電極１１１ａとドレイン領域１１
６ｃとの界面にｐｎ接合が形成される場合よりもその部
分における抵抗が大きくなる。その結果、ＳＲＡＭの性
能に悪影響を与えるといった問題点が生じることとな
る。
【００４６】この発明は、上記のような問題点を解決す
るためになされたものであり、この発明の１つの目的
は、ＴＦＴの短チャネル化を防止することによって、Ｔ
ＦＴのソース／ドレイン耐圧を向上させることが可能と
なるＴＦＴを有する半導体装置およびその製造方法を提
供することにある。
るためになされたものであり、この発明の１つの目的
は、ＴＦＴの短チャネル化を防止することによって、Ｔ
ＦＴのソース／ドレイン耐圧を向上させることが可能と
なるＴＦＴを有する半導体装置およびその製造方法を提
供することにある。
【００４７】この発明の他の目的は、ＴＦＴの短チャネ
ル化を効果的に防止することによって、高集積化に適し
たＴＦＴを有する半導体装置およびその製造方法を提供
することにある。
ル化を効果的に防止することによって、高集積化に適し
たＴＦＴを有する半導体装置およびその製造方法を提供
することにある。
【００４８】この発明のさらに他の目的は、ＴＦＴのソ
ース／ドレイン領域と他の配線層との接合部における不
純物拡散を防止することによってソース／ドレイン領域
と他の配線層とのコンタクト部における抵抗を低減し、
ＴＦＴを有する高性能な半導体装置およびその製造方法
を提供することにある。
ース／ドレイン領域と他の配線層との接合部における不
純物拡散を防止することによってソース／ドレイン領域
と他の配線層とのコンタクト部における抵抗を低減し、
ＴＦＴを有する高性能な半導体装置およびその製造方法
を提供することにある。
【００４９】この発明のさらに他の目的は、ＴＦＴのソ
ース／ドレイン領域形成のための不純物が、ＴＦＴのソ
ース／ドレイン領域と電気的に接続される配線層にまで
突き抜けることを防止することによって、ＴＦＴを有す
る高性能な半導体装置およびその製造方法を提供するこ
とにある。
ース／ドレイン領域形成のための不純物が、ＴＦＴのソ
ース／ドレイン領域と電気的に接続される配線層にまで
突き抜けることを防止することによって、ＴＦＴを有す
る高性能な半導体装置およびその製造方法を提供するこ
とにある。
【００５０】
【課題を解決するための手段】この発明に基づく薄膜ト
ランジスタは、半導体基板上に絶縁膜を介在して形成さ
れた薄い半導体層内に、チャネル領域を規定するように
形成された第１導電型の不純物を含むソース／ドレイン
領域と、チャネル領域と対向する位置にゲート絶縁膜を
介在して形成されたゲート電極とを有している。そし
て、チャネル領域と、ソース／ドレイン領域のうち少な
くとも一方との界面に、第１導電型の不純物がソース／
ドレイン領域からチャネル領域へ拡散するのを防止する
ための不純物拡散防止層が形成されている。
ランジスタは、半導体基板上に絶縁膜を介在して形成さ
れた薄い半導体層内に、チャネル領域を規定するように
形成された第１導電型の不純物を含むソース／ドレイン
領域と、チャネル領域と対向する位置にゲート絶縁膜を
介在して形成されたゲート電極とを有している。そし
て、チャネル領域と、ソース／ドレイン領域のうち少な
くとも一方との界面に、第１導電型の不純物がソース／
ドレイン領域からチャネル領域へ拡散するのを防止する
ための不純物拡散防止層が形成されている。
【００５１】この発明に基づく薄膜トランジスタを有す
る半導体装置は、１つの局面では、薄膜トランジスタと
ＭＯＳトランジスタとを有する。薄膜トランジスタは、
半導体基板の主表面上に絶縁膜を介在して形成された薄
い半導体層内に、第１のチャネル領域を規定するように
形成された第１導電型の１対の第１の不純物領域と、第
１のチャネル領域と対向する位置にゲート絶縁膜を介在
して形成された第１のゲート電極とを有する。ＭＯＳト
ランジスタは、半導体基板の主表面に第２のチャネル領
域を規定するように形成され、その一方は第１の不純物
領域の一方と接続される第２導電型の１対の第２の不純
物領域と、第２のチャネル領域上にゲート絶縁膜を介在
して形成された第２のゲート電極とを有する。そして、
第１のチャネル領域と第１の不純物領域との間には、上
記の薄膜トランジスタのオン状態に、ＭＯＳトランジス
タのオフ状態にこのＭＯＳトランジスタに流れるリーク
電流以上でありかつ薄膜トランジスタのオフ状態におい
てこの薄膜トランジスタに流れるリーク電流より大きい
電流を、薄膜トランジスタに流すための不純物拡散防止
層が形成される。
る半導体装置は、１つの局面では、薄膜トランジスタと
ＭＯＳトランジスタとを有する。薄膜トランジスタは、
半導体基板の主表面上に絶縁膜を介在して形成された薄
い半導体層内に、第１のチャネル領域を規定するように
形成された第１導電型の１対の第１の不純物領域と、第
１のチャネル領域と対向する位置にゲート絶縁膜を介在
して形成された第１のゲート電極とを有する。ＭＯＳト
ランジスタは、半導体基板の主表面に第２のチャネル領
域を規定するように形成され、その一方は第１の不純物
領域の一方と接続される第２導電型の１対の第２の不純
物領域と、第２のチャネル領域上にゲート絶縁膜を介在
して形成された第２のゲート電極とを有する。そして、
第１のチャネル領域と第１の不純物領域との間には、上
記の薄膜トランジスタのオン状態に、ＭＯＳトランジス
タのオフ状態にこのＭＯＳトランジスタに流れるリーク
電流以上でありかつ薄膜トランジスタのオフ状態におい
てこの薄膜トランジスタに流れるリーク電流より大きい
電流を、薄膜トランジスタに流すための不純物拡散防止
層が形成される。
【００５２】この発明に基づく薄膜トランジスタを有す
る半導体装置は、他の局面では、半導体基板上に絶縁膜
を介在して形成された薄い半導体層内に形成された薄膜
トランジスタのソース／ドレイン領域となる第１導電型
の不純物を含む第１導電層と、半導体基板上に形成され
第１導電層と電気的に接続される第２導電型の不純物を
含む第２導電層と、第１導電層と第２導電層との界面に
形成された不純物の拡散防止のための不純物拡散防止層
とを備えている。
る半導体装置は、他の局面では、半導体基板上に絶縁膜
を介在して形成された薄い半導体層内に形成された薄膜
トランジスタのソース／ドレイン領域となる第１導電型
の不純物を含む第１導電層と、半導体基板上に形成され
第１導電層と電気的に接続される第２導電型の不純物を
含む第２導電層と、第１導電層と第２導電層との界面に
形成された不純物の拡散防止のための不純物拡散防止層
とを備えている。
【００５３】この発明に基づく薄膜トランジスタを有す
る半導体装置は、さらに他の局面では、半導体基板の主
表面上に絶縁膜を介在して形成された薄い半導体層内に
第１のチャネル領域を規定するように形成された第１導
電型の１対の第１の不純物領域と、第１のチャネル領域
と対向する位置にゲート絶縁膜を介在して形成された第
１のゲート電極と、半導体基板の主表面上に形成され第
１の不純物領域の一方と電気的に接続される第２導電型
の導電層と、第１の不純物領域の一方と導電層との間に
形成された不純物拡散防止層と、半導体基板の主表面に
第２のチャネル領域を規定するように形成され、一方が
導電層と接続される第２導電型の１対の第２の不純物領
域と、第２のチャネル領域上にゲート絶縁膜を介在して
形成された第２のゲート電極とを備える。
る半導体装置は、さらに他の局面では、半導体基板の主
表面上に絶縁膜を介在して形成された薄い半導体層内に
第１のチャネル領域を規定するように形成された第１導
電型の１対の第１の不純物領域と、第１のチャネル領域
と対向する位置にゲート絶縁膜を介在して形成された第
１のゲート電極と、半導体基板の主表面上に形成され第
１の不純物領域の一方と電気的に接続される第２導電型
の導電層と、第１の不純物領域の一方と導電層との間に
形成された不純物拡散防止層と、半導体基板の主表面に
第２のチャネル領域を規定するように形成され、一方が
導電層と接続される第２導電型の１対の第２の不純物領
域と、第２のチャネル領域上にゲート絶縁膜を介在して
形成された第２のゲート電極とを備える。
【００５４】この発明に基づく薄膜トランジスタを有す
る半導体装置は、さらに他の局面では、半導体基板上に
絶縁膜を介在して形成された薄い半導体層内に形成され
た薄膜トランジスタのソース／ドレイン領域となる第１
導電型の不純物を含む第１導電層と、半導体基板上に形
成され第１導電層と電気的に接続される第２導電型の不
純物を含む第２導電層と、第１導電層と第２導電層との
間に形成され第１導電型の不純物を含む接続導電層とを
備えている。そして、接続導電層に含まれる第１導電型
の不純物濃度は、第１導電層に含まれる第１導電型の不
純物濃度よりも低い。
る半導体装置は、さらに他の局面では、半導体基板上に
絶縁膜を介在して形成された薄い半導体層内に形成され
た薄膜トランジスタのソース／ドレイン領域となる第１
導電型の不純物を含む第１導電層と、半導体基板上に形
成され第１導電層と電気的に接続される第２導電型の不
純物を含む第２導電層と、第１導電層と第２導電層との
間に形成され第１導電型の不純物を含む接続導電層とを
備えている。そして、接続導電層に含まれる第１導電型
の不純物濃度は、第１導電層に含まれる第１導電型の不
純物濃度よりも低い。
【００５５】この発明に基づく薄膜トランジスタを有す
る半導体装置は、さらに他の局面では、半導体基板の主
表面上に絶縁膜を介在して形成された薄い半導体層内に
第１のチャネル領域を規定するように形成された第１導
電型の１対の第１の不純物領域と、第１のチャネル領域
と対向する位置にゲート絶縁膜を介在して形成された第
１のゲート電極と、半導体基板の主表面上に形成され第
１の不純物領域の一方と電気的に接続される第２導電型
の導電層と、第１の不純物領域の一方と導電層との間に
形成され第１導電型の不純物を含む接続導電層と、半導
体基板の主表面に第２のチャネル領域を規定するように
形成され、一方が接続導電層と接続される第２導電型の
１対の第２不純物領域と、第２のチャネル領域上にゲー
ト絶縁膜を介在して形成された第２のゲート電極とを備
える。そして、接続導電層に含まれる第１導電型の不純
物濃度は、第１の不純物領域に含まれる第１導電型の不
純物濃度よりも低い。
る半導体装置は、さらに他の局面では、半導体基板の主
表面上に絶縁膜を介在して形成された薄い半導体層内に
第１のチャネル領域を規定するように形成された第１導
電型の１対の第１の不純物領域と、第１のチャネル領域
と対向する位置にゲート絶縁膜を介在して形成された第
１のゲート電極と、半導体基板の主表面上に形成され第
１の不純物領域の一方と電気的に接続される第２導電型
の導電層と、第１の不純物領域の一方と導電層との間に
形成され第１導電型の不純物を含む接続導電層と、半導
体基板の主表面に第２のチャネル領域を規定するように
形成され、一方が接続導電層と接続される第２導電型の
１対の第２不純物領域と、第２のチャネル領域上にゲー
ト絶縁膜を介在して形成された第２のゲート電極とを備
える。そして、接続導電層に含まれる第１導電型の不純
物濃度は、第１の不純物領域に含まれる第１導電型の不
純物濃度よりも低い。
【００５６】この発明に基づく薄膜トランジスタの製造
方法によれば、１つの局面では、まず半導体基板上に形
成された絶縁膜上に、薄膜トランジスタのチャネル領域
を規定するソース／ドレイン領域となる第１導電型の不
純物を含む第１の半導体層を形成する。この第１の半導
体層におけるチャネル領域に相当する部分を除去するこ
とによって第１の半導体層に第１および第２の端面を形
成する。この第１および第２の端面上にそれぞれ不純物
拡散防止層を形成する。この第１および第２の端面上に
形成された不純物拡散防止層間に薄膜トランジスタのチ
ャネル領域となる第２導電型の不純物を含む第２の半導
体層を形成する。そして、薄膜トランジスタのチャネル
領域に対向する位置にゲート絶縁膜を介在してゲート電
極を形成する。
方法によれば、１つの局面では、まず半導体基板上に形
成された絶縁膜上に、薄膜トランジスタのチャネル領域
を規定するソース／ドレイン領域となる第１導電型の不
純物を含む第１の半導体層を形成する。この第１の半導
体層におけるチャネル領域に相当する部分を除去するこ
とによって第１の半導体層に第１および第２の端面を形
成する。この第１および第２の端面上にそれぞれ不純物
拡散防止層を形成する。この第１および第２の端面上に
形成された不純物拡散防止層間に薄膜トランジスタのチ
ャネル領域となる第２導電型の不純物を含む第２の半導
体層を形成する。そして、薄膜トランジスタのチャネル
領域に対向する位置にゲート絶縁膜を介在してゲート電
極を形成する。
【００５７】この発明に基づく薄膜トランジスタの製造
方法によれば、他の局面では、まず、半導体基板上に形
成された絶縁膜上に薄膜トランジスタのゲート電極を形
成する。このゲート電極に対向する位置にゲート絶縁膜
を介在して薄膜トランジスタのチャネル領域となる第２
導電型の第１の半導体層を形成する。この第１の半導体
層表面上に不純物拡散防止層を形成する。そして、この
不純物拡散防止層表面上に第１導電型の第２の半導体層
を形成する。そして、不純物拡散防止層表面上で上記の
第２の半導体層を分割することによって薄膜トランジス
タのソース／ドレイン領域を形成する。
方法によれば、他の局面では、まず、半導体基板上に形
成された絶縁膜上に薄膜トランジスタのゲート電極を形
成する。このゲート電極に対向する位置にゲート絶縁膜
を介在して薄膜トランジスタのチャネル領域となる第２
導電型の第１の半導体層を形成する。この第１の半導体
層表面上に不純物拡散防止層を形成する。そして、この
不純物拡散防止層表面上に第１導電型の第２の半導体層
を形成する。そして、不純物拡散防止層表面上で上記の
第２の半導体層を分割することによって薄膜トランジス
タのソース／ドレイン領域を形成する。
【００５８】この発明に基づく薄膜トランジスタの製造
方法によれば、さらに他の局面では、まず、半導体基板
上に絶縁膜を介在して薄膜トランジスタのチャネル領域
およびソース／ドレイン領域が形成される第１導電型の
半導体層を形成する。この半導体層において、チャネル
領域とソース／ドレイン領域との境界領域を露出する。
この境界領域に不純物拡散防止層を形成する。そして、
半導体層内の所定領域に第２導電型の不純物を導入する
ことによって薄膜トランジスタのソース／ドレイン領域
を形成する。薄膜トランジスタのチャネル領域と対向す
る位置にゲート絶縁膜を介在してゲート電極を形成す
る。
方法によれば、さらに他の局面では、まず、半導体基板
上に絶縁膜を介在して薄膜トランジスタのチャネル領域
およびソース／ドレイン領域が形成される第１導電型の
半導体層を形成する。この半導体層において、チャネル
領域とソース／ドレイン領域との境界領域を露出する。
この境界領域に不純物拡散防止層を形成する。そして、
半導体層内の所定領域に第２導電型の不純物を導入する
ことによって薄膜トランジスタのソース／ドレイン領域
を形成する。薄膜トランジスタのチャネル領域と対向す
る位置にゲート絶縁膜を介在してゲート電極を形成す
る。
【００５９】
【作用】この発明に基づく薄膜トランジスタによれば、
チャネル領域とソース／ドレイン領域のうち少なくとも
一方との界面に、不純物拡散防止層が形成されている。
それにより、第１導電型の不純物がソース／ドレイン領
域からチャネル領域へ拡散するのを防止することが可能
となる。その結果、薄膜トランジスタの短チャネル化を
防止することが可能となる。
チャネル領域とソース／ドレイン領域のうち少なくとも
一方との界面に、不純物拡散防止層が形成されている。
それにより、第１導電型の不純物がソース／ドレイン領
域からチャネル領域へ拡散するのを防止することが可能
となる。その結果、薄膜トランジスタの短チャネル化を
防止することが可能となる。
【００６０】この発明に基づく薄膜トランジスタを有す
る半導体装置によれば、１つの局面では、第１のチャネ
ル領域と第１の不純物領域との間に不純物拡散防止層が
形成される。それにより、薄膜トランジスタの短チャネ
ル化を効果的に阻止することが可能となる。その結果、
薄膜トランジスタがオン状態に、ＭＯＳトランジスタの
オフ状態においてＭＯＳトランジスタに流れるリーク電
流以上でありかつ薄膜トランジスタのオフ状態において
薄膜トランジスタに流れるリーク電流より大きい電流
を、薄膜トランジスタに流すことが可能となる。それに
より、データの保持特性を向上させることができ、薄膜
トランジスタを有する半導体装置の信頼性を向上させる
ことが可能となる。
る半導体装置によれば、１つの局面では、第１のチャネ
ル領域と第１の不純物領域との間に不純物拡散防止層が
形成される。それにより、薄膜トランジスタの短チャネ
ル化を効果的に阻止することが可能となる。その結果、
薄膜トランジスタがオン状態に、ＭＯＳトランジスタの
オフ状態においてＭＯＳトランジスタに流れるリーク電
流以上でありかつ薄膜トランジスタのオフ状態において
薄膜トランジスタに流れるリーク電流より大きい電流
を、薄膜トランジスタに流すことが可能となる。それに
より、データの保持特性を向上させることができ、薄膜
トランジスタを有する半導体装置の信頼性を向上させる
ことが可能となる。
【００６１】この発明に基づく薄膜トランジスタを有す
る半導体装置によれば、他の局面では、第１導電型の第
１導電層と第２導電型の第２導電層との界面に不純物拡
散防止層が形成されている。それにより、第１導電層と
第２導電層との界面にｐｎ接合が形成されることを阻止
することが可能となる。それにより、第１導電層と、第
１導電層と異なる導電型式の第２導電層との接合部分に
おける抵抗を低減することが可能となる。
る半導体装置によれば、他の局面では、第１導電型の第
１導電層と第２導電型の第２導電層との界面に不純物拡
散防止層が形成されている。それにより、第１導電層と
第２導電層との界面にｐｎ接合が形成されることを阻止
することが可能となる。それにより、第１導電層と、第
１導電層と異なる導電型式の第２導電層との接合部分に
おける抵抗を低減することが可能となる。
【００６２】この発明に基づく薄膜トランジスタを有す
る半導体装置によれば、さらに他の局面では、第１導電
層と第２導電層との間に第１導電型の不純物を含む接続
導電層が形成されている。この接続導電層を備えること
によって、薄膜トランジスタのソース／ドレイン領域の
厚みを薄くした場合においても、ソース／ドレイン領域
に導入される第１導電型の不純物が、ソース／ドレイン
領域を突き抜けて第２導電層に到達するといった状況を
効果的に回避することが可能となる。
る半導体装置によれば、さらに他の局面では、第１導電
層と第２導電層との間に第１導電型の不純物を含む接続
導電層が形成されている。この接続導電層を備えること
によって、薄膜トランジスタのソース／ドレイン領域の
厚みを薄くした場合においても、ソース／ドレイン領域
に導入される第１導電型の不純物が、ソース／ドレイン
領域を突き抜けて第２導電層に到達するといった状況を
効果的に回避することが可能となる。
【００６３】すなわち、接続導電層を有することによっ
て、第１導電型の不純物がソース／ドレイン領域を突き
破った場合においても、この接続導電層内でその第１導
電型の不純物をとどめることが可能となる。その結果、
ソース／ドレイン領域の厚みを薄く形成した場合におい
ても、第１導電型の不純物が第２導電層内に注入される
ことを効果的に阻止することが可能となる。それによ
り、第２導電層内にｐｎ接合が形成されることを効果的
に阻止することが可能となる。
て、第１導電型の不純物がソース／ドレイン領域を突き
破った場合においても、この接続導電層内でその第１導
電型の不純物をとどめることが可能となる。その結果、
ソース／ドレイン領域の厚みを薄く形成した場合におい
ても、第１導電型の不純物が第２導電層内に注入される
ことを効果的に阻止することが可能となる。それによ
り、第２導電層内にｐｎ接合が形成されることを効果的
に阻止することが可能となる。
【００６４】また、接続導電層に含まれる第１導電型の
不純物濃度は、第１導電層に含まれる第１導電型の不純
物濃度よりも低くなるように調整されている。それによ
り、接続導電層と第２導電層との界面においても、従来
よりも不純物の拡散の程度を小さく抑えることが可能と
なる。
不純物濃度は、第１導電層に含まれる第１導電型の不純
物濃度よりも低くなるように調整されている。それによ
り、接続導電層と第２導電層との界面においても、従来
よりも不純物の拡散の程度を小さく抑えることが可能と
なる。
【００６５】この発明に基づく薄膜トランジスタの製造
方法によれば、１つの局面では、第１の半導体層におけ
るチャネル領域に相当する部分を除去し、第１の半導体
層に形成される第１および第２の端面上に不純物拡散防
止層を形成している。そして、この第１および第２の端
面上に形成された不純物拡散層間に、薄膜トランジスタ
のチャネル領域を形成している。それにより、薄膜トラ
ンジスタのチャネル領域とソース／ドレイン領域との界
面に不純物拡散防止層を形成することが可能となる。
方法によれば、１つの局面では、第１の半導体層におけ
るチャネル領域に相当する部分を除去し、第１の半導体
層に形成される第１および第２の端面上に不純物拡散防
止層を形成している。そして、この第１および第２の端
面上に形成された不純物拡散層間に、薄膜トランジスタ
のチャネル領域を形成している。それにより、薄膜トラ
ンジスタのチャネル領域とソース／ドレイン領域との界
面に不純物拡散防止層を形成することが可能となる。
【００６６】この発明に基づく薄膜トランジスタの製造
方法によれば、他の局面では、薄膜トランジスタのチャ
ネル領域を覆うように不純物拡散防止層を形成してい
る。そして、この不純物拡散防止層を覆うように第２の
半導体層を形成している。この不純物拡散防止層上の所
定位置で第２の半導体層をチャネル長方向に分割するこ
とによって、薄膜トランジスタのソース／ドレイン領域
を形成している。それにより、薄膜トランジスタのソー
ス／ドレイン領域とチャネル領域との界面に不純物拡散
防止層を形成することが可能となる。
方法によれば、他の局面では、薄膜トランジスタのチャ
ネル領域を覆うように不純物拡散防止層を形成してい
る。そして、この不純物拡散防止層を覆うように第２の
半導体層を形成している。この不純物拡散防止層上の所
定位置で第２の半導体層をチャネル長方向に分割するこ
とによって、薄膜トランジスタのソース／ドレイン領域
を形成している。それにより、薄膜トランジスタのソー
ス／ドレイン領域とチャネル領域との界面に不純物拡散
防止層を形成することが可能となる。
【００６７】この発明に基づく薄膜トランジスタの製造
方法によれば、さらに他の局面では、半導体層をパター
ニングすることなく、半導体層におけるチャネル領域と
ソース／ドレイン領域との界面に不純物拡散防止層を形
成することが可能となる。
方法によれば、さらに他の局面では、半導体層をパター
ニングすることなく、半導体層におけるチャネル領域と
ソース／ドレイン領域との界面に不純物拡散防止層を形
成することが可能となる。
【００６８】
【実施例】以下、この発明に基づく実施例について、図
１〜図５８を用いて説明する。
１〜図５８を用いて説明する。
【００６９】（第１実施例）まずこの発明に基づく第１
の実施例におけるＴＦＴを有する半導体装置について、
図１，図２，図３，図８，図９を用いて説明する。図１
は、この発明に基づく第１の実施例におけるＴＦＴを有
する半導体装置を示す平面図である。図３は、図１にお
けるＩＩＩ−ＩＩＩ線に沿って見た断面図である。図８
および図９は、この発明に基づくＴＦＴを有する半導体
装置の特徴的な作用を説明するための模式図である。な
お、図８は、図３におけるＢ領域に相当する部分を示し
ている。また、図９（ａ）は図３におけるＥ領域に相当
する部分を示している。図９（ｂ）は、図３におけるＦ
領域に相当する部分を示している。
の実施例におけるＴＦＴを有する半導体装置について、
図１，図２，図３，図８，図９を用いて説明する。図１
は、この発明に基づく第１の実施例におけるＴＦＴを有
する半導体装置を示す平面図である。図３は、図１にお
けるＩＩＩ−ＩＩＩ線に沿って見た断面図である。図８
および図９は、この発明に基づくＴＦＴを有する半導体
装置の特徴的な作用を説明するための模式図である。な
お、図８は、図３におけるＢ領域に相当する部分を示し
ている。また、図９（ａ）は図３におけるＥ領域に相当
する部分を示している。図９（ｂ）は、図３におけるＦ
領域に相当する部分を示している。
【００７０】図１，図２および図３を用いて、この発明
に基づく第１の実施例におけるＴＦＴを有する半導体装
置の構造について説明する。
に基づく第１の実施例におけるＴＦＴを有する半導体装
置の構造について説明する。
【００７１】図１を参照して、ＴＦＴのチャネル領域１
６ａを規定するようにＴＦＴのソース／ドレイン領域１
６ｂ，１６ｃがそれぞれ形成されている。そして、チャ
ネル領域１６ａとソース領域１６ｂとの界面には、不純
物拡散防止層１７ａが形成されている。また、チャネル
領域１６ａとドレイン領域１６ｃとの界面には、不純物
拡散防止層１７ｂが形成されている。
６ａを規定するようにＴＦＴのソース／ドレイン領域１
６ｂ，１６ｃがそれぞれ形成されている。そして、チャ
ネル領域１６ａとソース領域１６ｂとの界面には、不純
物拡散防止層１７ａが形成されている。また、チャネル
領域１６ａとドレイン領域１６ｃとの界面には、不純物
拡散防止層１７ｂが形成されている。
【００７２】この２つの不純物拡散防止層１７ａ，１７
ｂを有することによって、ソース／ドレイン領域１６
ｂ，１６ｃ内に含まれる不純物が、チャネル領域１６ａ
内に拡散することを防止することが可能となる。それに
より、ＴＦＴの短チャネル化を効果的に阻止することが
可能となる。
ｂを有することによって、ソース／ドレイン領域１６
ｂ，１６ｃ内に含まれる不純物が、チャネル領域１６ａ
内に拡散することを防止することが可能となる。それに
より、ＴＦＴの短チャネル化を効果的に阻止することが
可能となる。
【００７３】また、ＴＦＴのドレイン領域１６ｃは、不
純物拡散防止層１４ａを介してコンタクト電極１１ａに
電気的に接続されている。それにより、ＴＦＴのドレイ
ン領域１６ｃに含まれる不純物と、コンタクト電極１１
ａに含まれる不純物との拡散をも防止することが可能と
なる。その結果、ＴＦＴのドレイン領域１６ｃとコンタ
クト電極１１ａとの接合部における抵抗を比較的小さく
抑えることが可能となる。
純物拡散防止層１４ａを介してコンタクト電極１１ａに
電気的に接続されている。それにより、ＴＦＴのドレイ
ン領域１６ｃに含まれる不純物と、コンタクト電極１１
ａに含まれる不純物との拡散をも防止することが可能と
なる。その結果、ＴＦＴのドレイン領域１６ｃとコンタ
クト電極１１ａとの接合部における抵抗を比較的小さく
抑えることが可能となる。
【００７４】一方、ＴＦＴのソース領域１６ｂは、不純
物拡散防止層１４ｂを介して、配線層１１ｂと接続され
ている。それにより、ＴＦＴのソース領域１６ｂと、配
線層１１ｂとの間の不純物の拡散を防止することが可能
となる。その結果、ＴＦＴのソース領域と配線層１１ｂ
との接合部における抵抗を比較的小さく抑えることが可
能となる。
物拡散防止層１４ｂを介して、配線層１１ｂと接続され
ている。それにより、ＴＦＴのソース領域１６ｂと、配
線層１１ｂとの間の不純物の拡散を防止することが可能
となる。その結果、ＴＦＴのソース領域と配線層１１ｂ
との接合部における抵抗を比較的小さく抑えることが可
能となる。
【００７５】なお、上記の不純物拡散防止層１４ａ，１
４ｂ，１７ａ，１７ｂは、好ましくは、誘電体膜であ
る。さらに好ましくは、この不純物拡散防止層１４ａ，
１４ｂ，１７ａ，１７ｂは、シリコン窒化膜あるいはチ
タン窒化膜である。また、不純物拡散防止層１４ａ，１
４ｂ，１７ａ，１７ｂの厚みは、好ましくは、数Å〜数
１０Å程度である。さらに好ましくは、不純物拡散防止
層１４ａ，１４ｂ，１７ａ，１７ｂの厚みは約３０Å以
下である。
４ｂ，１７ａ，１７ｂは、好ましくは、誘電体膜であ
る。さらに好ましくは、この不純物拡散防止層１４ａ，
１４ｂ，１７ａ，１７ｂは、シリコン窒化膜あるいはチ
タン窒化膜である。また、不純物拡散防止層１４ａ，１
４ｂ，１７ａ，１７ｂの厚みは、好ましくは、数Å〜数
１０Å程度である。さらに好ましくは、不純物拡散防止
層１４ａ，１４ｂ，１７ａ，１７ｂの厚みは約３０Å以
下である。
【００７６】次に、図２を用いて、本実施例におけるＳ
ＲＡＭの動作時の特徴について説明する。図２は、本実
施例におけるＳＲＡＭの等価回路図である。
ＲＡＭの動作時の特徴について説明する。図２は、本実
施例におけるＳＲＡＭの等価回路図である。
【００７７】図２を参照して、ＳＲＡＭのメモリセル５
０は、ビット線５１，５２と、アクセス用ＮＭＯＳトラ
ンジスタＱ５，Ｑ６と、ＣＭＯＳフリップフロップとを
有する。ＮＭＯＳトランジスタＱ５，Ｑ６のゲート電極
は、ワード線５３に接続される。ＣＭＯＳフリップフロ
ップは、ＰＭＯＳトランジスタＱ１，Ｑ３と、ＮＭＯＳ
トランジスタＱ２，Ｑ４とを含む。
０は、ビット線５１，５２と、アクセス用ＮＭＯＳトラ
ンジスタＱ５，Ｑ６と、ＣＭＯＳフリップフロップとを
有する。ＮＭＯＳトランジスタＱ５，Ｑ６のゲート電極
は、ワード線５３に接続される。ＣＭＯＳフリップフロ
ップは、ＰＭＯＳトランジスタＱ１，Ｑ３と、ＮＭＯＳ
トランジスタＱ２，Ｑ４とを含む。
【００７８】なお、以下、ＳＲＡＭのメモリセル５０の
スタンバイ時に、ノードＮ１に高電位ＶH ，ノードＮ２
に低電位ＶL が印加された場合について説明を進めてい
く。図２を参照して、ノードＮ１に高電位ＶH が印加さ
れることによってＮＭＯＳトランジスタＱ４はオン状態
となり、ＰＭＯＳトランジスタ（ＴＦＴ）Ｑ３はオフ状
態となる。このとき、ＰＭＯＳトランジスタＱ３にはオ
フ状態であっても少量のリーク電流５４が流れる。
スタンバイ時に、ノードＮ１に高電位ＶH ，ノードＮ２
に低電位ＶL が印加された場合について説明を進めてい
く。図２を参照して、ノードＮ１に高電位ＶH が印加さ
れることによってＮＭＯＳトランジスタＱ４はオン状態
となり、ＰＭＯＳトランジスタ（ＴＦＴ）Ｑ３はオフ状
態となる。このとき、ＰＭＯＳトランジスタＱ３にはオ
フ状態であっても少量のリーク電流５４が流れる。
【００７９】従来例においては、不純物拡散防止層１７
ａ，１７ｂが形成されていないので、ＰＭＯＳトランジ
スタＱ３のチャネル長が短くなったりチャネルが消失し
てしまう場合などがある。そのため、オフ状態であって
もＰＭＯＳトランジスタＱ３に流れるリーク電流値が所
望の値よりも大きくなってしまう。
ａ，１７ｂが形成されていないので、ＰＭＯＳトランジ
スタＱ３のチャネル長が短くなったりチャネルが消失し
てしまう場合などがある。そのため、オフ状態であって
もＰＭＯＳトランジスタＱ３に流れるリーク電流値が所
望の値よりも大きくなってしまう。
【００８０】それに対し、本実施例によれば、不純物拡
散防止層１７ａ，１７ｂが存在することによって、ＰＭ
ＯＳトランジスタＱ３のチャネル長が所望の値に確保さ
れる。それにより、確実に、ＰＭＯＳトランジスタＱ３
のオン状態における電流値が、ＰＭＯＳトランジスタＱ
３のオフ状態におけるリーク電流よりも大きいものとす
ることが可能となる。それにより、スタンバイ時にノー
ドＮ２が確実に低電位ＶL に保たれる。
散防止層１７ａ，１７ｂが存在することによって、ＰＭ
ＯＳトランジスタＱ３のチャネル長が所望の値に確保さ
れる。それにより、確実に、ＰＭＯＳトランジスタＱ３
のオン状態における電流値が、ＰＭＯＳトランジスタＱ
３のオフ状態におけるリーク電流よりも大きいものとす
ることが可能となる。それにより、スタンバイ時にノー
ドＮ２が確実に低電位ＶL に保たれる。
【００８１】一方、ノードＮ２に低電位ＶL が印加され
ることによって、ＰＭＯＳトランジスタ（ＴＦＴ）Ｑ１
はオン状態となり、ＮＭＯＳトランジスタＱ２はオフ状
態となる。このとき、ＮＭＯＳトランジスタＱ２には、
オフ状態であるにもかかわらず少量のリーク電流５５が
流れる。具体的には１０ｆÅ程度のリーク電流が流れ
る。このとき、オン状態においてＰＭＯＳトランジスタ
Ｑ１に流れる電流値は１００ｆÅ程度であり、ＮＭＯＳ
トランジスタＱ２のオフ状態におけるリーク電流値以上
となる。それにより、スタンバイ時にノードＮ１が確実
に高電位ＶH に保たれる。以上のことにより、本実施例
によれば、ＳＲＡＭのデータ保持特性を向上させること
が可能となる。
ることによって、ＰＭＯＳトランジスタ（ＴＦＴ）Ｑ１
はオン状態となり、ＮＭＯＳトランジスタＱ２はオフ状
態となる。このとき、ＮＭＯＳトランジスタＱ２には、
オフ状態であるにもかかわらず少量のリーク電流５５が
流れる。具体的には１０ｆÅ程度のリーク電流が流れ
る。このとき、オン状態においてＰＭＯＳトランジスタ
Ｑ１に流れる電流値は１００ｆÅ程度であり、ＮＭＯＳ
トランジスタＱ２のオフ状態におけるリーク電流値以上
となる。それにより、スタンバイ時にノードＮ１が確実
に高電位ＶH に保たれる。以上のことにより、本実施例
によれば、ＳＲＡＭのデータ保持特性を向上させること
が可能となる。
【００８２】次に、図３を用いて、上記の第１の実施例
におけるＴＦＴを有する半導体装置の断面構造について
より詳しく説明する。図３を参照して、ｎ型の半導体基
板１の主表面には、ｐウェル領域２が形成されている。
ｐウェル領域２の表面には、間隔を隔ててｎ型低濃度不
純物領域７ａ，７ａ，７ｂ，７ｂがそれぞれ形成されて
いる。このｎ型低濃度不純物領域７ａ，７ａおよび７
ｂ，７ｂによって２つのＮＭＯＳ電界効果トランジスタ
のチャネル領域が規定される。
におけるＴＦＴを有する半導体装置の断面構造について
より詳しく説明する。図３を参照して、ｎ型の半導体基
板１の主表面には、ｐウェル領域２が形成されている。
ｐウェル領域２の表面には、間隔を隔ててｎ型低濃度不
純物領域７ａ，７ａ，７ｂ，７ｂがそれぞれ形成されて
いる。このｎ型低濃度不純物領域７ａ，７ａおよび７
ｂ，７ｂによって２つのＮＭＯＳ電界効果トランジスタ
のチャネル領域が規定される。
【００８３】また、ｐウェル領域２の表面には、このｎ
型低濃度不純物領域７ａ，７ａ，７ｂ，７ｂと部分的に
重なるようにｎ型高濃度不純物領域９ａ，９ａ，９ｂ，
９ｂが形成されている。このｎ型高濃度不純物領域９
ｂ，９ｂにおいて、上層配線層とのコンタクト部には、
ｎ型不純物領域１０，２０がそれぞれ形成されている。
型低濃度不純物領域７ａ，７ａ，７ｂ，７ｂと部分的に
重なるようにｎ型高濃度不純物領域９ａ，９ａ，９ｂ，
９ｂが形成されている。このｎ型高濃度不純物領域９
ｂ，９ｂにおいて、上層配線層とのコンタクト部には、
ｎ型不純物領域１０，２０がそれぞれ形成されている。
【００８４】また、半導体基板１の主表面の所定位置に
は、間隔を隔てて素子分離酸化膜４が形成されている。
この素子分離酸化膜４の下面近傍には、チャネルストッ
パとして機能するｐ型不純物領域３がそれぞれ形成され
ている。上記のｎ型低濃度不純物領域７ａ，７ａおよび
７ｂ，７ｂによって規定される２つのチャネル領域上に
は、ゲート絶縁膜５ａ，５ｂを介してゲート電極６ａ，
６ｂがそれぞれ形成されている。
は、間隔を隔てて素子分離酸化膜４が形成されている。
この素子分離酸化膜４の下面近傍には、チャネルストッ
パとして機能するｐ型不純物領域３がそれぞれ形成され
ている。上記のｎ型低濃度不純物領域７ａ，７ａおよび
７ｂ，７ｂによって規定される２つのチャネル領域上に
は、ゲート絶縁膜５ａ，５ｂを介してゲート電極６ａ，
６ｂがそれぞれ形成されている。
【００８５】このゲート電極６ａ，６ｂの側壁には、サ
イドウォール絶縁膜８ａ，８ｂがそれぞれ形成されてい
る。上記のゲート電極６ａ，６ｂおよびサイドウォール
絶縁膜８ａ，８ｂを覆うように層間絶縁膜１２（１２
ａ，１２ｂ）がそれぞれ形成されている。
イドウォール絶縁膜８ａ，８ｂがそれぞれ形成されてい
る。上記のゲート電極６ａ，６ｂおよびサイドウォール
絶縁膜８ａ，８ｂを覆うように層間絶縁膜１２（１２
ａ，１２ｂ）がそれぞれ形成されている。
【００８６】ｎ型不純物領域１０上には、このｎ型不純
物領域１０と電気的に接続されるコンタクト電極１１ａ
が形成されている。このコンタクト電極１１ａにはｎ型
の不純物が導入されている。
物領域１０と電気的に接続されるコンタクト電極１１ａ
が形成されている。このコンタクト電極１１ａにはｎ型
の不純物が導入されている。
【００８７】コンタクト電極１１ａ上には、不純物拡散
防止層１４ａが形成されている。この不純物拡散防止層
１４ａ上には、ＴＦＴのドレイン領域１６ｃが形成され
ている。一方、層間絶縁膜１２ａ上の所定位置には、配
線層１１ｂが形成されている。この配線層１１ｂにはｎ
型の不純物が導入されている。この配線層１１ｂは、上
述のように、電源Ｖｃｃに電気的に接続されている。
防止層１４ａが形成されている。この不純物拡散防止層
１４ａ上には、ＴＦＴのドレイン領域１６ｃが形成され
ている。一方、層間絶縁膜１２ａ上の所定位置には、配
線層１１ｂが形成されている。この配線層１１ｂにはｎ
型の不純物が導入されている。この配線層１１ｂは、上
述のように、電源Ｖｃｃに電気的に接続されている。
【００８８】この配線層１１ｂ上には、不純物拡散防止
層１４ｂが形成されている。この不純物拡散防止層１４
ｂ上には、この不純物拡散防止層１４ｂを介して配線層
１１ｂと電気的に接続されるＴＦＴのソース領域１６ｂ
が形成されている。
層１４ｂが形成されている。この不純物拡散防止層１４
ｂ上には、この不純物拡散防止層１４ｂを介して配線層
１１ｂと電気的に接続されるＴＦＴのソース領域１６ｂ
が形成されている。
【００８９】層間絶縁膜１２ｂ上の所定位置には、ＴＦ
Ｔのゲート電極１３が形成されている。このＴＦＴのゲ
ート電極１３と対向する位置に、ゲート絶縁膜１３ａを
介在してＴＦＴのチャネル領域１６ａが形成されてい
る。
Ｔのゲート電極１３が形成されている。このＴＦＴのゲ
ート電極１３と対向する位置に、ゲート絶縁膜１３ａを
介在してＴＦＴのチャネル領域１６ａが形成されてい
る。
【００９０】このＴＦＴのチャネル領域１６ａにはｎ型
の不純物が導入されている。また、ＴＦＴのソース／ド
レイン領域１６ｂ，１６ｃには、ｐ型の不純物が導入さ
れている。このＴＦＴのソース／ドレイン領域１６ｂ，
１６ｃとＴＦＴのチャネル領域１６ａとの界面には、不
純物拡散防止層１７ａ，１７ｂがそれぞれ形成されてい
る。
の不純物が導入されている。また、ＴＦＴのソース／ド
レイン領域１６ｂ，１６ｃには、ｐ型の不純物が導入さ
れている。このＴＦＴのソース／ドレイン領域１６ｂ，
１６ｃとＴＦＴのチャネル領域１６ａとの界面には、不
純物拡散防止層１７ａ，１７ｂがそれぞれ形成されてい
る。
【００９１】本実施例においては、不純物拡散防止層１
７ａ，１７ｂは、ＴＦＴのソース／ドレイン領域１６
ｂ，１６ｃと、ＴＦＴのチャネル領域１６ａとの間の２
つの界面にそれぞれ形成されている。しかし、不純物拡
散防止層１７ａ，１７ｂは、上記２つの界面のうち少な
くともどちらか一方の界面に形成されていればよい。さ
らに好ましくは、不純物拡散防止層１７ａ，１７ｂは、
ＴＦＴのチャネル領域１６ａと、ＴＦＴのドレイン領域
１６ｃとの界面に設けられる。
７ａ，１７ｂは、ＴＦＴのソース／ドレイン領域１６
ｂ，１６ｃと、ＴＦＴのチャネル領域１６ａとの間の２
つの界面にそれぞれ形成されている。しかし、不純物拡
散防止層１７ａ，１７ｂは、上記２つの界面のうち少な
くともどちらか一方の界面に形成されていればよい。さ
らに好ましくは、不純物拡散防止層１７ａ，１７ｂは、
ＴＦＴのチャネル領域１６ａと、ＴＦＴのドレイン領域
１６ｃとの界面に設けられる。
【００９２】さらに、図３に示されるように、ＴＦＴの
チャネル領域１６ａと、ＴＦＴのドレイン領域１６ｃと
の界面に形成される不純物拡散防止層１７ｂは、ＴＦＴ
のソース領域１６ｂとＴＦＴのチャネル領域１６ａとの
界面に形成された不純物拡散防止層１７ａよりも、ゲー
ト電極１３からチャネル長方向に離れた位置に形成され
ている。それにより、チャネル領域１６ａに生じ得る電
界集中を緩和することが可能となる。
チャネル領域１６ａと、ＴＦＴのドレイン領域１６ｃと
の界面に形成される不純物拡散防止層１７ｂは、ＴＦＴ
のソース領域１６ｂとＴＦＴのチャネル領域１６ａとの
界面に形成された不純物拡散防止層１７ａよりも、ゲー
ト電極１３からチャネル長方向に離れた位置に形成され
ている。それにより、チャネル領域１６ａに生じ得る電
界集中を緩和することが可能となる。
【００９３】上記のＴＦＴを覆うように層間絶縁膜１８
が形成されている。この層間絶縁膜１８には、ｎ型不純
物領域２０上に位置する部分にコンタクトホール１９が
設けられている。このコンタクトホール１９内表面およ
び層間絶縁膜１８上には、バリアメタル層２１が形成さ
れている。このバリアメタル層２１上には、アルミニウ
ム配線層２２が形成されている。このアルミニウム配線
層２２を覆うようにパッシベーション膜２３が形成され
ている。
が形成されている。この層間絶縁膜１８には、ｎ型不純
物領域２０上に位置する部分にコンタクトホール１９が
設けられている。このコンタクトホール１９内表面およ
び層間絶縁膜１８上には、バリアメタル層２１が形成さ
れている。このバリアメタル層２１上には、アルミニウ
ム配線層２２が形成されている。このアルミニウム配線
層２２を覆うようにパッシベーション膜２３が形成され
ている。
【００９４】次に、図８および図９を用いて、本発明に
基づくＴＦＴを有する半導体装置の特徴的な作用につい
て説明する。まず図８を参照して、上述のように、ＴＦ
Ｔのソース／ドレイン領域１６ｂ，１６ｃとＴＦＴのチ
ャネル領域１６ａとの界面には、不純物拡散防止層１７
ａ，１７ｂが形成されている。
基づくＴＦＴを有する半導体装置の特徴的な作用につい
て説明する。まず図８を参照して、上述のように、ＴＦ
Ｔのソース／ドレイン領域１６ｂ，１６ｃとＴＦＴのチ
ャネル領域１６ａとの界面には、不純物拡散防止層１７
ａ，１７ｂが形成されている。
【００９５】チャネル領域１６ａにはｎ型の不純物が導
入されており、ソース／ドレイン領域１６ｂ，１６ｃに
はｐ型の不純物が導入されている。しかし、上記のよう
に、不純物拡散防止層１７ａ，１７ｂが形成されること
によって、ソース／ドレイン領域１６ｂ，１６ｃと、チ
ャネル領域１６ａとの間での不純物拡散を阻止すること
が可能となる。
入されており、ソース／ドレイン領域１６ｂ，１６ｃに
はｐ型の不純物が導入されている。しかし、上記のよう
に、不純物拡散防止層１７ａ，１７ｂが形成されること
によって、ソース／ドレイン領域１６ｂ，１６ｃと、チ
ャネル領域１６ａとの間での不純物拡散を阻止すること
が可能となる。
【００９６】その結果、ソース／ドレイン領域１６ｂ，
１６ｃと、チャネル領域１６ａとの界面が、従来のよう
に、チャネル領域１６ａ側に移動することを防止でき
る。それにより、ＴＦＴの短チャネル化を効果的に阻止
することが可能となる。
１６ｃと、チャネル領域１６ａとの界面が、従来のよう
に、チャネル領域１６ａ側に移動することを防止でき
る。それにより、ＴＦＴの短チャネル化を効果的に阻止
することが可能となる。
【００９７】次に図９を参照して、図９（ａ）は、配線
層１１ｂとＴＦＴのソース領域１６ｂとの接合部分を模
式的に示す拡大断面図である。図９（ｂ）は、コンタク
ト電極１１ａとＴＦＴのドレイン領域１６ｃとの接合部
分を模式的に示す拡大断面図である。
層１１ｂとＴＦＴのソース領域１６ｂとの接合部分を模
式的に示す拡大断面図である。図９（ｂ）は、コンタク
ト電極１１ａとＴＦＴのドレイン領域１６ｃとの接合部
分を模式的に示す拡大断面図である。
【００９８】まず図９（ａ）を参照して、ＴＦＴのソー
ス領域１６ｂにはｐ型の不純物が導入されている。配線
層１１ｂには、ｎ型の不純物が導入されている。しか
し、このＴＦＴのソース領域１６ｂと配線層１１ｂとの
界面に不純物拡散防止層１４ｂを有することによって、
それぞれの層に含まれる不純物が拡散して他の層へ移動
することを阻止することが可能となる。
ス領域１６ｂにはｐ型の不純物が導入されている。配線
層１１ｂには、ｎ型の不純物が導入されている。しか
し、このＴＦＴのソース領域１６ｂと配線層１１ｂとの
界面に不純物拡散防止層１４ｂを有することによって、
それぞれの層に含まれる不純物が拡散して他の層へ移動
することを阻止することが可能となる。
【００９９】特に、ソース領域１６ｂに含まれるｐ型の
不純物がｎ型の配線層１１ｂ内に移動することを阻止す
ることが可能となる。それにより、ＴＦＴのソース領域
１６ｂと配線層１１ｂとの接合部分の抵抗を従来よりも
小さく抑えることが可能となる。
不純物がｎ型の配線層１１ｂ内に移動することを阻止す
ることが可能となる。それにより、ＴＦＴのソース領域
１６ｂと配線層１１ｂとの接合部分の抵抗を従来よりも
小さく抑えることが可能となる。
【０１００】さらに、この不純物拡散防止層１４ｂが存
在することによって、ＴＦＴのソース領域１６ｂと配線
層１１ｂとの界面にｐｎ接合が形成されることを阻止す
ることが可能となる。その結果、配線層１１ｂとソース
領域１６ｂとの界面にｐｎ接合が形成された場合より
も、ソース領域１６ｂと配線層１１ｂとの接合部分の抵
抗を低減させることが可能となる。
在することによって、ＴＦＴのソース領域１６ｂと配線
層１１ｂとの界面にｐｎ接合が形成されることを阻止す
ることが可能となる。その結果、配線層１１ｂとソース
領域１６ｂとの界面にｐｎ接合が形成された場合より
も、ソース領域１６ｂと配線層１１ｂとの接合部分の抵
抗を低減させることが可能となる。
【０１０１】次に、図９（ｂ）を参照して、コンタクト
電極１１ａとＴＦＴのドレイン領域１６ｃとの界面に
も、上記の不純物拡散防止層１４ｂと同様の不純物拡散
防止層１４ａが形成されている。この不純物拡散防止層
１４ａを有することによって、上記の場合と同様に、Ｔ
ＦＴのドレイン領域１６ｃとコンタクト電極１１ａとの
界面にｐｎ接合が形成されることを効果的に阻止するこ
とが可能となる。
電極１１ａとＴＦＴのドレイン領域１６ｃとの界面に
も、上記の不純物拡散防止層１４ｂと同様の不純物拡散
防止層１４ａが形成されている。この不純物拡散防止層
１４ａを有することによって、上記の場合と同様に、Ｔ
ＦＴのドレイン領域１６ｃとコンタクト電極１１ａとの
界面にｐｎ接合が形成されることを効果的に阻止するこ
とが可能となる。
【０１０２】その結果、ドレイン領域１６ｃとコンタク
ト電極１１ａとの接合部分の抵抗を従来よりも小さく抑
えることが可能となる。それにより、ＴＦＴの性能を向
上させることが可能となる。
ト電極１１ａとの接合部分の抵抗を従来よりも小さく抑
えることが可能となる。それにより、ＴＦＴの性能を向
上させることが可能となる。
【０１０３】（第２実施例）次に、図４を用いて、この
発明に基づく第２の実施例について説明する。図４は、
この発明に基づく第２の実施例におけるＴＦＴを有する
半導体装置を示す部分断面図である。
発明に基づく第２の実施例について説明する。図４は、
この発明に基づく第２の実施例におけるＴＦＴを有する
半導体装置を示す部分断面図である。
【０１０４】図４を参照して、本実施例におけるＴＦＴ
を有する半導体装置においては、ＴＦＴのドレイン領域
１６ｃ側に位置する不純物拡散防止層１７ｂの位置が、
上記の第１の実施例の場合に比べて、チャネル領域１６
ａ側に位置している。このように、ドレイン領域１６ｃ
側の不純物拡散防止層１７ｂの位置をチャネル領域１６
ａ側に移動させてもよい。ドレイン領域１６ｃ側の電界
集中を考慮した場合には、上記の第１の実施例のように
することが好ましいが、この場合でもＴＦＴの短チャネ
ル化は阻止できる。その他の構造に関しては、図３に示
される上記の第１の実施例の場合とほぼ同様である。そ
れにより、第１の実施例とほぼ同様の効果が得られる。
を有する半導体装置においては、ＴＦＴのドレイン領域
１６ｃ側に位置する不純物拡散防止層１７ｂの位置が、
上記の第１の実施例の場合に比べて、チャネル領域１６
ａ側に位置している。このように、ドレイン領域１６ｃ
側の不純物拡散防止層１７ｂの位置をチャネル領域１６
ａ側に移動させてもよい。ドレイン領域１６ｃ側の電界
集中を考慮した場合には、上記の第１の実施例のように
することが好ましいが、この場合でもＴＦＴの短チャネ
ル化は阻止できる。その他の構造に関しては、図３に示
される上記の第１の実施例の場合とほぼ同様である。そ
れにより、第１の実施例とほぼ同様の効果が得られる。
【０１０５】（第３実施例）次に、図５を用いて、この
発明に基づく第３の実施例におけるＴＦＴを有する半導
体装置について説明する。図５は、この発明に基づく第
３の実施例におけるＴＦＴを有する半導体装置を示す部
分断面図である。
発明に基づく第３の実施例におけるＴＦＴを有する半導
体装置について説明する。図５は、この発明に基づく第
３の実施例におけるＴＦＴを有する半導体装置を示す部
分断面図である。
【０１０６】図５を参照して、本実施例におけるＴＦＴ
を有する半導体装置は、上記の第１の実施例におけるＴ
ＦＴを有する半導体装置の構造に加えて、多結晶シリコ
ン層３０ａ，３０ｂが形成されている。
を有する半導体装置は、上記の第１の実施例におけるＴ
ＦＴを有する半導体装置の構造に加えて、多結晶シリコ
ン層３０ａ，３０ｂが形成されている。
【０１０７】多結晶シリコン層３０ａは、ＴＦＴのドレ
イン領域１６ｃと、不純物拡散防止層１４ａとの間に形
成されている。多結晶シリコン層３０ｂは、ＴＦＴのソ
ース領域１６ｂと、不純物拡散防止層１４ｂとの間に設
けられている。それ以外の構造に関しては上記の第１の
実施例におけるＴＦＴを有する半導体装置とほぼ同様で
ある。
イン領域１６ｃと、不純物拡散防止層１４ａとの間に形
成されている。多結晶シリコン層３０ｂは、ＴＦＴのソ
ース領域１６ｂと、不純物拡散防止層１４ｂとの間に設
けられている。それ以外の構造に関しては上記の第１の
実施例におけるＴＦＴを有する半導体装置とほぼ同様で
ある。
【０１０８】上記の多結晶シリコン層３０ａ，３０ｂに
は、ｐ型の不純物が導入されている。この多結晶シリコ
ン層３０ａ，３０ｂに含まれるｐ型の不純物濃度は、Ｔ
ＦＴのソース／ドレイン領域１６ｂ，１６ｃに含まれる
ｐ型の不純物濃度よりも低いことが好ましい。
は、ｐ型の不純物が導入されている。この多結晶シリコ
ン層３０ａ，３０ｂに含まれるｐ型の不純物濃度は、Ｔ
ＦＴのソース／ドレイン領域１６ｂ，１６ｃに含まれる
ｐ型の不純物濃度よりも低いことが好ましい。
【０１０９】まず、上記のように、多結晶シリコン層３
０ａ，３０ｂを有することによって、ＴＦＴのソース／
ドレイン領域１６ｂ，１６ｃが形成される半導体層の厚
みを薄く形成することが可能となる。すなわち、ＴＦＴ
のソース／ドレイン領域１６ｂ，１６ｃにｐ型の不純物
を導入する際に、このｐ型の不純物がＴＦＴのソース／
ドレイン領域１６ｂ，１６ｃを突き抜けたとしても、多
結晶シリコン層３０ａ，３０ｂ内で、そのｐ型の不純物
をとどめることが可能となるからである。
０ａ，３０ｂを有することによって、ＴＦＴのソース／
ドレイン領域１６ｂ，１６ｃが形成される半導体層の厚
みを薄く形成することが可能となる。すなわち、ＴＦＴ
のソース／ドレイン領域１６ｂ，１６ｃにｐ型の不純物
を導入する際に、このｐ型の不純物がＴＦＴのソース／
ドレイン領域１６ｂ，１６ｃを突き抜けたとしても、多
結晶シリコン層３０ａ，３０ｂ内で、そのｐ型の不純物
をとどめることが可能となるからである。
【０１１０】その結果、ＴＦＴのソース／ドレイン領域
１６ｂ，１６ｃが形成される半導体層を薄膜化した場合
においても、コンタクト電極１１ａあるいは配線層１１
ｂ内にｐ型の不純物が注入されることを防止することが
可能となる。
１６ｂ，１６ｃが形成される半導体層を薄膜化した場合
においても、コンタクト電極１１ａあるいは配線層１１
ｂ内にｐ型の不純物が注入されることを防止することが
可能となる。
【０１１１】また、多結晶シリコン層３０ａ，３０ｂに
含まれるｐ型の不純物濃度を、ＴＦＴのソース／ドレイ
ン領域１６ｂ，１６ｃに含まれるｐ型の不純物濃度より
も低くすることによって、従来よりも、コンタクト電極
１１ａあるいは配線層１１ｂとの界面における不純物の
拡散の度合いを低減させることが可能となる。それによ
り、コンタクト電極１１ａあるいは配線層１１ｂ内にｐ
ｎ接合が形成される可能性を低減させることが可能とな
る。その結果、従来よりもその接合部における抵抗を低
減させることが可能となる。
含まれるｐ型の不純物濃度を、ＴＦＴのソース／ドレイ
ン領域１６ｂ，１６ｃに含まれるｐ型の不純物濃度より
も低くすることによって、従来よりも、コンタクト電極
１１ａあるいは配線層１１ｂとの界面における不純物の
拡散の度合いを低減させることが可能となる。それによ
り、コンタクト電極１１ａあるいは配線層１１ｂ内にｐ
ｎ接合が形成される可能性を低減させることが可能とな
る。その結果、従来よりもその接合部における抵抗を低
減させることが可能となる。
【０１１２】さらに、本実施例においては、多結晶シリ
コン層３０ａとコンタクト電極１１ａとの間に不純物拡
散防止層１４ａが形成され、多結晶シリコン層３０ｂと
配線層１１ｂとの間に不純物拡散防止層１４ｂが形成さ
れている。そのため、上記の各実施例よりもさらに、そ
の接合部における抵抗を低減させることが可能となる。
ＴＦＴのソース／ドレイン領域１６ｂ，１６ｃにｐ型の
不純物を導入する際に、コンタクト電極１１ａ内あるい
は配線層１１ｂ内にｐ型の不純物が導入される可能性を
小さく抑えることが可能となるからである。
コン層３０ａとコンタクト電極１１ａとの間に不純物拡
散防止層１４ａが形成され、多結晶シリコン層３０ｂと
配線層１１ｂとの間に不純物拡散防止層１４ｂが形成さ
れている。そのため、上記の各実施例よりもさらに、そ
の接合部における抵抗を低減させることが可能となる。
ＴＦＴのソース／ドレイン領域１６ｂ，１６ｃにｐ型の
不純物を導入する際に、コンタクト電極１１ａ内あるい
は配線層１１ｂ内にｐ型の不純物が導入される可能性を
小さく抑えることが可能となるからである。
【０１１３】（第４実施例）次に、図６を用いて、この
発明に基づく第４の実施例について説明する。図６は、
この発明に基づく第４の実施例におけるＴＦＴを有する
半導体装置を示す部分断面図である。
発明に基づく第４の実施例について説明する。図６は、
この発明に基づく第４の実施例におけるＴＦＴを有する
半導体装置を示す部分断面図である。
【０１１４】図６を参照して、本実施例においては、Ｔ
ＦＴのチャネル領域１６ａの端部がＴＦＴのソース／ド
レイン領域１６ｂ，１６ｃ上に乗り上げるように形成さ
れている。
ＦＴのチャネル領域１６ａの端部がＴＦＴのソース／ド
レイン領域１６ｂ，１６ｃ上に乗り上げるように形成さ
れている。
【０１１５】また、本実施例においては、ＴＦＴのチャ
ネル領域１６ａとＴＦＴのゲート電極１３との間の領
域、ＴＦＴのソース／ドレイン領域１６ａ，１６ｂ表面
上および層間絶縁膜１２上に不純物拡散防止層１７が延
在するように形成されている。それにより、以下のよう
な効果がある。
ネル領域１６ａとＴＦＴのゲート電極１３との間の領
域、ＴＦＴのソース／ドレイン領域１６ａ，１６ｂ表面
上および層間絶縁膜１２上に不純物拡散防止層１７が延
在するように形成されている。それにより、以下のよう
な効果がある。
【０１１６】ＴＦＴを構成する多結晶シリコン層内に
は、水素ラジカルが導入されることが好ましい。特にＴ
ＦＴのソース／ドレイン領域とチャネル領域との界面に
水素ラジカルが導入されることが好ましい。この水素ラ
ジカルが多結晶シリコン層内に導入されることによっ
て、水素ラジカルがダングリングボンド（未結合種）を
埋める。
は、水素ラジカルが導入されることが好ましい。特にＴ
ＦＴのソース／ドレイン領域とチャネル領域との界面に
水素ラジカルが導入されることが好ましい。この水素ラ
ジカルが多結晶シリコン層内に導入されることによっ
て、水素ラジカルがダングリングボンド（未結合種）を
埋める。
【０１１７】すなわち、この水素ラジカルと多結晶シリ
コン層内のシリコンとが結合する。それによって、結晶
粒界を流れるリーク電流を低減させることが可能とな
る。このような理由によって、水素ラジカルがＴＦＴを
構成する多結晶シリコン層内、特にチャネル領域とソー
ス／ドレイン領域との界面部分に導入されることが好ま
しいと言える。したがって本実施例においては、ＴＦＴ
のチャネル領域１６ａを構成する半導体層の形成時に上
記の水素ラジカルをその半導体層に導入することが好ま
しい。
コン層内のシリコンとが結合する。それによって、結晶
粒界を流れるリーク電流を低減させることが可能とな
る。このような理由によって、水素ラジカルがＴＦＴを
構成する多結晶シリコン層内、特にチャネル領域とソー
ス／ドレイン領域との界面部分に導入されることが好ま
しいと言える。したがって本実施例においては、ＴＦＴ
のチャネル領域１６ａを構成する半導体層の形成時に上
記の水素ラジカルをその半導体層に導入することが好ま
しい。
【０１１８】しかし、この水素ラジカルは、ＴＦＴの下
部に設けられるＮＭＯＳトランジスタのゲート絶縁膜の
寿命を劣化させるといった問題をも引き起こす。したが
って、上記の水素ラジカルは、ＴＦＴの下に形成される
ＮＭＯＳトランジスタにとっては有害であると言える。
部に設けられるＮＭＯＳトランジスタのゲート絶縁膜の
寿命を劣化させるといった問題をも引き起こす。したが
って、上記の水素ラジカルは、ＴＦＴの下に形成される
ＮＭＯＳトランジスタにとっては有害であると言える。
【０１１９】このとき、図６に示されるように、不純物
拡散防止層１７がＴＦＴのチャネル領域１６ａ下および
ソース／ドレイン領域１６ｂ，１６ｃ上にまで延在する
ことによって、その水素ラジカルがＴＦＴの下に形成さ
れるＮＭＯＳトランジスタ形成部分にまで移動するのを
効果的に阻止することが可能となる。それにより、結果
として、ＴＦＴを有する半導体装置の信頼性を向上させ
ることが可能となる。
拡散防止層１７がＴＦＴのチャネル領域１６ａ下および
ソース／ドレイン領域１６ｂ，１６ｃ上にまで延在する
ことによって、その水素ラジカルがＴＦＴの下に形成さ
れるＮＭＯＳトランジスタ形成部分にまで移動するのを
効果的に阻止することが可能となる。それにより、結果
として、ＴＦＴを有する半導体装置の信頼性を向上させ
ることが可能となる。
【０１２０】（第５実施例）次に、図７を用いて、この
発明に基づく第５の実施例におけるＴＦＴを有する半導
体装置について説明する。図７は、この発明に基づく第
５の実施例におけるＴＦＴ部分を示す平面図である。
発明に基づく第５の実施例におけるＴＦＴを有する半導
体装置について説明する。図７は、この発明に基づく第
５の実施例におけるＴＦＴ部分を示す平面図である。
【０１２１】図７を参照して、本実施例においては、Ｔ
ＦＴのチャネル領域１６ａのチャネル幅方向の長さＷ
が、ＴＦＴのソース／ドレイン領域１６ｂ，１６ｃのチ
ャネル幅方向の長さＷ１よりも長くなっている。すなわ
ち、チャネルの形成可能な領域が拡大する。それによ
り、ＴＦＴ自体にとっては、所望の電流量が得やすくな
る。その結果ＴＦＴ自体の性能を向上させることが可能
となる。
ＦＴのチャネル領域１６ａのチャネル幅方向の長さＷ
が、ＴＦＴのソース／ドレイン領域１６ｂ，１６ｃのチ
ャネル幅方向の長さＷ１よりも長くなっている。すなわ
ち、チャネルの形成可能な領域が拡大する。それによ
り、ＴＦＴ自体にとっては、所望の電流量が得やすくな
る。その結果ＴＦＴ自体の性能を向上させることが可能
となる。
【０１２２】（第６実施例）次に、図１０〜図２３を用
いて、この発明に基づく第６の実施例について説明す
る。なお、本実施例においては、上記の第４実施例で説
明した図６に示されるＴＦＴを有する半導体装置の製造
方法について説明する。図１０〜図２３は、この発明に
基づく第６の実施例におけるＴＦＴを有する半導体装置
の製造工程の第１工程〜第１４工程を示す部分断面図で
ある。
いて、この発明に基づく第６の実施例について説明す
る。なお、本実施例においては、上記の第４実施例で説
明した図６に示されるＴＦＴを有する半導体装置の製造
方法について説明する。図１０〜図２３は、この発明に
基づく第６の実施例におけるＴＦＴを有する半導体装置
の製造工程の第１工程〜第１４工程を示す部分断面図で
ある。
【０１２３】まず図１０を参照して、ｎ型の半導体基板
１を準備する。次に、図１１を参照して、この半導体基
板１の主表面に、ｐウェル領域２を形成する。このｐウ
ェル領域２の表面に、所定間隔をあけて素子分離酸化膜
４を形成する。このとき、素子分離酸化膜４の形成に際
して、予めこの素子分離酸化膜４の形成位置にｐ型の不
純物を注入しておく。それにより、図１１に示されるよ
うに、素子分離酸化膜４の形成と同時に、素子分離酸化
膜４の下面近傍にｐ型不純物領域３が形成される。次
に、半導体基板１の主表面にゲート絶縁膜５を形成す
る。
１を準備する。次に、図１１を参照して、この半導体基
板１の主表面に、ｐウェル領域２を形成する。このｐウ
ェル領域２の表面に、所定間隔をあけて素子分離酸化膜
４を形成する。このとき、素子分離酸化膜４の形成に際
して、予めこの素子分離酸化膜４の形成位置にｐ型の不
純物を注入しておく。それにより、図１１に示されるよ
うに、素子分離酸化膜４の形成と同時に、素子分離酸化
膜４の下面近傍にｐ型不純物領域３が形成される。次
に、半導体基板１の主表面にゲート絶縁膜５を形成す
る。
【０１２４】次に、図１２を参照して、ＣＶＤ法などを
用いて、不純物を含有した多結晶シリコン層６を、ゲー
ト絶縁膜５上に形成する。この多結晶シリコン層６上の
所定位置（ＮＭＯＳトランジスタのゲート電極形成位
置）に、パターニングされたレジスト３０を形成する。
用いて、不純物を含有した多結晶シリコン層６を、ゲー
ト絶縁膜５上に形成する。この多結晶シリコン層６上の
所定位置（ＮＭＯＳトランジスタのゲート電極形成位
置）に、パターニングされたレジスト３０を形成する。
【０１２５】次に、図１３を参照して、上記のレジスト
３０をマスクとして用いてエッチングすることによっ
て、ＮＭＯＳ電界効果トランジスタのゲート電極６ａ，
６ｂをそれぞれ形成する。次に、上記のゲート電極６
ａ，６ｂをマスクとして用いて、半導体基板１の主表面
にｎ型の不純物を所定量注入する。それにより、ｎ型低
濃度不純物領域７ａ，７ｂがそれぞれ形成される。
３０をマスクとして用いてエッチングすることによっ
て、ＮＭＯＳ電界効果トランジスタのゲート電極６ａ，
６ｂをそれぞれ形成する。次に、上記のゲート電極６
ａ，６ｂをマスクとして用いて、半導体基板１の主表面
にｎ型の不純物を所定量注入する。それにより、ｎ型低
濃度不純物領域７ａ，７ｂがそれぞれ形成される。
【０１２６】次に、ゲート電極６ａ，６ｂの側壁に、サ
イドウォール絶縁膜８ａ，８ｂをそれぞれ形成する。こ
のサイドウォール絶縁膜８ａ，８ｂおよびゲート電極６
ａ，６ｂをマスクとして用いて、半導体基板１の主表面
にｎ型の不純物を導入する。それによって、ｎ型高濃度
不純物領域９ａ，９ｂをそれぞれ形成する。
イドウォール絶縁膜８ａ，８ｂをそれぞれ形成する。こ
のサイドウォール絶縁膜８ａ，８ｂおよびゲート電極６
ａ，６ｂをマスクとして用いて、半導体基板１の主表面
にｎ型の不純物を導入する。それによって、ｎ型高濃度
不純物領域９ａ，９ｂをそれぞれ形成する。
【０１２７】次に、図１４を参照して、ＣＶＤ法などを
用いて、半導体基板１の主表面上に層間絶縁膜１２ａを
形成する。この層間絶縁膜１２ａの所定位置に、所定の
ｎ型高濃度不純物領域９ｂの一部表面を露出させるコン
タクトホールを形成する。このコンタクトホールを通し
て半導体基板１の主表面にｎ型の不純物を導入すること
によって、ｎ型不純物領域１０を形成する。
用いて、半導体基板１の主表面上に層間絶縁膜１２ａを
形成する。この層間絶縁膜１２ａの所定位置に、所定の
ｎ型高濃度不純物領域９ｂの一部表面を露出させるコン
タクトホールを形成する。このコンタクトホールを通し
て半導体基板１の主表面にｎ型の不純物を導入すること
によって、ｎ型不純物領域１０を形成する。
【０１２８】次に、ＣＶＤ法などを用いて、層間絶縁膜
１２ａ上およびｎ型不純物領域１０上に、多結晶シリコ
ン層を堆積する。このとき、この多結晶シリコン層にｎ
型の不純物を導入する。この多結晶シリコン層をパター
ニングすることによって、ｎ型不純物領域１０と電気的
に接続されるコンタクト電極１１ａを形成する。また、
それと同時に、層間絶縁膜１２ａ上の所定位置に、配線
層１１ｂを形成する。
１２ａ上およびｎ型不純物領域１０上に、多結晶シリコ
ン層を堆積する。このとき、この多結晶シリコン層にｎ
型の不純物を導入する。この多結晶シリコン層をパター
ニングすることによって、ｎ型不純物領域１０と電気的
に接続されるコンタクト電極１１ａを形成する。また、
それと同時に、層間絶縁膜１２ａ上の所定位置に、配線
層１１ｂを形成する。
【０１２９】次に、図１５を参照して、配線層１１ｂお
よびコンタクト電極１１ａを覆うように、ＣＶＤ法など
を用いて、層間絶縁膜１２ｂを形成する。この層間絶縁
膜１２ｂ上に、不純物（ｐ型，ｎ型どちらでもよい）を
含有した多結晶シリコン層を堆積する。この多結晶シリ
コン層を所定形状にパターニングすることによって、層
間絶縁膜１２ｂ上にＴＦＴのゲート電極１３を形成す
る。
よびコンタクト電極１１ａを覆うように、ＣＶＤ法など
を用いて、層間絶縁膜１２ｂを形成する。この層間絶縁
膜１２ｂ上に、不純物（ｐ型，ｎ型どちらでもよい）を
含有した多結晶シリコン層を堆積する。この多結晶シリ
コン層を所定形状にパターニングすることによって、層
間絶縁膜１２ｂ上にＴＦＴのゲート電極１３を形成す
る。
【０１３０】次に、図１６を参照して、ＴＦＴのゲート
電極１３を覆うように、ＣＶＤ法などを用いて、ＴＦＴ
のゲート絶縁膜１３ａを形成する。次に、ゲート絶縁膜
１３ａおよび層間絶縁膜１２ｂの所定位置をエッチング
することによって、コンタクト電極１１ａの一部表面お
よび配線層１１ｂの一部表面を露出させる。それによ
り、コンタクトホール１５ａ，１５ｂを形成する。
電極１３を覆うように、ＣＶＤ法などを用いて、ＴＦＴ
のゲート絶縁膜１３ａを形成する。次に、ゲート絶縁膜
１３ａおよび層間絶縁膜１２ｂの所定位置をエッチング
することによって、コンタクト電極１１ａの一部表面お
よび配線層１１ｂの一部表面を露出させる。それによ
り、コンタクトホール１５ａ，１５ｂを形成する。
【０１３１】次に、図１７を参照して、アンモニア（Ｎ
Ｈ3 ）ガスを用いたランプアニール法によって、数Å〜
数１０Å程度の膜厚を有するシリコン窒化膜を形成す
る。このシリコン窒化膜が不純物拡散防止層として機能
することとなる。このシリコン窒化膜をパターニングす
ることによって、コンタクト電極１１ａ上および配線層
１１ｂ上にシリコン窒化膜（不純物拡散防止層）１４
ａ，１４ｂをそれぞれ形成する。
Ｈ3 ）ガスを用いたランプアニール法によって、数Å〜
数１０Å程度の膜厚を有するシリコン窒化膜を形成す
る。このシリコン窒化膜が不純物拡散防止層として機能
することとなる。このシリコン窒化膜をパターニングす
ることによって、コンタクト電極１１ａ上および配線層
１１ｂ上にシリコン窒化膜（不純物拡散防止層）１４
ａ，１４ｂをそれぞれ形成する。
【０１３２】不純物拡散防止層１４ａ，１４ｂとして
は、チタン窒化膜を使用することも可能である。この場
合には、スパッタリング法などを用いて、数１０Å程度
のチタン膜を、コンタクト電極１１ａ上および配線層１
１ｂ上に形成する。そして、Ｎ 2 ガス内でランプアニー
ル処理を施すことによって、コンタクト電極１１ａ上お
よび配線層１１ｂ上にチタン窒化膜を形成する。
は、チタン窒化膜を使用することも可能である。この場
合には、スパッタリング法などを用いて、数１０Å程度
のチタン膜を、コンタクト電極１１ａ上および配線層１
１ｂ上に形成する。そして、Ｎ 2 ガス内でランプアニー
ル処理を施すことによって、コンタクト電極１１ａ上お
よび配線層１１ｂ上にチタン窒化膜を形成する。
【０１３３】以上のようにして、不純物拡散防止層１４
ａ，１４ｂを形成した後は、図１８に示されるように、
この不純物拡散防止層１４ａ，１４ｂ上およびゲート絶
縁膜１３ａ上に、ＣＶＤ法などを用いて、第１の多結晶
シリコン層１６を形成する。この第１の多結晶シリコン
層の厚みは、好ましくは、１００Å〜４００Å程度であ
る。次に、この第１の多結晶シリコン層１６に、ｐ型の
不純物（たとえばＢＦ 2 ）を注入する。
ａ，１４ｂを形成した後は、図１８に示されるように、
この不純物拡散防止層１４ａ，１４ｂ上およびゲート絶
縁膜１３ａ上に、ＣＶＤ法などを用いて、第１の多結晶
シリコン層１６を形成する。この第１の多結晶シリコン
層の厚みは、好ましくは、１００Å〜４００Å程度であ
る。次に、この第１の多結晶シリコン層１６に、ｐ型の
不純物（たとえばＢＦ 2 ）を注入する。
【０１３４】次に、図１９を参照して、上記のｐ型の不
純物が導入された第１の多結晶シリコン層１６をパター
ニングする。このとき、ＴＦＴのチャネル領域が形成さ
れる部分における第１の多結晶シリコン層１６も除去さ
れる。それにより、ＴＦＴのソース／ドレイン領域１６
ｂ，１６ｃがそれぞれ形成される。
純物が導入された第１の多結晶シリコン層１６をパター
ニングする。このとき、ＴＦＴのチャネル領域が形成さ
れる部分における第１の多結晶シリコン層１６も除去さ
れる。それにより、ＴＦＴのソース／ドレイン領域１６
ｂ，１６ｃがそれぞれ形成される。
【０１３５】次に、図２０を参照して、ＮＨ3 ガスを用
いたランプアニール法によって、ＴＦＴのソース／ドレ
イン領域１６ｂ，１６ｃ表面上、露出したゲート絶縁膜
１３ａ上に、上記の場合と同様の方法を用いて、シリコ
ン窒化膜あるいはチタン窒化膜を形成する。それによ
り、不純物拡散防止層１７が形成されることになる。
いたランプアニール法によって、ＴＦＴのソース／ドレ
イン領域１６ｂ，１６ｃ表面上、露出したゲート絶縁膜
１３ａ上に、上記の場合と同様の方法を用いて、シリコ
ン窒化膜あるいはチタン窒化膜を形成する。それによ
り、不純物拡散防止層１７が形成されることになる。
【０１３６】次に、図２１を参照して、上記の不純物拡
散防止層１７上に、第２の多結晶シリコン層１６ｄを形
成する。この第２の多結晶シリコン層１６ｄ内には水素
ラジカルが導入される。この第２の多結晶シリコン層１
６ｄはアモルファスシリコン層であってもよい。そし
て、この第２の多結晶シリコン層１６ｄにｎ型の不純物
を注入する。このｎ型の不純物の注入量は、好ましく
は、１０11〜１０12／ｃｍ2 程度である。この場合であ
れば、ｎ型の不純物として砒素（Ａｓ）が注入されてい
る。
散防止層１７上に、第２の多結晶シリコン層１６ｄを形
成する。この第２の多結晶シリコン層１６ｄ内には水素
ラジカルが導入される。この第２の多結晶シリコン層１
６ｄはアモルファスシリコン層であってもよい。そし
て、この第２の多結晶シリコン層１６ｄにｎ型の不純物
を注入する。このｎ型の不純物の注入量は、好ましく
は、１０11〜１０12／ｃｍ2 程度である。この場合であ
れば、ｎ型の不純物として砒素（Ａｓ）が注入されてい
る。
【０１３７】次に、図２２を参照して、上記の第２の多
結晶シリコン層１６ｄをパターニングすることによっ
て、ＴＦＴのチャネル領域１６ａを形成する。このと
き、ＴＦＴのチャネル領域１６ａの端部は、ＴＦＴのソ
ース／ドレイン領域１６ｂ，１６ｃ上に乗り上げるよう
にして形成されている。
結晶シリコン層１６ｄをパターニングすることによっ
て、ＴＦＴのチャネル領域１６ａを形成する。このと
き、ＴＦＴのチャネル領域１６ａの端部は、ＴＦＴのソ
ース／ドレイン領域１６ｂ，１６ｃ上に乗り上げるよう
にして形成されている。
【０１３８】なお、チャネル領域１６ａは、ソース／ド
レイン領域１６ｂ，１６ｃに乗り上げるように形成され
なくてもよい。
レイン領域１６ｂ，１６ｃに乗り上げるように形成され
なくてもよい。
【０１３９】次に、図２３を参照して、上記のＴＦＴを
覆うように、ＣＶＤ法などを用いて、層間絶縁膜１８を
形成する。そして、この層間絶縁膜１８をリフローする
ことによって平坦化する。
覆うように、ＣＶＤ法などを用いて、層間絶縁膜１８を
形成する。そして、この層間絶縁膜１８をリフローする
ことによって平坦化する。
【０１４０】このとき、ＴＦＴのソース／ドレイン領域
１６ｂ，１６ｃとＴＦＴのチャネル領域１６ａとの界面
には不純物拡散防止層１７が形成されているため、ＴＦ
Ｔのソース／ドレイン領域１６ｂ，１６ｃとＴＦＴのチ
ャネル領域１６ａとの間での不純物拡散はほとんどない
と言える。それにより、ＴＦＴの短チャネル化を防止す
ることが可能となる。
１６ｂ，１６ｃとＴＦＴのチャネル領域１６ａとの界面
には不純物拡散防止層１７が形成されているため、ＴＦ
Ｔのソース／ドレイン領域１６ｂ，１６ｃとＴＦＴのチ
ャネル領域１６ａとの間での不純物拡散はほとんどない
と言える。それにより、ＴＦＴの短チャネル化を防止す
ることが可能となる。
【０１４１】次に、層間絶縁膜１８の所定位置にコンタ
クトホール１９を形成する。そして、このコンタクトホ
ール１９を通してｎ型の不純物を半導体基板１の主表面
に注入することによって、ｎ型不純物領域２０を形成す
る。
クトホール１９を形成する。そして、このコンタクトホ
ール１９を通してｎ型の不純物を半導体基板１の主表面
に注入することによって、ｎ型不純物領域２０を形成す
る。
【０１４２】次に、図６を参照して、コンタクトホール
１９内表面上および層間絶縁膜１８上に、バリアメタル
層２１を形成する。このバリアメタル層２１上に、スパ
ッタリング法などを用いて、アルミニウム配線層２２を
形成する。このアルミニウム配線層２２上に、プラズマ
ＣＶＤ法などを用いて、パッシベーション膜２３を形成
する。以上の工程を経て、図６に示されるＴＦＴを有す
る半導体装置が形成されることになる。
１９内表面上および層間絶縁膜１８上に、バリアメタル
層２１を形成する。このバリアメタル層２１上に、スパ
ッタリング法などを用いて、アルミニウム配線層２２を
形成する。このアルミニウム配線層２２上に、プラズマ
ＣＶＤ法などを用いて、パッシベーション膜２３を形成
する。以上の工程を経て、図６に示されるＴＦＴを有す
る半導体装置が形成されることになる。
【０１４３】（第７実施例）次に、図２４〜図２８を用
いて、この発明に基づく第７の実施例について説明す
る。本実施例は、図５に示されるＴＦＴを有する半導体
装置の製造方法を説明するものである。図２４〜図２８
は、この発明に基づく第７の実施例におけるＴＦＴを有
する半導体装置の製造工程の第６工程〜第１０工程を示
す部分断面図である。より具体的には、図５に示される
ＴＦＴを有する半導体装置の製造工程における第６工程
〜第１０工程について説明する。
いて、この発明に基づく第７の実施例について説明す
る。本実施例は、図５に示されるＴＦＴを有する半導体
装置の製造方法を説明するものである。図２４〜図２８
は、この発明に基づく第７の実施例におけるＴＦＴを有
する半導体装置の製造工程の第６工程〜第１０工程を示
す部分断面図である。より具体的には、図５に示される
ＴＦＴを有する半導体装置の製造工程における第６工程
〜第１０工程について説明する。
【０１４４】図２４を参照して、上記の第６の実施例と
同様の工程を経て、コンタクト電極１１ａおよび配線層
１１ｂを形成する。そして、配線層１１ｂおよびコンタ
クト電極１１ａを覆うように層間絶縁膜１２ｂを形成す
る。この層間絶縁膜１２ｂにコンタクトホール３１ａ，
３１ｂをそれぞれ形成する。それにより、配線層１１ｂ
の一部表面およびコンタクト電極１１ａの一部表面を露
出させる。
同様の工程を経て、コンタクト電極１１ａおよび配線層
１１ｂを形成する。そして、配線層１１ｂおよびコンタ
クト電極１１ａを覆うように層間絶縁膜１２ｂを形成す
る。この層間絶縁膜１２ｂにコンタクトホール３１ａ，
３１ｂをそれぞれ形成する。それにより、配線層１１ｂ
の一部表面およびコンタクト電極１１ａの一部表面を露
出させる。
【０１４５】次に図２５を参照して、上記の第６の実施
例と同様の方法で、配線層１１ｂ表面上およびコンタク
ト電極１１ａ表面上に不純物拡散防止層１４ａ，１４ｂ
を形成する。
例と同様の方法で、配線層１１ｂ表面上およびコンタク
ト電極１１ａ表面上に不純物拡散防止層１４ａ，１４ｂ
を形成する。
【０１４６】次に、図２６を参照して、不純物拡散防止
層１４ａ，１４ｂ上および層間絶縁膜１２ｂ上に、ＣＶ
Ｄ法などを用いて、ｐ型の不純物を含有した多結晶シリ
コン層３８を形成する。このとき、多結晶シリコン層３
８に含まれるｐ型の不純物濃度は、好ましくは、ＴＦＴ
のソース／ドレイン領域１６ｂ，１６ｃに導入されるｐ
型の不純物濃度よりも低くなるように調整される。
層１４ａ，１４ｂ上および層間絶縁膜１２ｂ上に、ＣＶ
Ｄ法などを用いて、ｐ型の不純物を含有した多結晶シリ
コン層３８を形成する。このとき、多結晶シリコン層３
８に含まれるｐ型の不純物濃度は、好ましくは、ＴＦＴ
のソース／ドレイン領域１６ｂ，１６ｃに導入されるｐ
型の不純物濃度よりも低くなるように調整される。
【０１４７】次に、図２７を参照して、上記の多結晶シ
リコン層３８をパターニングすることによって、不純物
拡散防止層１４ａ，１４ｂ上に、多結晶シリコン層３０
ａ，３０ｂをそれぞれ形成する。またこのとき、同時
に、ＴＦＴのゲート電極１３も形成する。それにより、
工程が短縮される。
リコン層３８をパターニングすることによって、不純物
拡散防止層１４ａ，１４ｂ上に、多結晶シリコン層３０
ａ，３０ｂをそれぞれ形成する。またこのとき、同時
に、ＴＦＴのゲート電極１３も形成する。それにより、
工程が短縮される。
【０１４８】次に、図２８を参照して、ＣＶＤ法などを
用いて、ＴＦＴのゲート電極１３を覆うようにゲート絶
縁膜１３を形成する。このゲート絶縁膜１３において、
多結晶シリコン層３０ａ，３０ｂ上に位置する部分を除
去する。
用いて、ＴＦＴのゲート電極１３を覆うようにゲート絶
縁膜１３を形成する。このゲート絶縁膜１３において、
多結晶シリコン層３０ａ，３０ｂ上に位置する部分を除
去する。
【０１４９】そして、ＣＶＤ法などを用いて、多結晶シ
リコン層３０ａ，３０ｂ上およびゲート絶縁膜１３ａ上
に、ＴＦＴのソース／ドレイン領域が形成される多結晶
シリコン層１６を形成する。この多結晶シリコン層１６
にＢ，ＢＦ2 などのｐ型不純物を注入する。このときの
多結晶シリコン層１６と多結晶シリコン３０ａあるいは
多結晶シリコン層３０ｂとの厚みの和と、Ｂ，ＢＦ2 の
注入エネルギの関係が下記の表１に示されている。
リコン層３０ａ，３０ｂ上およびゲート絶縁膜１３ａ上
に、ＴＦＴのソース／ドレイン領域が形成される多結晶
シリコン層１６を形成する。この多結晶シリコン層１６
にＢ，ＢＦ2 などのｐ型不純物を注入する。このときの
多結晶シリコン層１６と多結晶シリコン３０ａあるいは
多結晶シリコン層３０ｂとの厚みの和と、Ｂ，ＢＦ2 の
注入エネルギの関係が下記の表１に示されている。
【０１５０】
【表１】
【０１５１】上記の表１の条件でＢ，ＢＦ2 を多結晶シ
リコン層１６内に注入することによって、Ｂ，ＢＦ2 な
どのｐ型不純物が、多結晶シリコン層１６と多結晶シリ
コン層３０ａ、あるいは多結晶シリコン１６と多結晶シ
リコン層３０ｂを貫通して、コンタクト電極１１ａある
いは配線層１１ｂ内に注入されることを阻止できる。そ
れにより、ＴＦＴのソース／ドレイン領域とコンタクト
電極１１ａあるいは配線層１１ｂとのコンタクト抵抗を
小さく押えることが可能となる。
リコン層１６内に注入することによって、Ｂ，ＢＦ2 な
どのｐ型不純物が、多結晶シリコン層１６と多結晶シリ
コン層３０ａ、あるいは多結晶シリコン１６と多結晶シ
リコン層３０ｂを貫通して、コンタクト電極１１ａある
いは配線層１１ｂ内に注入されることを阻止できる。そ
れにより、ＴＦＴのソース／ドレイン領域とコンタクト
電極１１ａあるいは配線層１１ｂとのコンタクト抵抗を
小さく押えることが可能となる。
【０１５２】その後、多結晶シリコン層１６をパターニ
ングすることによって、ＴＦＴのソース／ドレイン領域
をそれぞれ形成する。それ以後は、上記の第６の実施例
と同様の工程を経て図５に示されるＴＦＴを有する半導
体装置が形成されることになる。
ングすることによって、ＴＦＴのソース／ドレイン領域
をそれぞれ形成する。それ以後は、上記の第６の実施例
と同様の工程を経て図５に示されるＴＦＴを有する半導
体装置が形成されることになる。
【０１５３】（第８実施例）次に、図２９を用いて、こ
の発明に基づく第８の実施例におけるＴＦＴを有する半
導体装置について説明する。図２９は、この発明に基づ
く第８の実施例におけるＴＦＴを有する半導体装置を示
す部分断面図である。
の発明に基づく第８の実施例におけるＴＦＴを有する半
導体装置について説明する。図２９は、この発明に基づ
く第８の実施例におけるＴＦＴを有する半導体装置を示
す部分断面図である。
【０１５４】図２９を参照して、本実施例においては、
ＴＦＴのゲート電極１３が、ＴＦＴのチャネル領域１６
ａ上に形成されている。それ以外の構成については、図
３に示されるＴＦＴを有する半導体装置とほぼ同様であ
る。したがって、本実施例におけるＴＦＴを有する半導
体装置も、上記の第１実施例とほぼ同様の効果を有す
る。
ＴＦＴのゲート電極１３が、ＴＦＴのチャネル領域１６
ａ上に形成されている。それ以外の構成については、図
３に示されるＴＦＴを有する半導体装置とほぼ同様であ
る。したがって、本実施例におけるＴＦＴを有する半導
体装置も、上記の第１実施例とほぼ同様の効果を有す
る。
【０１５５】（第９実施例）次に、図３０を用いて、こ
の発明に基づく第９の実施例について説明する。図３０
は、この発明に基づく第９の実施例におけるＴＦＴを有
する半導体装置を示す部分断面図である。
の発明に基づく第９の実施例について説明する。図３０
は、この発明に基づく第９の実施例におけるＴＦＴを有
する半導体装置を示す部分断面図である。
【０１５６】図３０を参照して、本実施例においても、
ＴＦＴのゲート電極１３は、ＴＦＴのチャネル領域１６
ａ上に形成されている。その他の構造に関しては図５に
示されるＴＦＴを有する半導体装置とほぼ同様である。
したがって、図３０に示される構造を有することによっ
て、上記の第３実施例とほぼ同様の効果を奏する。
ＴＦＴのゲート電極１３は、ＴＦＴのチャネル領域１６
ａ上に形成されている。その他の構造に関しては図５に
示されるＴＦＴを有する半導体装置とほぼ同様である。
したがって、図３０に示される構造を有することによっ
て、上記の第３実施例とほぼ同様の効果を奏する。
【０１５７】（第１０実施例）次に、図３１を用いて、
この発明に基づく第１０の実施例について説明する。図
３１は、この発明に基づく第１０の実施例におけるＴＦ
Ｔを有する半導体装置を示す部分断面図である。
この発明に基づく第１０の実施例について説明する。図
３１は、この発明に基づく第１０の実施例におけるＴＦ
Ｔを有する半導体装置を示す部分断面図である。
【０１５８】図３１を参照して、本実施例においても、
ＴＦＴのゲート電極１３は、ＴＦＴのチャネル領域１６
ａ上に形成されている。その他の構造に関しては、図６
に示されるＴＦＴを有する半導体装置とほぼ同様であ
る。このような構造を有することにより、ＴＦＴのゲー
ト絶縁膜１３ａを一種類の膜で形成でき、界面準位密度
が減少する。それ以外は、上記の第４実施例とほぼ同様
の効果を奏する。
ＴＦＴのゲート電極１３は、ＴＦＴのチャネル領域１６
ａ上に形成されている。その他の構造に関しては、図６
に示されるＴＦＴを有する半導体装置とほぼ同様であ
る。このような構造を有することにより、ＴＦＴのゲー
ト絶縁膜１３ａを一種類の膜で形成でき、界面準位密度
が減少する。それ以外は、上記の第４実施例とほぼ同様
の効果を奏する。
【０１５９】（第１１実施例）上記の第８〜第１０実施
例においては、ＴＦＴのゲート電極１３が、ＴＦＴのチ
ャネル領域１６ａ上に位置する場合について説明した。
本実施例においては、このように、ＴＦＴのゲート電極
１３が、ＴＦＴのチャネル領域１６ａ上に位置する場合
のＴＦＴを有する半導体装置の製造方法について説明す
ることとする。
例においては、ＴＦＴのゲート電極１３が、ＴＦＴのチ
ャネル領域１６ａ上に位置する場合について説明した。
本実施例においては、このように、ＴＦＴのゲート電極
１３が、ＴＦＴのチャネル領域１６ａ上に位置する場合
のＴＦＴを有する半導体装置の製造方法について説明す
ることとする。
【０１６０】図３２〜図３７は、この発明に基づく第１
１の実施例におけるＴＦＴを有する半導体装置の製造工
程の第４工程〜第９工程を示す部分断面図である。これ
らの図を用いて、この発明に基づく第１１の実施例につ
いて説明する。
１の実施例におけるＴＦＴを有する半導体装置の製造工
程の第４工程〜第９工程を示す部分断面図である。これ
らの図を用いて、この発明に基づく第１１の実施例につ
いて説明する。
【０１６１】まず図３２を参照して、上記の第６の実施
例と同様の工程を経て、半導体基板１の主表面にＮＭＯ
Ｓ電界効果トランジスタを形成する。次に、図３３を参
照して、半導体基板１の主表面上に、ＣＶＤ法などを用
いて、層間絶縁膜１２ａを形成する。そして、半導体基
板１の主表面の所定位置にｎ型不純物領域１０を形成
し、このｎ型不純物領域１０と電気的に接続されるコン
タクト電極１１ａを形成する。これと同時に、層間絶縁
膜１２ａ上の所定位置に、配線層１１ｂを形成する。
例と同様の工程を経て、半導体基板１の主表面にＮＭＯ
Ｓ電界効果トランジスタを形成する。次に、図３３を参
照して、半導体基板１の主表面上に、ＣＶＤ法などを用
いて、層間絶縁膜１２ａを形成する。そして、半導体基
板１の主表面の所定位置にｎ型不純物領域１０を形成
し、このｎ型不純物領域１０と電気的に接続されるコン
タクト電極１１ａを形成する。これと同時に、層間絶縁
膜１２ａ上の所定位置に、配線層１１ｂを形成する。
【０１６２】次に、図３４を参照して、配線層１１ｂお
よびコンタクト電極１１ａを覆うように層間絶縁膜１２
ｂを形成する。この層間絶縁膜１２ｂにコンタクトホー
ルを設けることによって、コンタクト電極１１ａの一部
表面および配線層１１ｂの一部表面を露出させる。この
コンタクト電極１１ａの露出面上および配線層１１ｂの
露出面上に、上記の第６の実施例と同様の方法で、不純
物拡散防止層１４ａ，１４ｂをそれぞれ形成する。
よびコンタクト電極１１ａを覆うように層間絶縁膜１２
ｂを形成する。この層間絶縁膜１２ｂにコンタクトホー
ルを設けることによって、コンタクト電極１１ａの一部
表面および配線層１１ｂの一部表面を露出させる。この
コンタクト電極１１ａの露出面上および配線層１１ｂの
露出面上に、上記の第６の実施例と同様の方法で、不純
物拡散防止層１４ａ，１４ｂをそれぞれ形成する。
【０１６３】次に、図３５を参照して、不純物拡散層１
４ａ，１４ｂ上および層間絶縁膜１２ｂ上に、ＣＶＤ法
などを用いて、１００Å〜４００Å程度の膜厚の多結晶
シリコン層（アモルファスシリコン層でもよい）を形成
する。この多結晶シリコン層１６にｐ型の不純物（ＢＦ
2 ）をイオン注入する。
４ａ，１４ｂ上および層間絶縁膜１２ｂ上に、ＣＶＤ法
などを用いて、１００Å〜４００Å程度の膜厚の多結晶
シリコン層（アモルファスシリコン層でもよい）を形成
する。この多結晶シリコン層１６にｐ型の不純物（ＢＦ
2 ）をイオン注入する。
【０１６４】次に、図３６を参照して、上記の第１の多
結晶シリコン層１６をパターニングすることによって、
ＴＦＴのソース／ドレイン領域１６ｂ，１６ｃを形成す
る。そして、このＴＦＴのソース／ドレイン領域１６
ｂ，１６ｃ上および層間絶縁膜１２ｂ上に、上記の第６
の実施例と同様の方法で、不純物拡散防止層１７を形成
する。
結晶シリコン層１６をパターニングすることによって、
ＴＦＴのソース／ドレイン領域１６ｂ，１６ｃを形成す
る。そして、このＴＦＴのソース／ドレイン領域１６
ｂ，１６ｃ上および層間絶縁膜１２ｂ上に、上記の第６
の実施例と同様の方法で、不純物拡散防止層１７を形成
する。
【０１６５】この不純物拡散防止層１７上に、第２の多
結晶シリコン層を堆積する。この第２の多結晶シリコン
層に１０11〜１０12／ｃｍ2 程度の量のｎ型の不純物を
注入する。そして、この第２の多結晶シリコン層をパタ
ーニングすることによって、ＴＦＴのチャネル領域１６
ａを形成する。
結晶シリコン層を堆積する。この第２の多結晶シリコン
層に１０11〜１０12／ｃｍ2 程度の量のｎ型の不純物を
注入する。そして、この第２の多結晶シリコン層をパタ
ーニングすることによって、ＴＦＴのチャネル領域１６
ａを形成する。
【０１６６】次に、図３７を参照して、上記のＴＦＴの
チャネル領域１６ａ上およびＴＦＴのソース／ドレイン
領域１６ｂ，１６ｃ上に、ＣＶＤ法などを用いて、ＴＦ
Ｔのゲート絶縁膜１３ａを形成する。このゲート絶縁膜
１３ａ上に、ＣＶＤ法などを用いて、不純物（ｐ型，ｎ
型のどちらでもよい）を含有した多結晶シリコン層を形
成する。
チャネル領域１６ａ上およびＴＦＴのソース／ドレイン
領域１６ｂ，１６ｃ上に、ＣＶＤ法などを用いて、ＴＦ
Ｔのゲート絶縁膜１３ａを形成する。このゲート絶縁膜
１３ａ上に、ＣＶＤ法などを用いて、不純物（ｐ型，ｎ
型のどちらでもよい）を含有した多結晶シリコン層を形
成する。
【０１６７】この多結晶シリコン層をパターニングする
ことによって、ＴＦＴのチャネル領域１６ａに対向する
位置に、ＴＦＴのゲート電極１３を形成する。それ以降
は、上記の第６の実施例と同様の工程を経て、図３１に
示されるＴＦＴを有する半導体装置が形成される。
ことによって、ＴＦＴのチャネル領域１６ａに対向する
位置に、ＴＦＴのゲート電極１３を形成する。それ以降
は、上記の第６の実施例と同様の工程を経て、図３１に
示されるＴＦＴを有する半導体装置が形成される。
【０１６８】（第１２実施例）次に、図３８を用いて、
この発明に基づく第１２の実施例におけるＴＦＴを有す
る半導体装置について説明する。図３８は、この発明に
基づく第１２の実施例におけるＴＦＴを有する半導体装
置を示す部分断面図である。
この発明に基づく第１２の実施例におけるＴＦＴを有す
る半導体装置について説明する。図３８は、この発明に
基づく第１２の実施例におけるＴＦＴを有する半導体装
置を示す部分断面図である。
【０１６９】図３８を参照して、本実施例においては、
ＴＦＴのゲート電極１３上に、ゲート絶縁膜１３ａを介
在してＴＦＴのチャネル領域１６ａが形成されている。
そして、このＴＦＴのチャネル領域１６ａを覆いかつゲ
ート絶縁膜１３ａを覆うように不純物拡散防止層１７が
形成されている。それにより得られる効果は、上記の各
実施例とほぼ同様である。
ＴＦＴのゲート電極１３上に、ゲート絶縁膜１３ａを介
在してＴＦＴのチャネル領域１６ａが形成されている。
そして、このＴＦＴのチャネル領域１６ａを覆いかつゲ
ート絶縁膜１３ａを覆うように不純物拡散防止層１７が
形成されている。それにより得られる効果は、上記の各
実施例とほぼ同様である。
【０１７０】しかし、本実施例においては、不純物拡散
防止層１７と不純物拡散防止層１４ａ，１４ｂとを同一
の層によって形成することが可能となる。それにより、
不純物拡散防止層１７と、不純物拡散防止層１４ａ，１
４ｂとを同一工程で形成することが可能となる。それに
より、製造工程の簡略化が図れる。
防止層１７と不純物拡散防止層１４ａ，１４ｂとを同一
の層によって形成することが可能となる。それにより、
不純物拡散防止層１７と、不純物拡散防止層１４ａ，１
４ｂとを同一工程で形成することが可能となる。それに
より、製造工程の簡略化が図れる。
【０１７１】（第１３実施例）次に、図３９を用いて、
この発明に基づく第１３の実施例について説明する。図
３９は、この発明に基づく第１３の実施例におけるＴＦ
Ｔを有する半導体装置を示す部分断面図である。
この発明に基づく第１３の実施例について説明する。図
３９は、この発明に基づく第１３の実施例におけるＴＦ
Ｔを有する半導体装置を示す部分断面図である。
【０１７２】図３９を参照して、本実施例においては、
ソース／ドレイン領域１６ｂ，１６ｃ上には、シリコン
窒化膜３３が形成されている。そして、ＴＦＴのソース
／ドレイン領域１６ｂ，１６ｃの間には、このＴＦＴの
ソース／ドレイン領域１６ｂ，１６ｃをチャネル長方向
に分離するための酸化膜３４が形成されている。
ソース／ドレイン領域１６ｂ，１６ｃ上には、シリコン
窒化膜３３が形成されている。そして、ＴＦＴのソース
／ドレイン領域１６ｂ，１６ｃの間には、このＴＦＴの
ソース／ドレイン領域１６ｂ，１６ｃをチャネル長方向
に分離するための酸化膜３４が形成されている。
【０１７３】それ以外の構造に関しては、上記の図３８
に示される第１２の実施例の場合とほぼ同様である。上
記の構造を有することにより、チャネル領域を構成する
多結晶シリコン層へのエッチングダメージが緩和され
る。それ以外は、上記の第１２の実施例とほぼ同様の効
果を奏する。
に示される第１２の実施例の場合とほぼ同様である。上
記の構造を有することにより、チャネル領域を構成する
多結晶シリコン層へのエッチングダメージが緩和され
る。それ以外は、上記の第１２の実施例とほぼ同様の効
果を奏する。
【０１７４】（第１４実施例）次に、図４０〜図４５を
用いて、この発明に基づく第１４の実施例におけるＴＦ
Ｔを有する半導体装置の製造方法について説明する。よ
り具体的には、図３８に示されるＴＦＴを有する半導体
装置の製造方法について説明する。図４０〜図４４は、
この発明に基づく第１４の実施例におけるＴＦＴを有す
る半導体装置の特徴的な製造工程の第１工程〜第５工程
を示す部分断面図である。図４５は、上記の第５工程の
他の態様を示す部分断面図である。
用いて、この発明に基づく第１４の実施例におけるＴＦ
Ｔを有する半導体装置の製造方法について説明する。よ
り具体的には、図３８に示されるＴＦＴを有する半導体
装置の製造方法について説明する。図４０〜図４４は、
この発明に基づく第１４の実施例におけるＴＦＴを有す
る半導体装置の特徴的な製造工程の第１工程〜第５工程
を示す部分断面図である。図４５は、上記の第５工程の
他の態様を示す部分断面図である。
【０１７５】まず図４０を参照して、上記の第６の実施
例と同様の工程を経てゲート電極１３を形成する。そし
て、このゲート電極１３を覆うように、ＣＶＤ法などを
用いて、ゲート絶縁膜１３ａを形成する。このゲート絶
縁膜１３ａ上に、第１の多結晶シリコン層１６を形成す
る。この第１の多結晶シリコン層１６に、砒素（Ａｓ）
などのｎ型の不純物を注入する。このｎ型の不純物の注
入量は、好ましくは、１０11〜１０12／ｃｍ2 程度であ
る。
例と同様の工程を経てゲート電極１３を形成する。そし
て、このゲート電極１３を覆うように、ＣＶＤ法などを
用いて、ゲート絶縁膜１３ａを形成する。このゲート絶
縁膜１３ａ上に、第１の多結晶シリコン層１６を形成す
る。この第１の多結晶シリコン層１６に、砒素（Ａｓ）
などのｎ型の不純物を注入する。このｎ型の不純物の注
入量は、好ましくは、１０11〜１０12／ｃｍ2 程度であ
る。
【０１７６】次に、図４１を参照して、上記の第１の多
結晶シリコン層１６をパターニングすることによって、
ＴＦＴのゲート電極１３と対向する位置に、ＴＦＴのチ
ャネル領域１６ａを形成する。
結晶シリコン層１６をパターニングすることによって、
ＴＦＴのゲート電極１３と対向する位置に、ＴＦＴのチ
ャネル領域１６ａを形成する。
【０１７７】次に、図４２を参照して、上記の第６の実
施例と同様の方法で、ＴＦＴのチャネル領域１６ａを覆
いかつゲート絶縁膜１３ａを覆うように不純物拡散防止
層１７を形成する。
施例と同様の方法で、ＴＦＴのチャネル領域１６ａを覆
いかつゲート絶縁膜１３ａを覆うように不純物拡散防止
層１７を形成する。
【０１７８】次に、図４３を参照して、不純物拡散防止
層１７上に、ＣＶＤ法などを用いて、第２の多結晶シリ
コン層１６ｄを形成する。この第２の多結晶シリコン層
１６ｄに、高濃度のｐ型の不純物（ＢＦ2 ）を注入す
る。
層１７上に、ＣＶＤ法などを用いて、第２の多結晶シリ
コン層１６ｄを形成する。この第２の多結晶シリコン層
１６ｄに、高濃度のｐ型の不純物（ＢＦ2 ）を注入す
る。
【０１７９】次に、図４４を参照して、上記の第２の多
結晶シリコン層１６ｄをパターニングすることによっ
て、チャネル領域１６ａ上に位置する不純物拡散防止層
１７の一部表面を露出させる。それにより、ＴＦＴのチ
ャネル領域１６ａ上で、チャネル長方向に上記の第２の
多結晶シリコン層１６ｄを分割する。その結果、ＴＦＴ
のソース／ドレイン領域１６ｂ，１６ｃがそれぞれ形成
される。それにより、本実施例におけるＴＦＴが形成さ
れることになる。
結晶シリコン層１６ｄをパターニングすることによっ
て、チャネル領域１６ａ上に位置する不純物拡散防止層
１７の一部表面を露出させる。それにより、ＴＦＴのチ
ャネル領域１６ａ上で、チャネル長方向に上記の第２の
多結晶シリコン層１６ｄを分割する。その結果、ＴＦＴ
のソース／ドレイン領域１６ｂ，１６ｃがそれぞれ形成
される。それにより、本実施例におけるＴＦＴが形成さ
れることになる。
【０１８０】それ以外は、上記の第６の実施例と同様の
工程を経て、図３８に示されるＴＦＴを有する半導体装
置が形成されることになる。なお、上記の図４４（第５
工程）においては、チャネル領域１６ａ上において、Ｔ
ＦＴのソース／ドレイン領域１６ｂ，１６ｃを分割し
た。しかし、図４５に示されるように、不純物拡散防止
層１７の上面と、ＴＦＴのソース／ドレイン領域１６
ｂ，１６ｃの上面とがほぼ面一となるように、ＴＦＴの
ソース／ドレイン領域１６ｂ，１６ｃを形成してもよ
い。
工程を経て、図３８に示されるＴＦＴを有する半導体装
置が形成されることになる。なお、上記の図４４（第５
工程）においては、チャネル領域１６ａ上において、Ｔ
ＦＴのソース／ドレイン領域１６ｂ，１６ｃを分割し
た。しかし、図４５に示されるように、不純物拡散防止
層１７の上面と、ＴＦＴのソース／ドレイン領域１６
ｂ，１６ｃの上面とがほぼ面一となるように、ＴＦＴの
ソース／ドレイン領域１６ｂ，１６ｃを形成してもよ
い。
【０１８１】（第１５実施例）次に、図４６〜図４８を
用いて、この発明に基づく第１５の実施例について説明
する。より具体的には、図３９に示されるＴＦＴを有す
る半導体装置の製造方法について説明する。図４６〜図
４８は、この発明に基づく第１５の実施例におけるＴＦ
Ｔを有する半導体装置の製造方法の特徴的な製造工程に
おける第１工程〜第３工程を示す部分断面図である。
用いて、この発明に基づく第１５の実施例について説明
する。より具体的には、図３９に示されるＴＦＴを有す
る半導体装置の製造方法について説明する。図４６〜図
４８は、この発明に基づく第１５の実施例におけるＴＦ
Ｔを有する半導体装置の製造方法の特徴的な製造工程に
おける第１工程〜第３工程を示す部分断面図である。
【０１８２】まず図４６を参照して、上記の第１４の実
施例と同様の工程を経て、第２の多結晶シリコン層１６
ｄを形成する。この第２の多結晶シリコン層１６ｄ上
に、耐酸化膜として機能するシリコン窒化膜３３を形成
する。このシリコン窒化膜３３は、他の耐酸化性の膜を
用いてもよい。
施例と同様の工程を経て、第２の多結晶シリコン層１６
ｄを形成する。この第２の多結晶シリコン層１６ｄ上
に、耐酸化膜として機能するシリコン窒化膜３３を形成
する。このシリコン窒化膜３３は、他の耐酸化性の膜を
用いてもよい。
【０１８３】次に、図４７を参照して、上記のシリコン
窒化膜３３をパターニングすることによって、ＴＦＴの
チャネル領域１６ａ上に位置する第２の多結晶シリコン
層１６ｄの一部表面を露出させる。
窒化膜３３をパターニングすることによって、ＴＦＴの
チャネル領域１６ａ上に位置する第２の多結晶シリコン
層１６ｄの一部表面を露出させる。
【０１８４】次に、図４８を参照して、第２の多結晶シ
リコン層１６ｄに熱酸化処理を施すことによって、第２
の多結晶シリコン層１６ｄ内に酸化膜３４を形成する。
この酸化膜３４によって、第２の多結晶シリコン層１６
ｄが、チャネル長方向に分割される。それにより、ＴＦ
Ｔのソース／ドレイン領域１６ｂ，１６ｃがそれぞれ形
成される。
リコン層１６ｄに熱酸化処理を施すことによって、第２
の多結晶シリコン層１６ｄ内に酸化膜３４を形成する。
この酸化膜３４によって、第２の多結晶シリコン層１６
ｄが、チャネル長方向に分割される。それにより、ＴＦ
Ｔのソース／ドレイン領域１６ｂ，１６ｃがそれぞれ形
成される。
【０１８５】それ以外の工程は、上記の第６の実施例と
同様の工程を経て図３９に示されるＴＦＴを有する半導
体装置が形成されることになる。
同様の工程を経て図３９に示されるＴＦＴを有する半導
体装置が形成されることになる。
【０１８６】（第１６実施例）次に、図４９を用いて、
この発明に基づく第１６の実施例について説明する。図
４９は、この発明に基づく第１６の実施例におけるＴＦ
Ｔを有する半導体装置を示す部分断面図である。
この発明に基づく第１６の実施例について説明する。図
４９は、この発明に基づく第１６の実施例におけるＴＦ
Ｔを有する半導体装置を示す部分断面図である。
【０１８７】図４９を参照して、上記の各実施例におい
ては、ＴＦＴのソース／ドレイン領域１６ｂ，１６ｃ
と、ＴＦＴのチャネル領域１６ａとが別々の層で形成さ
れていた。しかし、本実施例および後に説明する第１７
の実施例においては、ＴＦＴのソース／ドレイン領域１
６ｂ，１６ｃと、ＴＦＴのチャネル領域１６ａとが同一
の層内に形成されている。
ては、ＴＦＴのソース／ドレイン領域１６ｂ，１６ｃ
と、ＴＦＴのチャネル領域１６ａとが別々の層で形成さ
れていた。しかし、本実施例および後に説明する第１７
の実施例においては、ＴＦＴのソース／ドレイン領域１
６ｂ，１６ｃと、ＴＦＴのチャネル領域１６ａとが同一
の層内に形成されている。
【０１８８】まず図４９を参照して、ＴＦＴのチャネル
領域１６ａと、ＴＦＴのソース／ドレイン領域１６ｂ，
１６ｃとの界面には、所定膜厚のシリコン窒化膜３５
ａ，３５ｂが形成されている。このシリコン窒化膜３５
ａ，３５ｂが、不純物拡散防止層として機能することと
なる。それ以外の構造に関しては、図２９に示される第
８の実施例におけるＴＦＴを有する半導体装置とほぼ同
様である。したがって、上記の第８の実施例とほぼ同様
の効果を奏する。
領域１６ａと、ＴＦＴのソース／ドレイン領域１６ｂ，
１６ｃとの界面には、所定膜厚のシリコン窒化膜３５
ａ，３５ｂが形成されている。このシリコン窒化膜３５
ａ，３５ｂが、不純物拡散防止層として機能することと
なる。それ以外の構造に関しては、図２９に示される第
８の実施例におけるＴＦＴを有する半導体装置とほぼ同
様である。したがって、上記の第８の実施例とほぼ同様
の効果を奏する。
【０１８９】（第１７実施例）次に、図５０を用いて、
この発明に基づく第１７の実施例におけるＴＦＴを有す
る半導体装置について説明する。図５０は、この発明に
基づく第１７の実施例におけるＴＦＴを有する半導体装
置の部分断面図である。
この発明に基づく第１７の実施例におけるＴＦＴを有す
る半導体装置について説明する。図５０は、この発明に
基づく第１７の実施例におけるＴＦＴを有する半導体装
置の部分断面図である。
【０１９０】図５０を参照して、本実施例は上記の第１
６の実施例の変形例である。すなわち、上記の第１６の
実施例におけるＴＦＴを有する半導体装置との相違点
は、ＴＦＴのゲート電極１３が、ＴＦＴのチャネル領域
１６ａの下に位置することである。それにより、上記の
第１６の実施例とほぼ同様の効果を奏する。
６の実施例の変形例である。すなわち、上記の第１６の
実施例におけるＴＦＴを有する半導体装置との相違点
は、ＴＦＴのゲート電極１３が、ＴＦＴのチャネル領域
１６ａの下に位置することである。それにより、上記の
第１６の実施例とほぼ同様の効果を奏する。
【０１９１】（第１８実施例）次に、図５１〜図５６を
用いて、この発明に基づく第１８の実施例におけるＴＦ
Ｔを有する半導体装置の製造方法について説明する。よ
り具体的には、図４９に示されるＴＦＴを有する半導体
装置の製造方法について説明する。図５１〜図５６は、
この発明に基づく第１８の実施例におけるＴＦＴを有す
る半導体装置の特徴的な製造工程の第１工程〜第６工程
を示す部分断面図である。
用いて、この発明に基づく第１８の実施例におけるＴＦ
Ｔを有する半導体装置の製造方法について説明する。よ
り具体的には、図４９に示されるＴＦＴを有する半導体
装置の製造方法について説明する。図５１〜図５６は、
この発明に基づく第１８の実施例におけるＴＦＴを有す
る半導体装置の特徴的な製造工程の第１工程〜第６工程
を示す部分断面図である。
【０１９２】まず図５１を参照して、上記の第１１の実
施例と同様の工程を経て、層間絶縁膜１２ｂ上に第１の
多結晶シリコン層（アモルファスシリコン層でもよい）
１６を形成する。この第１の多結晶シリコン層１６に、
砒素（Ａｓ）などのｎ型の不純物を導入する。
施例と同様の工程を経て、層間絶縁膜１２ｂ上に第１の
多結晶シリコン層（アモルファスシリコン層でもよい）
１６を形成する。この第１の多結晶シリコン層１６に、
砒素（Ａｓ）などのｎ型の不純物を導入する。
【０１９３】次に、図５２を参照して、上記の第１の多
結晶シリコン層１６上に、ＴＦＴのチャネル領域とＴＦ
Ｔのソース／ドレイン領域との境界部分となる領域を露
出させるようにパターニングされたレジストパターン３
６を形成する。
結晶シリコン層１６上に、ＴＦＴのチャネル領域とＴＦ
Ｔのソース／ドレイン領域との境界部分となる領域を露
出させるようにパターニングされたレジストパターン３
６を形成する。
【０１９４】上記のレジストパターン３６をマスクとし
て用いて、第１の多結晶シリコン層１６内に、窒素（Ｎ
2 ）をイオン注入する。この窒素の注入量は、好ましく
は、約１×１０18／ｃｍ2 以上である。さらに好ましく
は、窒素の注入量は、約５×１０18／ｃｍ2 である。ま
た、注入エネルギは、約２０ＫｅＶ〜約４０ＫｅＶ程度
である。その後、レジストパターン３６を除去する。
て用いて、第１の多結晶シリコン層１６内に、窒素（Ｎ
2 ）をイオン注入する。この窒素の注入量は、好ましく
は、約１×１０18／ｃｍ2 以上である。さらに好ましく
は、窒素の注入量は、約５×１０18／ｃｍ2 である。ま
た、注入エネルギは、約２０ＫｅＶ〜約４０ＫｅＶ程度
である。その後、レジストパターン３６を除去する。
【０１９５】次に図５３を参照して、第１の多結晶シリ
コン層１６内に注入された窒素（Ｎ 2 ）に、窒素（Ｎ
2 ）ガス雰囲気あるいは不活性ガス雰囲気中でランプア
ニール処理を施す。ランプアニール条件は、１０５０℃
〜１１５０℃、３０秒である。それにより、第１の多結
晶シリコン層１６内に、シリコン窒化膜３５ａ，３５ｂ
を形成する。その結果、第１の多結晶シリコン層１６内
に、ＴＦＴのチャネル領域１６ａおよびＴＦＴのソース
／ドレイン領域１６ｂ，１６ｃの形成領域がそれぞれ形
成される。
コン層１６内に注入された窒素（Ｎ 2 ）に、窒素（Ｎ
2 ）ガス雰囲気あるいは不活性ガス雰囲気中でランプア
ニール処理を施す。ランプアニール条件は、１０５０℃
〜１１５０℃、３０秒である。それにより、第１の多結
晶シリコン層１６内に、シリコン窒化膜３５ａ，３５ｂ
を形成する。その結果、第１の多結晶シリコン層１６内
に、ＴＦＴのチャネル領域１６ａおよびＴＦＴのソース
／ドレイン領域１６ｂ，１６ｃの形成領域がそれぞれ形
成される。
【０１９６】次に、図５４を参照して、ＴＦＴのチャネ
ル領域１６ａを覆い、ＴＦＴのソース／ドレイン領域１
６ｂ，１６ｃを露出させるようにレジストパターン３７
を形成する。このレジストパターン３７をマスクとして
用いて、ｐ型の不純物（たとえばＢＦ2 ）を、ＴＦＴの
ソース／ドレイン領域１６ｂ，１６ｃに注入する。その
後、レジストパターン３７を除去する。
ル領域１６ａを覆い、ＴＦＴのソース／ドレイン領域１
６ｂ，１６ｃを露出させるようにレジストパターン３７
を形成する。このレジストパターン３７をマスクとして
用いて、ｐ型の不純物（たとえばＢＦ2 ）を、ＴＦＴの
ソース／ドレイン領域１６ｂ，１６ｃに注入する。その
後、レジストパターン３７を除去する。
【０１９７】次に図５５を参照して、ＴＦＴのチャネル
領域１６ａ上およびＴＦＴのソース／ドレイン領域１６
ｂ，１６ｃ上に、ＣＶＤ法などを用いて、ゲート絶縁膜
１３ａを形成する。このゲート絶縁膜１３ａ上に、不純
物が導入された多結晶シリコン層を形成する。この多結
晶シリコン層をパターニングすることによって、ＴＦＴ
のチャネル領域１６ａ上にＴＦＴのゲート電極１３を形
成する。
領域１６ａ上およびＴＦＴのソース／ドレイン領域１６
ｂ，１６ｃ上に、ＣＶＤ法などを用いて、ゲート絶縁膜
１３ａを形成する。このゲート絶縁膜１３ａ上に、不純
物が導入された多結晶シリコン層を形成する。この多結
晶シリコン層をパターニングすることによって、ＴＦＴ
のチャネル領域１６ａ上にＴＦＴのゲート電極１３を形
成する。
【０１９８】上記のように、本実施例においては、ゲー
ト電極１３を形成する前に、ＴＦＴのソース／ドレイン
領域１６ｂ，１６ｃにｐ型の不純物を導入した。しか
し、図５６に示されるように、ＴＦＴのゲート電極１３
を形成した後に、このＴＦＴのゲート電極１３をマスク
として用いて、ＴＦＴのソース／ドレイン領域１６ｂ，
１６ｃにｐ型の不純物をイオン注入してもよい。
ト電極１３を形成する前に、ＴＦＴのソース／ドレイン
領域１６ｂ，１６ｃにｐ型の不純物を導入した。しか
し、図５６に示されるように、ＴＦＴのゲート電極１３
を形成した後に、このＴＦＴのゲート電極１３をマスク
として用いて、ＴＦＴのソース／ドレイン領域１６ｂ，
１６ｃにｐ型の不純物をイオン注入してもよい。
【０１９９】（第１９実施例）次に、図５７を用いて、
この発明に基づく第１９の実施例について説明する。図
５７は、この発明に基づく第１９の実施例におけるＴＦ
Ｔを有する半導体装置を示す部分断面図である。
この発明に基づく第１９の実施例について説明する。図
５７は、この発明に基づく第１９の実施例におけるＴＦ
Ｔを有する半導体装置を示す部分断面図である。
【０２００】図５７を参照して、本実施例においては、
ＴＦＴのソース／ドレイン領域１６ｂ，１６ｃと、配線
層１１ｂあるいはコンタクト電極１１ａとの界面に、不
純物拡散防止層が形成されていない。それ以外の構造に
関しては、図３に示される第１の実施例におけるＴＦＴ
を有する半導体装置と同様である。本実施例のような構
造を有することによって、ＴＦＴの短チャネル化を防止
することが可能となる。
ＴＦＴのソース／ドレイン領域１６ｂ，１６ｃと、配線
層１１ｂあるいはコンタクト電極１１ａとの界面に、不
純物拡散防止層が形成されていない。それ以外の構造に
関しては、図３に示される第１の実施例におけるＴＦＴ
を有する半導体装置と同様である。本実施例のような構
造を有することによって、ＴＦＴの短チャネル化を防止
することが可能となる。
【０２０１】（第２０実施例）次に、図５８を用いて、
この発明に基づく第２０の実施例について説明する。図
５８は、この発明に基づく第２０の実施例におけるＴＦ
Ｔを有する半導体装置を示す部分断面図である。
この発明に基づく第２０の実施例について説明する。図
５８は、この発明に基づく第２０の実施例におけるＴＦ
Ｔを有する半導体装置を示す部分断面図である。
【０２０２】図５８を参照して、本実施例においては、
ＴＦＴのソース／ドレイン領域１６ｂ，１６ｃと、配線
層１１ｂおよびコンタクト電極１１ａとの間に、多結晶
シリコン層３０ａ，３０ｂが形成されている。それ以外
の構造に関しては、上記の第１９の実施例におけるＴＦ
Ｔを有する半導体装置とほぼ同様である。
ＴＦＴのソース／ドレイン領域１６ｂ，１６ｃと、配線
層１１ｂおよびコンタクト電極１１ａとの間に、多結晶
シリコン層３０ａ，３０ｂが形成されている。それ以外
の構造に関しては、上記の第１９の実施例におけるＴＦ
Ｔを有する半導体装置とほぼ同様である。
【０２０３】このような構造を有することによって、Ｔ
ＦＴのソース／ドレイン領域１６ｂ，１６ｃが形成され
る半導体層の厚みを薄くすることが可能となる。また、
多結晶シリコン層３０ａ，３０ｂには、ｐ型の不純物が
導入されている。この多結晶シリコン層３０ａ，３０ｂ
のｐ型の不純物濃度は、好ましくは、ＴＦＴのソース／
ドレイン領域１６ｂ，１６ｃに導入されているｐ型の不
純物濃度よりも小さいものとなっている。
ＦＴのソース／ドレイン領域１６ｂ，１６ｃが形成され
る半導体層の厚みを薄くすることが可能となる。また、
多結晶シリコン層３０ａ，３０ｂには、ｐ型の不純物が
導入されている。この多結晶シリコン層３０ａ，３０ｂ
のｐ型の不純物濃度は、好ましくは、ＴＦＴのソース／
ドレイン領域１６ｂ，１６ｃに導入されているｐ型の不
純物濃度よりも小さいものとなっている。
【０２０４】それにより、多結晶シリコン層３０ａ，３
０ｂと、配線層１１ｂ，コンタクト電極１１ａとの界面
において、従来よりも不純物拡散の程度を小さく抑える
ことが可能となる。それにより、従来よりも、配線層１
１ｂあるいはコンタクト電極１１ａ内に、ｐｎ接合が形
成される可能性を低く抑えることが可能となる。
０ｂと、配線層１１ｂ，コンタクト電極１１ａとの界面
において、従来よりも不純物拡散の程度を小さく抑える
ことが可能となる。それにより、従来よりも、配線層１
１ｂあるいはコンタクト電極１１ａ内に、ｐｎ接合が形
成される可能性を低く抑えることが可能となる。
【０２０５】（第２１実施例）次に、図５９を用いて、
この発明に基づく第２１の実施例について説明する。図
５９は、この発明に基づく第２１の実施例におけるＴＦ
Ｔを有する半導体装置を示す部分断面図である。
この発明に基づく第２１の実施例について説明する。図
５９は、この発明に基づく第２１の実施例におけるＴＦ
Ｔを有する半導体装置を示す部分断面図である。
【０２０６】図５９を参照して、本実施例においては、
ＴＦＴのゲート電極１３が、ＴＦＴのチャネル領域１６
ａ上に形成されている。それ以外の構造に関しては、図
５７に示される第１９の実施例とほぼ同様である。した
がって、上記の第１９の実施例とほぼ同様の効果を奏す
る。
ＴＦＴのゲート電極１３が、ＴＦＴのチャネル領域１６
ａ上に形成されている。それ以外の構造に関しては、図
５７に示される第１９の実施例とほぼ同様である。した
がって、上記の第１９の実施例とほぼ同様の効果を奏す
る。
【０２０７】（第２２実施例）次に、図６０を用いて、
この発明に基づく第２２の実施例について説明する。図
６０は、この発明に基づく第２２の実施例におけるＴＦ
Ｔを有する半導体装置を示す部分断面図である。
この発明に基づく第２２の実施例について説明する。図
６０は、この発明に基づく第２２の実施例におけるＴＦ
Ｔを有する半導体装置を示す部分断面図である。
【０２０８】図６０を参照して、本実施例においては、
ＴＦＴのゲート電極１３は、ＴＦＴのチャネル領域１６
ａ上に形成されている。それ以外の構造に関しては、図
５８に示される第２０の実施例とほぼ同様である。した
がって、上記の第２０の実施例とほぼ同様の効果を奏す
る。
ＴＦＴのゲート電極１３は、ＴＦＴのチャネル領域１６
ａ上に形成されている。それ以外の構造に関しては、図
５８に示される第２０の実施例とほぼ同様である。した
がって、上記の第２０の実施例とほぼ同様の効果を奏す
る。
【０２０９】
【発明の効果】以上説明したように、この発明によれ
ば、１つの局面では、薄膜トランジスタのチャネル領域
と、薄膜トランジスタのソース／ドレイン領域のうち少
なくとも一方との界面に不純物拡散防止層が形成されて
いる。それにより、薄膜トランジスタのチャネル領域
と、薄膜トランジスタのソース／ドレイン領域のうち少
なくとも一方との間の不純物拡散を阻止することが可能
となる。それにより薄膜トランジスタの短チャネル化を
効果的に抑制することが可能となる。すなわち、信頼性
の高い薄膜トランジスタを有する半導体装置を提供する
ことが可能となる。
ば、１つの局面では、薄膜トランジスタのチャネル領域
と、薄膜トランジスタのソース／ドレイン領域のうち少
なくとも一方との界面に不純物拡散防止層が形成されて
いる。それにより、薄膜トランジスタのチャネル領域
と、薄膜トランジスタのソース／ドレイン領域のうち少
なくとも一方との間の不純物拡散を阻止することが可能
となる。それにより薄膜トランジスタの短チャネル化を
効果的に抑制することが可能となる。すなわち、信頼性
の高い薄膜トランジスタを有する半導体装置を提供する
ことが可能となる。
【０２１０】この発明によれば、他の局面では、半導体
基板上に形成された第２導電層と、薄膜トランジスタの
ソース／ドレイン領域となる第１導電層との間に不純物
拡散防止層が形成されている。それにより、第１導電層
と第２導電層との接合部分にｐｎ接合が形成されること
を効果的に阻止することが可能となる。それにより、第
１導電層と第２導電層との接合部分にｐｎ接合が形成さ
れる場合に生じ得る逆バイアスによるその接合部分の高
抵抗化を阻止することが可能となる。その結果、高性能
な薄膜トランジスタを有する半導体装置を提供すること
が可能となる。
基板上に形成された第２導電層と、薄膜トランジスタの
ソース／ドレイン領域となる第１導電層との間に不純物
拡散防止層が形成されている。それにより、第１導電層
と第２導電層との接合部分にｐｎ接合が形成されること
を効果的に阻止することが可能となる。それにより、第
１導電層と第２導電層との接合部分にｐｎ接合が形成さ
れる場合に生じ得る逆バイアスによるその接合部分の高
抵抗化を阻止することが可能となる。その結果、高性能
な薄膜トランジスタを有する半導体装置を提供すること
が可能となる。
【０２１１】この発明によれば、さらに他の局面では、
接続導電層が形成されている。この接続導電層は、薄膜
トランジスタのソース／ドレイン領域と同じ導電型式の
不純物を含んでいる。この接続導電層の存在によって、
薄膜トランジスタのソース／ドレイン領域およびチャネ
ル領域を薄膜化できる。それにより、薄膜トランジスタ
のリーク電流を小さく抑えることが可能となる。
接続導電層が形成されている。この接続導電層は、薄膜
トランジスタのソース／ドレイン領域と同じ導電型式の
不純物を含んでいる。この接続導電層の存在によって、
薄膜トランジスタのソース／ドレイン領域およびチャネ
ル領域を薄膜化できる。それにより、薄膜トランジスタ
のリーク電流を小さく抑えることが可能となる。
【０２１２】また、接続導電層の不純物濃度を、第１導
電層の不純物濃度よりも低くすることによって、接続導
電層と第２導電層との間の不純物拡散の程度を小さく抑
えることが可能となる。それにより、第２導電層内にｐ
ｎ接合ができる可能性を従来よりも小さく抑えることが
可能となる。すなわち、接続導電層と第２導電層との接
合部分の抵抗を従来よりも小さく抑えることが可能とな
る。その結果、薄膜トランジスタを有する半導体装置の
データの保持特性あるいは高速性を確保することが可能
となる。
電層の不純物濃度よりも低くすることによって、接続導
電層と第２導電層との間の不純物拡散の程度を小さく抑
えることが可能となる。それにより、第２導電層内にｐ
ｎ接合ができる可能性を従来よりも小さく抑えることが
可能となる。すなわち、接続導電層と第２導電層との接
合部分の抵抗を従来よりも小さく抑えることが可能とな
る。その結果、薄膜トランジスタを有する半導体装置の
データの保持特性あるいは高速性を確保することが可能
となる。
【０２１３】この発明に基づく薄膜トランジスタの製造
方法によれば、薄膜トランジスタのチャネル領域と、薄
膜トランジスタのソース／ドレイン領域とを別々の層で
形成している。それにより、薄膜トランジスタのチャネ
ル領域と、薄膜トランジスタのソース／ドレイン領域と
の界面に不純物拡散防止層を形成することが可能とな
る。その結果、薄膜トランジスタの短チャネル化を阻止
することが可能となる。
方法によれば、薄膜トランジスタのチャネル領域と、薄
膜トランジスタのソース／ドレイン領域とを別々の層で
形成している。それにより、薄膜トランジスタのチャネ
ル領域と、薄膜トランジスタのソース／ドレイン領域と
の界面に不純物拡散防止層を形成することが可能とな
る。その結果、薄膜トランジスタの短チャネル化を阻止
することが可能となる。
【０２１４】この発明に基づく薄膜トランジスタの製造
方法によれば、他の局面では、半導体層内に窒素を導入
して、この窒素を結晶化させることによって半導体層内
に窒化膜を形成している。それにより、半導体層内にお
ける薄膜トランジスタのチャネル領域と、薄膜トランジ
スタのソース／ドレイン領域との界面に、不純物拡散防
止層として機能する窒化膜を形成することが可能とな
る。それにより、薄膜トランジスタの短チャネル化を阻
止することが可能となる。
方法によれば、他の局面では、半導体層内に窒素を導入
して、この窒素を結晶化させることによって半導体層内
に窒化膜を形成している。それにより、半導体層内にお
ける薄膜トランジスタのチャネル領域と、薄膜トランジ
スタのソース／ドレイン領域との界面に、不純物拡散防
止層として機能する窒化膜を形成することが可能とな
る。それにより、薄膜トランジスタの短チャネル化を阻
止することが可能となる。
【図１】この発明に基づく第１の実施例におけるＴＦＴ
を有する半導体装置を示す平面図である。
を有する半導体装置を示す平面図である。
【図２】この発明に基づく第１の実施例におけるＴＦＴ
を有する半導体装置の等価回路図である。
を有する半導体装置の等価回路図である。
【図３】図１におけるＩＩＩ−ＩＩＩ線に沿って見た断
面を示す図である。
面を示す図である。
【図４】この発明に基づく第２の実施例におけるＴＦＴ
を有する半導体装置を示す部分断面図である。
を有する半導体装置を示す部分断面図である。
【図５】この発明に基づく第３の実施例におけるＴＦＴ
を有する半導体装置を示す部分断面図である。
を有する半導体装置を示す部分断面図である。
【図６】この発明に基づく第４の実施例におけるＴＦＴ
を有する半導体装置を示す部分断面図である。
を有する半導体装置を示す部分断面図である。
【図７】この発明に基づく第５の実施例におけるＴＦＴ
を示す部分拡大平面図である。
を示す部分拡大平面図である。
【図８】この発明に基づく特徴的な作用を説明するため
の模式図である。
の模式図である。
【図９】（ａ）は、配線層とＴＦＴのソース領域との界
面に不純物拡散防止層が形成されることによる作用を説
明するための模式図である。（ｂ）は、コンタクト電極
とＴＦＴのドレイン領域との界面に不純物拡散防止層が
形成された場合の作用を説明するための模式図である。
面に不純物拡散防止層が形成されることによる作用を説
明するための模式図である。（ｂ）は、コンタクト電極
とＴＦＴのドレイン領域との界面に不純物拡散防止層が
形成された場合の作用を説明するための模式図である。
【図１０】この発明に基づく第６の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第１工程を示す部分
断面図である。
Ｔを有する半導体装置の製造工程の第１工程を示す部分
断面図である。
【図１１】この発明に基づく第６の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第２工程を示す部分
断面図である。
Ｔを有する半導体装置の製造工程の第２工程を示す部分
断面図である。
【図１２】この発明に基づく第６の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第３工程を示す部分
断面図である。
Ｔを有する半導体装置の製造工程の第３工程を示す部分
断面図である。
【図１３】この発明に基づく第６の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第４工程を示す部分
断面図である。
Ｔを有する半導体装置の製造工程の第４工程を示す部分
断面図である。
【図１４】この発明に基づく第６の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第５工程を示す部分
断面図である。
Ｔを有する半導体装置の製造工程の第５工程を示す部分
断面図である。
【図１５】この発明に基づく第６の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第６工程を示す部分
断面図である。
Ｔを有する半導体装置の製造工程の第６工程を示す部分
断面図である。
【図１６】この発明に基づく第６の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第７工程を示す部分
断面図である。
Ｔを有する半導体装置の製造工程の第７工程を示す部分
断面図である。
【図１７】この発明に基づく第６の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第８工程を示す部分
断面図である。
Ｔを有する半導体装置の製造工程の第８工程を示す部分
断面図である。
【図１８】この発明に基づく第６の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第９工程を示す部分
断面図である。
Ｔを有する半導体装置の製造工程の第９工程を示す部分
断面図である。
【図１９】この発明に基づく第６の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第１０工程を示す部
分断面図である。
Ｔを有する半導体装置の製造工程の第１０工程を示す部
分断面図である。
【図２０】この発明に基づく第６の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第１１工程を示す部
分断面図である。
Ｔを有する半導体装置の製造工程の第１１工程を示す部
分断面図である。
【図２１】この発明に基づく第６の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第１２工程を示す部
分断面図である。
Ｔを有する半導体装置の製造工程の第１２工程を示す部
分断面図である。
【図２２】この発明に基づく第６の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第１３工程を示す部
分断面図である。
Ｔを有する半導体装置の製造工程の第１３工程を示す部
分断面図である。
【図２３】この発明に基づく第６の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第１４工程を示す部
分断面図である。
Ｔを有する半導体装置の製造工程の第１４工程を示す部
分断面図である。
【図２４】この発明に基づく第７の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第６工程を示す部分
断面図である。
Ｔを有する半導体装置の製造工程の第６工程を示す部分
断面図である。
【図２５】この発明に基づく第７の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第７工程を示す部分
断面図である。
Ｔを有する半導体装置の製造工程の第７工程を示す部分
断面図である。
【図２６】この発明に基づく第７の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第８工程を示す部分
断面図である。
Ｔを有する半導体装置の製造工程の第８工程を示す部分
断面図である。
【図２７】この発明に基づく第７の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第９工程を示す部分
断面図である。
Ｔを有する半導体装置の製造工程の第９工程を示す部分
断面図である。
【図２８】この発明に基づく第７の実施例におけるＴＦ
Ｔを有する半導体装置の製造工程の第１０工程を示す部
分断面図である。
Ｔを有する半導体装置の製造工程の第１０工程を示す部
分断面図である。
【図２９】この発明に基づく第８の実施例におけるＴＦ
Ｔを有する半導体装置の部分断面図である。
Ｔを有する半導体装置の部分断面図である。
【図３０】この発明に基づく第９の実施例におけるＴＦ
Ｔを有する半導体装置を示す部分断面図である。
Ｔを有する半導体装置を示す部分断面図である。
【図３１】この発明に基づく第１０の実施例におけるＴ
ＦＴを有する半導体装置を示す部分断面図である。
ＦＴを有する半導体装置を示す部分断面図である。
【図３２】この発明に基づく第１１の実施例におけるＴ
ＦＴを有する半導体装置の製造工程の第４工程を示す部
分断面図である。
ＦＴを有する半導体装置の製造工程の第４工程を示す部
分断面図である。
【図３３】この発明に基づく第１１の実施例におけるＴ
ＦＴを有する半導体装置の製造工程の第５工程を示す部
分断面図である。
ＦＴを有する半導体装置の製造工程の第５工程を示す部
分断面図である。
【図３４】この発明に基づく第１１の実施例におけるＴ
ＦＴを有する半導体装置の製造工程の第６工程を示す部
分断面図である。
ＦＴを有する半導体装置の製造工程の第６工程を示す部
分断面図である。
【図３５】この発明に基づく第１１の実施例におけるＴ
ＦＴを有する半導体装置の製造工程の第７工程を示す部
分断面図である。
ＦＴを有する半導体装置の製造工程の第７工程を示す部
分断面図である。
【図３６】この発明に基づく第１１の実施例におけるＴ
ＦＴを有する半導体装置の製造工程の第８工程を示す部
分断面図である。
ＦＴを有する半導体装置の製造工程の第８工程を示す部
分断面図である。
【図３７】この発明に基づく第１１の実施例におけるＴ
ＦＴを有する半導体装置の製造工程の第９工程を示す部
分断面図である。
ＦＴを有する半導体装置の製造工程の第９工程を示す部
分断面図である。
【図３８】この発明に基づく第１２の実施例におけるＴ
ＦＴを有する半導体装置を示す部分断面図である。
ＦＴを有する半導体装置を示す部分断面図である。
【図３９】この発明に基づく第１３の実施例におけるＴ
ＦＴを有する半導体装置を示す部分断面図である。
ＦＴを有する半導体装置を示す部分断面図である。
【図４０】この発明に基づく第１４の実施例における特
徴的な製造工程の第１工程を示す部分拡大断面図であ
る。
徴的な製造工程の第１工程を示す部分拡大断面図であ
る。
【図４１】この発明に基づく第１４の実施例における特
徴的な製造工程の第２工程を示す部分拡大断面図であ
る。
徴的な製造工程の第２工程を示す部分拡大断面図であ
る。
【図４２】この発明に基づく第１４の実施例における特
徴的な製造工程の第３工程を示す部分拡大断面図であ
る。
徴的な製造工程の第３工程を示す部分拡大断面図であ
る。
【図４３】この発明に基づく第１４の実施例における特
徴的な製造工程の第４工程を示す部分拡大断面図であ
る。
徴的な製造工程の第４工程を示す部分拡大断面図であ
る。
【図４４】この発明に基づく第１４の実施例における特
徴的な製造工程の第５工程を示す部分拡大断面図であ
る。
徴的な製造工程の第５工程を示す部分拡大断面図であ
る。
【図４５】図４４に示されるこの発明に基づく第１４の
実施例におけるＴＦＴを有する半導体装置の製造工程の
第５工程の他の態様を示す部分断面図である。
実施例におけるＴＦＴを有する半導体装置の製造工程の
第５工程の他の態様を示す部分断面図である。
【図４６】この発明に基づく第１５の実施例におけるＴ
ＦＴを有する半導体装置の製造方法の特徴的な製造工程
の第１工程を示す部分断面図である。
ＦＴを有する半導体装置の製造方法の特徴的な製造工程
の第１工程を示す部分断面図である。
【図４７】この発明に基づく第１５の実施例におけるＴ
ＦＴを有する半導体装置の製造方法の特徴的な製造工程
の第２工程を示す部分断面図である。
ＦＴを有する半導体装置の製造方法の特徴的な製造工程
の第２工程を示す部分断面図である。
【図４８】この発明に基づく第１５の実施例におけるＴ
ＦＴを有する半導体装置の製造方法の特徴的な製造工程
の第３工程を示す部分断面図である。
ＦＴを有する半導体装置の製造方法の特徴的な製造工程
の第３工程を示す部分断面図である。
【図４９】この発明に基づく第１６の実施例におけるＴ
ＦＴを有する半導体装置を示す部分断面図である。
ＦＴを有する半導体装置を示す部分断面図である。
【図５０】この発明に基づく第１７の実施例におけるＴ
ＦＴを有する半導体装置を示す部分断面図である。
ＦＴを有する半導体装置を示す部分断面図である。
【図５１】この発明に基づく第１８の実施例におけるＴ
ＦＴを有する半導体装置の製造方法の特徴的な製造工程
の第１工程を示す部分断面図である。
ＦＴを有する半導体装置の製造方法の特徴的な製造工程
の第１工程を示す部分断面図である。
【図５２】この発明に基づく第１８の実施例におけるＴ
ＦＴを有する半導体装置の製造方法の特徴的な製造工程
の第２工程を示す部分断面図である。
ＦＴを有する半導体装置の製造方法の特徴的な製造工程
の第２工程を示す部分断面図である。
【図５３】この発明に基づく第１８の実施例におけるＴ
ＦＴを有する半導体装置の製造方法の特徴的な製造工程
の第３工程を示す部分断面図である。
ＦＴを有する半導体装置の製造方法の特徴的な製造工程
の第３工程を示す部分断面図である。
【図５４】この発明に基づく第１８の実施例におけるＴ
ＦＴを有する半導体装置の製造方法の特徴的な製造工程
の第４工程を示す部分断面図である。
ＦＴを有する半導体装置の製造方法の特徴的な製造工程
の第４工程を示す部分断面図である。
【図５５】この発明に基づく第１８の実施例におけるＴ
ＦＴを有する半導体装置の製造方法の特徴的な製造工程
の第５工程を示す部分断面図である。
ＦＴを有する半導体装置の製造方法の特徴的な製造工程
の第５工程を示す部分断面図である。
【図５６】この発明に基づく第１８の実施例において、
ＴＦＴのゲート電極を形成した後にＴＦＴのソース／ド
レイン領域を形成している様子を示す部分断面図であ
る。
ＴＦＴのゲート電極を形成した後にＴＦＴのソース／ド
レイン領域を形成している様子を示す部分断面図であ
る。
【図５７】この発明に基づく第１９の実施例におけるＴ
ＦＴを有する半導体装置を示す部分断面図である。
ＦＴを有する半導体装置を示す部分断面図である。
【図５８】この発明に基づく第２０の実施例におけるＴ
ＦＴを有する半導体装置を示す部分断面図である。
ＦＴを有する半導体装置を示す部分断面図である。
【図５９】この発明に基づく第２１の実施例におけるＴ
ＦＴを有する半導体装置を示す部分断面図である。
ＦＴを有する半導体装置を示す部分断面図である。
【図６０】この発明に基づく第２２の実施例におけるＴ
ＦＴを有する半導体装置を示す部分断面図である。
ＦＴを有する半導体装置を示す部分断面図である。
【図６１】従来のＴＦＴを有する半導体装置（ＳＲＡ
Ｍ）のメモリセルの一例を示す等価回路図である。
Ｍ）のメモリセルの一例を示す等価回路図である。
【図６２】従来のＴＦＴを有する半導体装置（ＳＲＡ
Ｍ）の平面図である。
Ｍ）の平面図である。
【図６３】図６２におけるＡ−Ａ線に沿って見た断面を
示す図である。
示す図である。
【図６４】従来のＴＦＴを有する半導体装置の製造工程
の第１工程を示す部分断面図である。
の第１工程を示す部分断面図である。
【図６５】従来のＴＦＴを有する半導体装置の製造工程
の第２工程を示す部分断面図である。
の第２工程を示す部分断面図である。
【図６６】従来のＴＦＴを有する半導体装置の製造工程
の第３工程を示す部分断面図である。
の第３工程を示す部分断面図である。
【図６７】従来のＴＦＴを有する半導体装置の製造工程
の第４工程を示す部分断面図である。
の第４工程を示す部分断面図である。
【図６８】従来のＴＦＴを有する半導体装置の製造工程
の第５工程を示す部分断面図である。
の第５工程を示す部分断面図である。
【図６９】従来のＴＦＴを有する半導体装置の製造工程
の第６工程を示す部分断面図である。
の第６工程を示す部分断面図である。
【図７０】従来のＴＦＴを有する半導体装置の製造工程
の第７工程を示す部分断面図である。
の第７工程を示す部分断面図である。
【図７１】従来のＴＦＴを有する半導体装置の製造工程
の第８工程を示す部分断面図である。
の第８工程を示す部分断面図である。
【図７２】従来のＴＦＴを有する半導体装置の製造工程
の第９工程を示す部分断面図である。
の第９工程を示す部分断面図である。
【図７３】従来のＴＦＴを有する半導体装置の製造工程
の第１０工程を示す部分断面図である。
の第１０工程を示す部分断面図である。
【図７４】従来のＴＦＴを有する半導体装置の製造工程
の第１１工程を示す部分断面図である。
の第１１工程を示す部分断面図である。
【図７５】従来のＴＦＴを有する半導体装置の第１の問
題点を説明するための模式図である。
題点を説明するための模式図である。
【図７６】従来のＴＦＴを有する半導体装置の第２の問
題点を説明するための模式図である。
題点を説明するための模式図である。
【図７７】従来のＴＦＴを有する半導体装置の第３の問
題点を説明するための模式図である。
題点を説明するための模式図である。
１，１０１ 半導体基板 ２，１０２ ｐウェル領域 １１ａ，１１１ａ コンタクト電極 １１ｂ，１１１ｂ 配線層 １３ ＴＦＴのゲート電極 １４ａ，１４ｂ，１７ 不純物拡散防止層 １６ 第１の多結晶シリコン層 １６ｂ，１１６ｂ ＴＦＴのソース／ドレイン領域 １６ａ，１１６ａ ＴＦＴのチャネル領域 １６ｃ 第２の多結晶シリコン層 ３３ シリコン窒化膜 ３４ 酸化膜 ３５ シリコン窒化膜
Claims (9)
- 【請求項１】 半導体基板上に絶縁膜を介在して形成さ
れた薄い半導体層内に、チャネル領域を規定するように
形成された第１導電型の不純物を含むソース／ドレイン
領域と、 前記チャネル領域と対向する位置にゲート絶縁膜を介在
して形成されたゲート電極と、を備え、 前記チャネル領域と、前記ソース／ドレイン領域のうち
少なくとも一方との間に、不純物拡散防止層が形成され
た、薄膜トランジスタ。 - 【請求項２】 半導体基板の主表面上に絶縁膜を介在し
て形成された薄い半導体層内に、第１のチャネル領域を
規定するように形成された第１導電型の１対の第１の不
純物領域と、 前記第１のチャネル領域と対向する位置にゲート絶縁膜
を介在して形成された第１のゲート電極と、 を有する薄膜トランジスタと、 前記半導体基板の主表面に第２のチャネル領域を規定す
るように形成され、その一方が前記第１の不純物領域の
一方と電気的に接続される第２導電型の１対の不純物領
域と、 前記第２のチャネル領域上にゲート絶縁膜を介在して形
成された第２のゲート電極と、 を有するＭＯＳトランジスタと、 を備え、 前記第１のチャネル領域と前記第１の不純物領域との間
には、前記薄膜トランジスタのオン状態に、前記ＭＯＳ
トランジスタのオフ状態において前記ＭＯＳトランジス
タに流れるリーク電流以上でありかつ前記薄膜トランジ
スタのオフ状態において前記薄膜トランジスタに流れる
リーク電流より大きい電流を、前記薄膜トランジスタに
流すための不純物拡散防止層が形成された、薄膜トラン
ジスタを有する半導体装置。 - 【請求項３】 半導体基板上に絶縁膜を介在して形成さ
れた薄い半導体層内に形成され、薄膜トランジスタのソ
ース／ドレイン領域となる第１導電型の不純物を含む第
１導電層と、 前記半導体基板上に形成され、前記第１導電層と電気的
に接続される第２導電型の不純物を含む第２導電層と、 前記第１導電層と前記第２導電層との界面に形成された
不純物拡散防止層と、を備えた薄膜トランジスタを有す
る半導体装置。 - 【請求項４】 半導体基板の主表面上に絶縁膜を介在し
て形成された薄い半導体層内に、第１のチャネル領域を
規定するように形成された第１導電型の１対の第１の不
純物領域と、 前記第１のチャネル領域と対向する位置にゲート絶縁膜
を介在して形成された第１のゲート電極と、 前記半導体基板の主表面上に形成され前記第１の不純物
領域の一方と電気的に接続される第２導電型の導電層
と、 前記第１の不純物領域の一方と前記導電層との間に形成
された不純物拡散防止層と、 前記半導体基板の主表面に第２のチャネル領域を規定す
るように形成され、一方が前記導電層と接続される第２
導電型の１対の第２の不純物領域と、 前記第２のチャネル領域上にゲート絶縁膜を介在して形
成された第２のゲート電極と、 を備えた、薄膜トランジスタを有する半導体装置。 - 【請求項５】 半導体基板上に絶縁膜を介在して形成さ
れた薄い半導体層内に形成され、薄膜トランジスタのソ
ース／ドレイン領域となる第１導電型の不純物を含む第
１導電層と、 前記半導体基板上に形成され、前記第１導電層と電気的
に接続される第２導電型の不純物を含む第２導電層と、 前記第１導電層と前記第２導電層との間に形成され、第
１導電型の不純物を含む接続導電層と、 を備え、 前記接続導電層に含まれる第１導電型の不純物濃度は、
前記第１導電層に含まれる第１導電型の不純物濃度より
も低い、薄膜トランジスタを有する半導体装置。 - 【請求項６】 半導体基板の主表面上に絶縁膜を介在し
て形成された薄い半導体層内に第１のチャネル領域を規
定するように形成された第１導電型の１対の第１の不純
物領域と、 前記第１のチャネル領域と対向する位置にゲート絶縁膜
を介在して形成された第１のゲート電極と、 前記半導体基板の主表面上に形成され前記第１の不純物
領域の一方と接続される第２導電型の導電層と、 前記第１の不純物領域の一方と前記導電層との間に形成
され、第１導電型の不純物を含む接続導電層と、 前記半導体基板の主表面に第２のチャネル領域を規定す
るように形成され、一方が前記導電層と接続される第２
導電型の１対の第２の不純物領域と、 前記第２のチャネル領域上にゲート絶縁膜を介在して形
成された第２のゲート電極と、 を備え、 前記接続導電層に含まれる第１導電型の不純物濃度は、
前記第１の不純物領域に含まれる第１導電型の不純物濃
度よりも低い、薄膜トランジスタを有する半導体装置。 - 【請求項７】 半導体基板上に形成された絶縁膜上に、
薄膜トランジスタのチャネル領域を規定するソース／ド
レイン領域となる第１導電型の不純物を含む第１の半導
体層を形成する工程と、 前記第１の半導体層における前記チャネル領域に相当す
る部分を除去することによって前記第１の半導体層に第
１および第２の端面を形成する工程と、 前記第１および第２の端面上に不純物拡散防止層を形成
する工程と、 前記第１および第２の端面上に形成された不純物拡散防
止層間に前記薄膜トランジスタのチャネル領域となる第
２導電型の不純物を含む第２の半導体層を形成する工程
と、 前記薄膜トランジスタのチャネル領域に対向する位置に
ゲート絶縁膜を介在してゲート電極を形成する工程と、 を備えた薄膜トランジスタの製造方法。 - 【請求項８】 半導体基板上に形成された絶縁膜上に薄
膜トランジスタのゲート電極を形成する工程と、 前記ゲート電極に対向する位置にゲート絶縁膜を介在し
て前記薄膜トランジスタのチャネル領域となる第２導電
型の第１の半導体層を形成する工程と、 前記第１の半導体層表面上に不純物拡散防止層を形成す
る工程と、 前記不純物拡散防止層表面上に第１導電型の第２の半導
体層を形成する工程と、 前記不純物拡散防止層表面上で前記第２の半導体層を分
割することによって、前記薄膜トランジスタのソース／
ドレイン領域を形成する工程と、を備えた薄膜トランジ
スタの製造方法。 - 【請求項９】 半導体基板上に絶縁膜を介在して薄膜ト
ランジスタのチャネル領域およびソース／ドレイン領域
が形成される第１導電型の半導体層を形成する工程と、 前記半導体層において、前記チャネル領域と前記ソース
／ドレイン領域との境界領域を露出する工程と、 露出された前記境界領域に不純物拡散防止層を形成する
工程と、 前記半導体層内の所定領域に第２導電型の不純物を導入
することによって、前記薄膜トランジスタのソース／ド
レイン領域を形成する工程と、 前記薄膜トランジスタのチャネル領域と対向する位置に
ゲート絶縁膜を介在してゲート電極を形成する工程と、
を備えた薄膜トランジスタの製造方法。
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|---|---|---|---|
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| KR1019940012571A KR0174584B1 (ko) | 1993-06-24 | 1994-06-03 | 박막 트랜지스터를 포함하는 반도체 장치와 그 제조방법 |
| US08/489,698 US5536951A (en) | 1993-06-24 | 1995-06-13 | Semiconductor device having thin film transistor with diffusion preventing layer |
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|---|---|---|---|
| JP15370593 | 1993-06-24 | ||
| JP5-153705 | 1993-06-24 | ||
| JP5295285A JPH0799322A (ja) | 1993-06-24 | 1993-11-25 | 薄膜トランジスタを有する半導体装置およびその製造方法 |
Publications (1)
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|---|---|
| JPH0799322A true JPH0799322A (ja) | 1995-04-11 |
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|---|---|---|---|
| JP5295285A Withdrawn JPH0799322A (ja) | 1993-06-24 | 1993-11-25 | 薄膜トランジスタを有する半導体装置およびその製造方法 |
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|---|---|
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| KR (1) | KR0174584B1 (ja) |
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-
1993
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1994
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1995
- 1995-06-13 US US08/489,698 patent/US5536951A/en not_active Expired - Fee Related
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| Publication number | Publication date |
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