JPH0795728B2 - フレーム伝送方式 - Google Patents
フレーム伝送方式Info
- Publication number
- JPH0795728B2 JPH0795728B2 JP16209593A JP16209593A JPH0795728B2 JP H0795728 B2 JPH0795728 B2 JP H0795728B2 JP 16209593 A JP16209593 A JP 16209593A JP 16209593 A JP16209593 A JP 16209593A JP H0795728 B2 JPH0795728 B2 JP H0795728B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- bits
- frame
- transmission method
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Description
送に利用する。特に、アメリカン・ナショナル・スタン
ダード(American National Standard T1.107-1990) お
よびプロポーズド・コントリビューション・ツーCCI
TT(Proposed Contribution to CCITT, T1X1.4 AT&T,
Jan.27 1992)に規定されたDS3・Cビットパリティ
フレーム(DS3 C-bit Parity Frme )方式の改善に関す
る。
では、1マルチフレーム中に21個設けられたDS2レ
ベルの制御ビット(Cビット、Control Bit )を用い
て、各種のアラームや情報のやり取りを行う。
のマルチフレームは7行×8列×85スロット=476
0ビット構成であり、第1行第1列はXビットと84ビ
ットの情報、同第2列はF1ビットと84ビットの情
報、第3列はAICビットと84ビットの情報、第4列
はF0ビットと84ビットの情報、第5列Naビットと
84ビットの情報、第6列はF0ビットと84ビットの
情報、第7列はFEAビットと84ビットの情報、第8
列はF1ビット、(零ビット、)S1ビット、および8
3ビットの情報というように構成される。4760ビッ
トの中には、28ビットのFビット、2ビットのXビッ
ト、2ビットのPビット、3ビットのMビット、1ビッ
トのAICビット、1ビットのNaビット、1ビットの
FEAビット、9ビットのC1ビット、3ビットのCP
ビット、3ビットのFEBEビット、3ビットのDLt
ビット、7ビットのSビット、および4697ビットの
情報ビットが含まれる。
・Cビットパリティフレーム方式では、DS2信号にと
って不可欠の制御ビットが他の目的で用いらている。こ
のため、このDS3・Cビットパリティフレーム方式を
用いると、DS2信号については収容できず、DS2信
号を扱えないとう問題があった。
3・Cビットパリティフレーム方式のフレームにDS2
信号を収容することのできるフレーム伝送方式を提供す
ることを目的とする。
式は、マルチフレームの2行目、6行目および7行目に
割り当てられている3×3=9ビットのC1ビットをD
2信号の制御ビットとして用い、ひとつのマルチフレー
ム内に最大で三つのDS2信号を収容することを特徴と
する。
サインされていたC1ビット、すわなち2チャンネル
目、6チャンネル目、7チャンネル目のCビット、3×
3=9ビット(固定)を本来の目的であるDS2信号の
制御ビットとして用いる。このビットの処理方法として
は、従来の制御ビットと全く同じでよい。
送装置を示し、図1は送信側、図2は受信側のブロック
構成を示す。
にスタッフ処理を行う手段として三つのDS2スタッフ
回路11、12、13を備え、この三つのDS3スタッ
フ回路11、12、13にはそれぞれDS2インタフェ
ースからの信号が入力される。DS3スタッフ回路1
1、12、13の出力は、それぞれ第2チャンネル、第
6チャンネル、第7チャンネルの信号として、他のチャ
ンネルのDS1入力とともに、多重化回路14により多
重化される。多重化された信号はCビットパリティフレ
ーム挿入回路15に入力され、必要な信号(AIC、N
a、FEA、CP、FEBE、PLtの各ビットおよび
C1ビット)が挿入されてDS3信号として出力され
る。このときCビットパリティフレーム挿入回路15
は、DS3スタッフ回路11、12、13におけるスタ
ッフ処理に関する情報をマルチフレームのC1ビットに
挿入する。
要な信号(AIC、Na、FEA、CP、FEBE、P
Ltの各ビットおよびC1ビット)をCビットパリティ
フレーム抽出回路21により抽出するとともに、受信D
S3信号を多重分離回路22により多重分離する。多重
分離回路22の第2チャネル、第6チャネルおよび第7
チャネルの出力については、それぞれDS2デスタッフ
回路23、24、25に供給される。DS2デスタッフ
回路23、24、25にはまた、Cビットパリティフレ
ーム抽出回路21においてC1ビットから抽出した制御
情報が与えられ、この制御情報に基づいてDS信号のデ
スタッフ処理を行う。この制御情報はDS2信号の制御
ビットそのものであり、従来と同様の処理、すわなち各
DS2信号に相当する制御ビット3ビットの多数決判定
によるスタッフ処理を行う。
のマルチフレーム構成におけるC1ビット位置を示す。
C1ビットは第2、第6および第7行目にそれぞれ3ビ
ットずつ割り当てられており、これらをDS2信号の本
来の制御ビットとして用いる。
伝送方式では、DS3・Cビットパリティフレームのな
かに最大で8つのDS2信号を収容することができる。
したがって、従来はDS3・Cビットパリティフレーム
に1つのDS2信号も収容できなかったのに対し、大き
な自由度が得られる。
すブロック構成図。
すブロック構成図。
チフレーム構成におけるC1ビット位置を示す図。
チフレーム構成を示す図。
Claims (3)
- 【請求項1】 アメリカン・ナショナル・スタンダード
およびプロポーズド・コントリビューション・ツーCC
ITTに規定されたDS3・Cビットパリティフレーム
方式のマルチフレームを伝送するフレーム伝送方式にお
いて、 マルチフレームの2行目、6行目および7行目に割り当
てられている3×3=9ビットのC1ビットをD2信号
の制御ビットとして用い、 ひとつのマルチフレーム内に最大で三つのDS2信号を
収容することを特徴とするフレーム伝送方式。 - 【請求項2】 送信側に、最大で三つまでのDS2信号
にスタッフ処理を行う手段と、そのスタッフ処理に関す
る情報をマルチフレームのC1ビットに挿入する手段と
を備えた請求項1記載のフレーム伝送方式。 - 【請求項3】 受信側に、受信マルチフレームのC1ビ
ットから制御情報を抽出する手段と、この制御情報に基
づいてDS信号のデスタッフ処理を行う手段とを備えた
請求項1または2記載のフレーム伝送方式。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16209593A JPH0795728B2 (ja) | 1993-06-30 | 1993-06-30 | フレーム伝送方式 |
US08/260,799 US5511077A (en) | 1993-06-30 | 1994-06-16 | Frame transmission system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16209593A JPH0795728B2 (ja) | 1993-06-30 | 1993-06-30 | フレーム伝送方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0723013A JPH0723013A (ja) | 1995-01-24 |
JPH0795728B2 true JPH0795728B2 (ja) | 1995-10-11 |
Family
ID=15747982
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16209593A Expired - Lifetime JPH0795728B2 (ja) | 1993-06-30 | 1993-06-30 | フレーム伝送方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0795728B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6332173B2 (en) * | 1998-10-31 | 2001-12-18 | Advanced Micro Devices, Inc. | UART automatic parity support for frames with address bits |
EP1645159B1 (en) | 2003-07-11 | 2008-05-07 | Qualcomm, Incorporated | Dynamic shared forward link channel for a wireless communication system |
-
1993
- 1993-06-30 JP JP16209593A patent/JPH0795728B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0723013A (ja) | 1995-01-24 |
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