JPH0795728B2 - フレーム伝送方式 - Google Patents
フレーム伝送方式Info
- Publication number
- JPH0795728B2 JPH0795728B2 JP16209593A JP16209593A JPH0795728B2 JP H0795728 B2 JPH0795728 B2 JP H0795728B2 JP 16209593 A JP16209593 A JP 16209593A JP 16209593 A JP16209593 A JP 16209593A JP H0795728 B2 JPH0795728 B2 JP H0795728B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- bits
- frame
- transmission method
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
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- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明はディジタル時分割多重伝
送に利用する。特に、アメリカン・ナショナル・スタン
ダード（American National Standard T1.107-1990) お
よびプロポーズド・コントリビューション・ツーＣＣＩ
ＴＴ（Proposed Contribution to CCITT, T1X1.4 AT&T,
Jan.27 1992）に規定されたＤＳ３・Ｃビットパリティ
フレーム（DS3 C-bit Parity Frme ）方式の改善に関す
る。
送に利用する。特に、アメリカン・ナショナル・スタン
ダード（American National Standard T1.107-1990) お
よびプロポーズド・コントリビューション・ツーＣＣＩ
ＴＴ（Proposed Contribution to CCITT, T1X1.4 AT&T,
Jan.27 1992）に規定されたＤＳ３・Ｃビットパリティ
フレーム（DS3 C-bit Parity Frme ）方式の改善に関す
る。
【０００２】
【従来の技術】ＤＳ３・Ｃビットパリティフレーム方式
では、１マルチフレーム中に２１個設けられたＤＳ２レ
ベルの制御ビット（Ｃビット、Control Bit ）を用い
て、各種のアラームや情報のやり取りを行う。
では、１マルチフレーム中に２１個設けられたＤＳ２レ
ベルの制御ビット（Ｃビット、Control Bit ）を用い
て、各種のアラームや情報のやり取りを行う。
【０００３】図４にそのマルチフレーム構造を示す。こ
のマルチフレームは７行×８列×８５スロット＝４７６
０ビット構成であり、第１行第１列はＸビットと８４ビ
ットの情報、同第２列はＦ１ビットと８４ビットの情
報、第３列はＡＩＣビットと８４ビットの情報、第４列
はＦ０ビットと８４ビットの情報、第５列Ｎａビットと
８４ビットの情報、第６列はＦ０ビットと８４ビットの
情報、第７列はＦＥＡビットと８４ビットの情報、第８
列はＦ１ビット、（零ビット、）Ｓ１ビット、および８
３ビットの情報というように構成される。４７６０ビッ
トの中には、２８ビットのＦビット、２ビットのＸビッ
ト、２ビットのＰビット、３ビットのＭビット、１ビッ
トのＡＩＣビット、１ビットのＮａビット、１ビットの
ＦＥＡビット、９ビットのＣ１ビット、３ビットのＣＰ
ビット、３ビットのＦＥＢＥビット、３ビットのＤＬｔ
ビット、７ビットのＳビット、および４６９７ビットの
情報ビットが含まれる。
のマルチフレームは７行×８列×８５スロット＝４７６
０ビット構成であり、第１行第１列はＸビットと８４ビ
ットの情報、同第２列はＦ１ビットと８４ビットの情
報、第３列はＡＩＣビットと８４ビットの情報、第４列
はＦ０ビットと８４ビットの情報、第５列Ｎａビットと
８４ビットの情報、第６列はＦ０ビットと８４ビットの
情報、第７列はＦＥＡビットと８４ビットの情報、第８
列はＦ１ビット、（零ビット、）Ｓ１ビット、および８
３ビットの情報というように構成される。４７６０ビッ
トの中には、２８ビットのＦビット、２ビットのＸビッ
ト、２ビットのＰビット、３ビットのＭビット、１ビッ
トのＡＩＣビット、１ビットのＮａビット、１ビットの
ＦＥＡビット、９ビットのＣ１ビット、３ビットのＣＰ
ビット、３ビットのＦＥＢＥビット、３ビットのＤＬｔ
ビット、７ビットのＳビット、および４６９７ビットの
情報ビットが含まれる。
【０００４】
【発明が解決しようとする課題】しかし、従来のＤＳ３
・Ｃビットパリティフレーム方式では、ＤＳ２信号にと
って不可欠の制御ビットが他の目的で用いらている。こ
のため、このＤＳ３・Ｃビットパリティフレーム方式を
用いると、ＤＳ２信号については収容できず、ＤＳ２信
号を扱えないとう問題があった。
・Ｃビットパリティフレーム方式では、ＤＳ２信号にと
って不可欠の制御ビットが他の目的で用いらている。こ
のため、このＤＳ３・Ｃビットパリティフレーム方式を
用いると、ＤＳ２信号については収容できず、ＤＳ２信
号を扱えないとう問題があった。
【０００５】本発明は、このような課題を解決し、ＤＳ
３・Ｃビットパリティフレーム方式のフレームにＤＳ２
信号を収容することのできるフレーム伝送方式を提供す
ることを目的とする。
３・Ｃビットパリティフレーム方式のフレームにＤＳ２
信号を収容することのできるフレーム伝送方式を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明のフレーム伝送方
式は、マルチフレームの２行目、６行目および７行目に
割り当てられている３×３＝９ビットのＣ１ビットをＤ
２信号の制御ビットとして用い、ひとつのマルチフレー
ム内に最大で三つのＤＳ２信号を収容することを特徴と
する。
式は、マルチフレームの２行目、６行目および７行目に
割り当てられている３×３＝９ビットのＣ１ビットをＤ
２信号の制御ビットとして用い、ひとつのマルチフレー
ム内に最大で三つのＤＳ２信号を収容することを特徴と
する。
【０００７】
【作用】従来のＤＳ３・Ｃビットパリティフレームにア
サインされていたＣ１ビット、すわなち２チャンネル
目、６チャンネル目、７チャンネル目のＣビット、３×
３＝９ビット（固定）を本来の目的であるＤＳ２信号の
制御ビットとして用いる。このビットの処理方法として
は、従来の制御ビットと全く同じでよい。
サインされていたＣ１ビット、すわなち２チャンネル
目、６チャンネル目、７チャンネル目のＣビット、３×
３＝９ビット（固定）を本来の目的であるＤＳ２信号の
制御ビットとして用いる。このビットの処理方法として
は、従来の制御ビットと全く同じでよい。
【０００８】
【実施例】図１および図２は本発明実施例のフレーム伝
送装置を示し、図１は送信側、図２は受信側のブロック
構成を示す。
送装置を示し、図１は送信側、図２は受信側のブロック
構成を示す。
【０００９】送信側には、最大で三つまでのＤＳ２信号
にスタッフ処理を行う手段として三つのＤＳ２スタッフ
回路１１、１２、１３を備え、この三つのＤＳ３スタッ
フ回路１１、１２、１３にはそれぞれＤＳ２インタフェ
ースからの信号が入力される。ＤＳ３スタッフ回路１
１、１２、１３の出力は、それぞれ第２チャンネル、第
６チャンネル、第７チャンネルの信号として、他のチャ
ンネルのＤＳ１入力とともに、多重化回路１４により多
重化される。多重化された信号はＣビットパリティフレ
ーム挿入回路１５に入力され、必要な信号（ＡＩＣ、Ｎ
ａ、ＦＥＡ、ＣＰ、ＦＥＢＥ、ＰＬｔの各ビットおよび
Ｃ１ビット）が挿入されてＤＳ３信号として出力され
る。このときＣビットパリティフレーム挿入回路１５
は、ＤＳ３スタッフ回路１１、１２、１３におけるスタ
ッフ処理に関する情報をマルチフレームのＣ１ビットに
挿入する。
にスタッフ処理を行う手段として三つのＤＳ２スタッフ
回路１１、１２、１３を備え、この三つのＤＳ３スタッ
フ回路１１、１２、１３にはそれぞれＤＳ２インタフェ
ースからの信号が入力される。ＤＳ３スタッフ回路１
１、１２、１３の出力は、それぞれ第２チャンネル、第
６チャンネル、第７チャンネルの信号として、他のチャ
ンネルのＤＳ１入力とともに、多重化回路１４により多
重化される。多重化された信号はＣビットパリティフレ
ーム挿入回路１５に入力され、必要な信号（ＡＩＣ、Ｎ
ａ、ＦＥＡ、ＣＰ、ＦＥＢＥ、ＰＬｔの各ビットおよび
Ｃ１ビット）が挿入されてＤＳ３信号として出力され
る。このときＣビットパリティフレーム挿入回路１５
は、ＤＳ３スタッフ回路１１、１２、１３におけるスタ
ッフ処理に関する情報をマルチフレームのＣ１ビットに
挿入する。
【００１０】受信側では、受信ＤＳ３信号に含まれる必
要な信号（ＡＩＣ、Ｎａ、ＦＥＡ、ＣＰ、ＦＥＢＥ、Ｐ
Ｌｔの各ビットおよびＣ１ビット）をＣビットパリティ
フレーム抽出回路２１により抽出するとともに、受信Ｄ
Ｓ３信号を多重分離回路２２により多重分離する。多重
分離回路２２の第２チャネル、第６チャネルおよび第７
チャネルの出力については、それぞれＤＳ２デスタッフ
回路２３、２４、２５に供給される。ＤＳ２デスタッフ
回路２３、２４、２５にはまた、Ｃビットパリティフレ
ーム抽出回路２１においてＣ１ビットから抽出した制御
情報が与えられ、この制御情報に基づいてＤＳ信号のデ
スタッフ処理を行う。この制御情報はＤＳ２信号の制御
ビットそのものであり、従来と同様の処理、すわなち各
ＤＳ２信号に相当する制御ビット３ビットの多数決判定
によるスタッフ処理を行う。
要な信号（ＡＩＣ、Ｎａ、ＦＥＡ、ＣＰ、ＦＥＢＥ、Ｐ
Ｌｔの各ビットおよびＣ１ビット）をＣビットパリティ
フレーム抽出回路２１により抽出するとともに、受信Ｄ
Ｓ３信号を多重分離回路２２により多重分離する。多重
分離回路２２の第２チャネル、第６チャネルおよび第７
チャネルの出力については、それぞれＤＳ２デスタッフ
回路２３、２４、２５に供給される。ＤＳ２デスタッフ
回路２３、２４、２５にはまた、Ｃビットパリティフレ
ーム抽出回路２１においてＣ１ビットから抽出した制御
情報が与えられ、この制御情報に基づいてＤＳ信号のデ
スタッフ処理を行う。この制御情報はＤＳ２信号の制御
ビットそのものであり、従来と同様の処理、すわなち各
ＤＳ２信号に相当する制御ビット３ビットの多数決判定
によるスタッフ処理を行う。
【００１１】図３はＤＳ３・Ｃビットパリティフレーム
のマルチフレーム構成におけるＣ１ビット位置を示す。
Ｃ１ビットは第２、第６および第７行目にそれぞれ３ビ
ットずつ割り当てられており、これらをＤＳ２信号の本
来の制御ビットとして用いる。
のマルチフレーム構成におけるＣ１ビット位置を示す。
Ｃ１ビットは第２、第６および第７行目にそれぞれ３ビ
ットずつ割り当てられており、これらをＤＳ２信号の本
来の制御ビットとして用いる。
【００１２】
【発明の効果】以上説明したように、本発明のフレーム
伝送方式では、ＤＳ３・Ｃビットパリティフレームのな
かに最大で８つのＤＳ２信号を収容することができる。
したがって、従来はＤＳ３・Ｃビットパリティフレーム
に１つのＤＳ２信号も収容できなかったのに対し、大き
な自由度が得られる。
伝送方式では、ＤＳ３・Ｃビットパリティフレームのな
かに最大で８つのＤＳ２信号を収容することができる。
したがって、従来はＤＳ３・Ｃビットパリティフレーム
に１つのＤＳ２信号も収容できなかったのに対し、大き
な自由度が得られる。
【図１】本発明実施例のフレーム伝送装置の送信側を示
すブロック構成図。
すブロック構成図。
【図２】本発明実施例のフレーム伝送装置の受信側を示
すブロック構成図。
すブロック構成図。
【図３】ＤＳ３・Ｃビットパリティフレーム方式のマル
チフレーム構成におけるＣ１ビット位置を示す図。
チフレーム構成におけるＣ１ビット位置を示す図。
【図４】ＤＳ３・Ｃビットパリティフレーム方式のマル
チフレーム構成を示す図。
チフレーム構成を示す図。
１１、１２、１３ ＤＳ２スタッフ回路 １４ 多重化回路 １５ Ｃビットパリティフレーム挿入回路 ２１ Ｃビットパリティフレーム抽出回路 ２２ 多重分離回路 ２３、２４、２５ ＤＳ２デスタッフ回路
Claims (3)
- 【請求項１】 アメリカン・ナショナル・スタンダード
およびプロポーズド・コントリビューション・ツーＣＣ
ＩＴＴに規定されたＤＳ３・Ｃビットパリティフレーム
方式のマルチフレームを伝送するフレーム伝送方式にお
いて、 マルチフレームの２行目、６行目および７行目に割り当
てられている３×３＝９ビットのＣ１ビットをＤ２信号
の制御ビットとして用い、 ひとつのマルチフレーム内に最大で三つのＤＳ２信号を
収容することを特徴とするフレーム伝送方式。 - 【請求項２】 送信側に、最大で三つまでのＤＳ２信号
にスタッフ処理を行う手段と、そのスタッフ処理に関す
る情報をマルチフレームのＣ１ビットに挿入する手段と
を備えた請求項１記載のフレーム伝送方式。 - 【請求項３】 受信側に、受信マルチフレームのＣ１ビ
ットから制御情報を抽出する手段と、この制御情報に基
づいてＤＳ信号のデスタッフ処理を行う手段とを備えた
請求項１または２記載のフレーム伝送方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16209593A JPH0795728B2 (ja) | 1993-06-30 | 1993-06-30 | フレーム伝送方式 |
| US08/260,799 US5511077A (en) | 1993-06-30 | 1994-06-16 | Frame transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16209593A JPH0795728B2 (ja) | 1993-06-30 | 1993-06-30 | フレーム伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0723013A JPH0723013A (ja) | 1995-01-24 |
| JPH0795728B2 true JPH0795728B2 (ja) | 1995-10-11 |
Family
ID=15747982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16209593A Expired - Lifetime JPH0795728B2 (ja) | 1993-06-30 | 1993-06-30 | フレーム伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795728B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6332173B2 (en) * | 1998-10-31 | 2001-12-18 | Advanced Micro Devices, Inc. | UART automatic parity support for frames with address bits |
| EP1645159B1 (en) | 2003-07-11 | 2008-05-07 | Qualcomm, Incorporated | Dynamic shared forward link channel for a wireless communication system |
-
1993
- 1993-06-30 JP JP16209593A patent/JPH0795728B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0723013A (ja) | 1995-01-24 |
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Legal Events
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