JP3367520B2 - 多重伝送装置、多重伝送方法及び多重伝送制御用ソフトウェアを記録した記憶媒体 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、超高速信号伝送に
適する多重伝送装置、多重伝送方法及び多重伝送制御用
ソフトウェアを記録した記憶媒体に関する。

【０００２】

【従来の技術】時分割多重により信号を多重化して伝送
する場合、従来より、送信側では多数のチャネルを多重
化した高速信号について新たなフレームを生成して送信
している。また、受信側では多重化された高速信号に含
まれるデリミタを認識し、デリミタの時間位置から間接
的にチャネルの識別を行っている。

【０００３】例えば、伝送速度が１０Ｇｂｉｔ／ｓクラ
スの信号を伝送する場合には、国際標準で規定されたＳ
ＤＨ（Synchronous Digital Hierarchy）フォーマット
が用いられる。

【０００４】図２０に従来技術におけるＳＤＨ多重装置
の送信側の処理概要を示し、図２１に従来技術における
ＳＤＨ多重装置の受信側の処理概要を示す。

【０００５】ＳＤＨでは、伝送速度が１０Ｇｂｉｔ／ｓ
の場合にはＳＴＭ−６４と呼ばれるフレームのフォーマ
ットを低速フレームのフォーマットとして用いる。図２
０に示すように、送信側では、フレーム位相が合ってい
ない状態で低速フレームが入力され、高速側でフレーム
位相を一致させて出力する。

【０００６】受信側では、高速信号から特定のフレーム
パターンを認識して信号の同期を確立する。すなわち、
図２１に示すように、高速側のフレーム位相が合ってい
るので、高速フレーム信号に含まれる多数のチャネルの
それぞれは、特定のフレームパターンに対する時間的な
隔たりによって特定される。

【０００７】通常、高速信号に対するフレーム同期は、
信号のクロックスピードを下げてから行われる。すなわ
ち、シリアルの高速信号をパラレル信号に展開して信号
のクロックスピードを下げた後でフレームの同期処理を
行う。このため、展開するパラレル信号数が大きい場合
には、高速信号に対するチャネルの識別のために複雑な
処理を行う必要がある。

【０００８】

【発明が解決しようとする課題】従来のフレーム同期方
式やチャネル識別方式を用いる場合には、次のような問
題が生じる。

【０００９】すなわち、ビットレートが１０Ｇｂｉｔ／
ｓ以上、例えば４０Ｇｂｉｔ／ｓ程度になると、回路の
動作速度の限界に近づくため、従来のような高機能の論
理回路を構成すると非常に高いコストが必要になる。

【００１０】ビットレートが１０Ｇｂｉｔ／ｓの場合で
あっても、従来より１．２５ＧＨｚあるいは６００ＭＨ
ｚの信号速度にパラレル展開してからフレーム同期を行
っている。また、この場合でも高速処理が可能な化合物
半導体などを用いてフレーム同期回路を実現しているの
が実情である。

【００１１】この場合、パラレル展開数は８又は１６で
ある。同じような処理を４０Ｇｂｉｔ／ｓのビットレー
トの信号について行う場合を想定すると、回路の動作速
度が同じ場合、パラレル数を３２又は６４に増やす必要
がある。従って、装置の構成が複雑になる。

【００１２】一方、パラレル数を変更せずに同じ機能を
実現する場合を想定すると、回路の処理速度が５ＧＨｚ
又は２．４ＧＨｚになるため、高機能な論理回路を構成
することは現実的でない。

【００１３】また、さらなる高速化を考えた場合、電気
処理の多重分離回路では処理しきれなくなるため、光に
その機能を代替えする必要がある。しかし、光の処理に
よって機能を実現しようとする場合には、従来のような
高機能のフレーム同期処理は現実的でない。また、フレ
ーム同期方式として従来より用いられているビットシフ
ト方式は、超高速化を考慮すると現実的でない。

【００１４】例えば、４０Ｇｂｉｔ／ｓのビットレート
に適用可能な多重分離回路を実現しようとすると、利用
する半導体の種類（プロセス）に適材適所があるため、
マルチチップで多重分離回路を構成せざるを得ない。

【００１５】しかし、マルチチップの高速半導体のグル
ープを同一の制御パルスで動作させるためには、チップ
間のタイミング設計を高精度で行う必要があり、設計費
用や設計時間の点で高いコストが必要になる。

【００１６】また、近年、数百Ｍｂｉｔ／ｓのＳＤＨイ
ンタフェースが低価格で入手できるようになったため、
いろいろなＳＤＨの使い方が現れている。

【００１７】中でも、独自にサブネットワークを構成
し、独自にサブネットワークを管理している新規キャリ
アや、独自にオペレーションシステム及びサブネットワ
ークを製造してキャリアに提供しているベンダが激増し
ている。

【００１８】このような環境においては、サブネットワ
ーク毎にＳＤＨ信号フレームのセクションオーバーヘッ
ド（ＳＯＨ）を独自の方法で利用している。このため、
サブネットワーク同士を接続するキャリアにおいては、
独自に利用しているＳＯＨを終端させないことが望まれ
ている。

【００１９】すなわち、サブネットワーク同士を接続す
る（大容量が要求されるような）大規模ネットワークに
は、トランスペアレンシが要求されている。

【００２０】上記のような問題を回避する手段のひとつ
として波長多重方式が存在する。しかしながら、多重で
きる波長数には限りがあり、現状では商用としては３０
〜４０波長が限界である。

【００２１】現在のデータトラフィックの需要増加を考
慮すると、数年後にはＴｂｉｔ／ｓクラスの伝送容量が
必要になると考えられる。このような状況においては、
波長多重だけでは需要を満たすことはできず、一波長あ
たりのさらなる高速化が求められている。

【００２２】本発明は、超高速信号伝送に適する多重伝
送装置、多重伝送方法及び多重伝送制御用ソフトウェア
を記録した記憶媒体を提供するとともに、超高速伝送に
要求されるチャネル識別機能を低コストで実現すること
を目的とする。

【００２３】

【課題を解決するための手段】請求項１の多重伝送装置
は、複数チャネルのそれぞれから低速フレームの信号を
並列に入力し、入力した信号を時分割多重処理した結果
を高速フレームの信号として出力する送信装置を備える
多重伝送装置において、送信側同期信号を生成する制御
パルス発生回路と、前記制御パルス発生回路が出力する
送信側同期信号に同期して、チャネル毎に位相がずれる
ように前記低速フレームの信号を出力するタイミングを
制御する送信側同期回路と、前記送信側同期回路を通っ
て出力されるチャネル毎の低速フレームの信号を時分割
多重処理して高速フレームの信号を生成する多重回路と
を前記送信装置に設けたことを特徴とする。

【００２４】請求項１においては、チャネル毎に位相を
ずらした低速フレームの信号を時分割多重処理して高速
フレームの信号を生成する。この高速フレームの信号が
送信装置から送出される。

【００２５】例えば、ＳＤＨ規格に基づく伝送方式で
は、伝送路の符号としてＮＲＺ（ノン・リターン・トゥ
・ゼロ）を用いるので、同一符号が連続して送られた場
合などに再生中継器でタイミング情報が失われ符号誤り
が発生する。また、フレーム同期パターンと同一の符号
がペイロード内に現れた場合にはフレーム誤同期を発生
する可能性がある。

【００２６】そこで、一般的なＳＤＨ規格の伝送装置に
おいては、送信装置内にスクランブラを設ける。スクラ
ンブラは、ビット列をランダム化してビット列に零符号
が連続して現れる確率及び特定のビットパターンが連続
して現れる確率を低減する。

【００２７】しかし、請求項１の多重伝送装置において
はスクランブラを設ける必要がない。すなわち、互いに
位相がずれた複数チャネルの低速フレーム信号を時分割
多重処理して高速フレームの信号を生成するので、スク
ランブル処理を行わなくても同じ符号が連続して現れる
可能性は極めて小さくなる。

【００２８】請求項２の多重伝送装置は、時分割多重処
理された高速フレームの信号を受信して多重分離処理を
行い複数のチャネルに低速フレームの並列信号として出
力する受信装置を備える多重伝送装置において、受信し
た高速フレームの信号を多重分離して複数チャネルの低
速フレームの信号を生成する分離回路と、前記分離回路
が出力する低速フレームの信号を処理してチャネル毎に
低速フレームに同期した受信側同期信号を生成する低速
フレーム同期回路と、前記分離回路から並列に出力され
る複数チャネルの低速フレームの信号出力を、予め定め
た複数チャネルのそれぞれの端子に接続するスイッチ
と、前記低速フレーム同期回路が出力する複数の同期信
号に基づいて前記スイッチを制御するスイッチ制御回路
とを前記受信装置に設けたことを特徴とする。

【００２９】請求項２の多重伝送装置の受信装置は、請
求項１の送信装置から送出される高速フレームの信号を
受信することを想定している。この受信装置において
は、分離回路が出力する低速フレームの信号を処理して
チャネル毎に低速フレームに同期した受信側同期信号を
生成する。

【００３０】但し、分離回路の前でフレーム同期を行わ
ないため、分離回路が並列に出力する複数の低速フレー
ムの信号とそれぞれのチャネルとの関係は定まっていな
い。そこで、スイッチ制御回路は低速フレーム同期回路
が出力する複数の同期信号に基づいて複数の低速フレー
ム信号の各チャネルを識別し、スイッチを制御して各々
の低速フレーム信号を出力の各チャネルに割り当てる。

【００３１】ＳＤＨ規格などの一般の受信装置において
は、多重分離する前の高速フレームの信号から特定の同
期パターンを検出して高速フレーム信号のフレーム同期
を行っているので、高価な同期回路が必要になるし、こ
の同期回路がビットレートの更なる高速化の妨げにな
る。

【００３２】請求項２においては、低速フレームの信号
に対してチャネル毎に同期を確立するので、高速フレー
ムの信号に対してフレーム同期を確立する必要がなく、
高価な信号処理回路を用いる必要がなくなり、更なるビ
ットレートの高速化にも対応できる。

【００３３】請求項３の多重伝送装置は、複数チャネル
のそれぞれから低速フレームの信号を並列に入力し、入
力した信号を時分割多重処理した結果を高速フレームの
信号として出力する送信装置と、時分割多重処理された
高速フレームの信号を受信して多重分離処理を行い複数
のチャネルに低速フレームの並列信号として出力する受
信装置とを備える多重伝送装置において、送信側同期信
号を生成する制御パルス発生回路と、前記制御パルス発
生回路が出力する送信側同期信号に同期して、チャネル
毎に位相がずれるように前記低速フレームの信号を出力
するタイミングを制御する送信側同期回路と、前記送信
側同期回路を通って出力されるチャネル毎の低速フレー
ムの信号を時分割多重処理して高速フレームの信号を生
成する多重回路とを前記送信装置に設けるとともに、前
記送信装置から受信した高速フレームの信号を多重分離
して複数チャネルの低速フレームの信号を生成する分離
回路と、前記分離回路が出力する低速フレームの信号を
処理してチャネル毎に低速フレームに同期した受信側同
期信号を生成する低速フレーム同期回路と、前記分離回
路から並列に出力される複数チャネルの低速フレームの
信号出力を、予め定めた複数チャネルのそれぞれの端子
に接続するスイッチと、前記低速フレーム同期回路が出
力する複数の受信側同期信号に基づいて前記スイッチを
制御するスイッチ制御回路とを前記受信装置に設けたこ
とを特徴とする。

【００３４】請求項３の多重伝送装置は、請求項１と同
様に送信装置にスクランブラを設ける必要がなく、受信
装置にデスクランブラを設ける必要もないため、送信装
置及び受信装置を安価に構成できる。

【００３５】また、請求項２と同様に高速フレーム信号
に対してフレーム同期を行う必要がないため、高価な信
号処理回路を用いる必要がなくなり、更なるビットレー
トの高速化にも対応できる。

【００３６】請求項４は、請求項１又は請求項３の多重
伝送装置において、前記多重回路の入力側の低速フレー
ムの信号にチャネル毎にフレーム同期パターンを挿入す
る同期パターン挿入回路を設けたことを特徴とする。

【００３７】請求項４においては、時分割多重化前の低
速フレームの信号にチャネル毎にフレーム同期パターン
が挿入されるので、受信装置においては多重分離回路の
出力に得られる複数の低速フレーム信号のそれぞれにつ
いてフレーム同期を確立することができる。

【００３８】この同期パターン挿入回路は低速フレーム
信号を処理するため、低価格の信号処理回路で実現でき
る。また、更なるビットレートの高速化にも対応でき
る。

【００３９】請求項５は、請求項１又は請求項３の多重
伝送装置において、前記送信装置の制御パルス発生回路
が、低速フレームのフレーム周期よりも短い時間だけチ
ャネル毎にタイミングがずれた複数の送信側同期信号を
生成することを特徴とする。

【００４０】請求項５においては、互いにタイミングが
ずれた複数の送信側同期信号を制御パルス発生回路が出
力するので、送信側同期回路はそれぞれの送信側同期信
号に同期するように各チャネルの低速フレームの信号タ
イミングを制御することにより、低速フレーム信号の位
相をチャネル毎にずらすことができる。

【００４１】請求項６は、請求項５の多重伝送装置にお
いて、前記送信装置の制御パルス発生回路に、制御クロ
ック発生回路と、直流電圧発生回路と、前記直流電圧発
生回路の出力する信号に基づいて生成したフレームパル
スを前記制御クロック発生回路の出力する制御クロック
に従って、複数チャネルのそれぞれに順次に出力するセ
レクタとを設けたことを特徴とする。

【００４２】請求項６においては、複数チャネルのそれ
ぞれに対してセレクタから順次にフレーム同期のための
制御パルスを出力することができる。

【００４３】請求項７は、請求項２又は請求項３の多重
伝送装置において、前記受信装置の低速フレーム同期回
路は、チャネルの信号形式に従ってチャネル毎にフレー
ム同期を確立して各チャネルの低速フレームの先頭位置
を表す制御パルスを受信側同期信号として出力し、前記
受信装置のスイッチ制御回路は、前記分離回路の複数の
出力ポートのそれぞれに割り当てられたチャネルの番号
を、前記制御パルスの受信時間の違いにより識別し、そ
の識別結果に応じて前記スイッチを制御することを特徴
とする。

【００４４】請求項７においては、低速フレーム同期回
路が出力する制御パルスの受信時間が各チャネルの低速
フレームの先頭位置を表すので、スイッチ制御回路は、
前記分離回路の複数の出力ポートのそれぞれに割り当て
られたチャネルの番号を、前記制御パルスの受信時間の
違いにより識別することができる。

【００４５】請求項８は、請求項７の多重伝送装置にお
いて、前記受信装置のスイッチ制御回路に、複数チャネ
ルの前記制御パルスを並列に入力して順次にシフトする
シフトレジスタと、前記シフトレジスタの出力に接続さ
れた排他的論理和回路と、前記排他的論理和回路が出力
する信号を複数チャネルの信号に分離する制御パルス分
離回路と前記シフトレジスタに入力される複数チャネル
の制御パルスを監視して前記制御パルス分離回路の状態
を初期化するリセット回路とを設けたことを特徴とす
る。

【００４６】請求項８においては、互いに異なるタイミ
ングの制御パルス（同期信号）をシフトレジスタの複数
の出力から同時に取り出してそれらの排他的論理和を演
算することにより、低速フレーム信号の到着時間の相対
的な順番を表す時系列の信号をチャネル毎に得ることが
できる。

【００４７】リセット回路は、複数チャネルの制御パル
スを監視して、複数チャネルの全体の基準となる時間
（例えば最も位相が進んでいる最初のチャネルの低速フ
レーム信号の先端が到着した時刻）を検出する。

【００４８】前記排他的論理和回路の出力には、低速フ
レーム信号の到着時間の相対的な順番が時系列信号とし
て現れる。制御パルス分離回路は、時系列信号を複数の
時刻のそれぞれの信号に分離する。

【００４９】制御パルス分離回路が出力する信号を利用
して前記スイッチを制御し、多重分離された複数の信号
をそれぞれの到着順所に従って各チャネルに割り当てる
ことができる。

【００５０】請求項９〜１１の発明においては、請求項
１〜３に記載の発明と同様の効果を奏する。

【００５１】請求項１２の多重伝送制御用ソフトウェア
を記録した記憶媒体は、多重分離回路の出力に並列に現
れる複数の低速フレーム信号を複数チャネルのそれぞれ
に割り当てるための計算機が実行可能な多重伝送制御用
ソフトウェアを記録した記憶媒体であって、各チャネル
の低速フレーム信号の先頭位置を表す位置情報が所定の
メモリ上に記憶されているか否かを調べる手順と、前記
位置情報が前記メモリ上に記憶されている場合に、前記
メモリから前記位置情報を順番に読み出して複数の低速
フレーム信号の到着順序を識別する手順と、識別された
複数の低速フレーム信号の到着順序に基づいて複数の低
速フレーム信号を複数チャネルのそれぞれに割り当てる
手順とを設けたことを特徴とする。

【００５２】請求項１２、１３の多重伝送制御用ソフト
ウェアを所定の計算機で実行することにより、請求項８
の多重伝送装置と同様に、多重分離回路の出力に並列に
現れる複数の低速フレーム信号を複数チャネルのそれぞ
れに割り当てることができる。

【００５３】また、請求項１４〜請求項２１の多重伝送
方法の発明においては、請求項１〜８に記載の発明と同
様の効果を奏する。

【００５４】なお、本発明の特徴を要約すると次のよう
になる。 ・チャネルごとに異なるフレーム位相で動作する。 ・受信側ではチャネルごとに異なるフレームパルスの到
達時間順序によってチャネルを識別する。 ・分離後のポートとチャネルに正しいポートを接続する
のにスイッチを用いる。 ・クライアントにトランスペアレントな時分割多重機能
を提供する。 ・高速側ではパターン認識は行わない。 ・多重回路や分離回路がいくつかのサブモジュールに分
かれていても、あるいは光回路であっても実現可能であ
る。各サブモジュールがばらばらの分離タイミングで動
作することを許容する。

【００５５】

【発明の実施の形態】（第１の実施の形態）本発明の多
重伝送装置の１つの実施の形態について、図１〜図１４
を参照して説明する。この形態は請求項１〜請求項８に
対応する。

【００５６】図１はこの形態の送信装置及び受信装置の
構成を示すブロック図である。図２は送信装置の動作を
示す図であり、図３は受信装置の動作を示す図である。
図４は受信側でチャネルを識別する方法を説明するため
の図である。図５は各チャネルの送端回路の構成例
（１）を示すブロック図である。図６は送端回路の入出
力の低速フレーム信号の位相を示すタイムチャートであ
る。図７はフレームパルス発生回路の構成例を示すブロ
ック図である。

【００５７】図８は各チャネルのフレームパルスの例を
示すタイムチャートである。図９は時分割多重回路の構
成例を示すブロック図である。図１０は多重分離回路の
構成例を示すブロック図である。図１１は各チャネルの
終端回路の構成例（１）を示すブロック図である。

【００５８】図１２はスイッチ制御回路の構成例を示す
ブロック図である。図１３はスイッチ制御回路の動作例
を示す模式図である。図１４はスイッチ回路の構成例を
示すブロック図である。

【００５９】この形態では、請求項１及び請求項３の送
信装置，制御パルス発生回路，送信側同期回路及び多重
回路は、それぞれ送信装置１００，フレームパルス発生
回路３０，セクション適応回路１４及び時分割多重回路
２０として具体化されている。

【００６０】また、請求項２及び請求項３の受信装置，
分離回路，低速フレーム同期回路，スイッチ及びスイッ
チ制御回路は、それぞれ受信装置２００，多重分離回路
５０，中継セクション終端回路６１，スイッチ回路７０
及びスイッチ制御回路９０として具体化されている。

【００６１】また、請求項４の同期パターン挿入回路は
中継セクション終端回路１６に対応する。請求項６の制
御クロック発生回路，直流電圧発生回路及びセレクタ
は、それぞれ制御クロック発生器３３，直流電圧発生器
３１及びセレクタ３４に対応する。

【００６２】更に、請求項８のシフトレジスタ，排他的
論理和回路，制御パルス分離回路及びリセット回路は、
それぞれシフトレジスタ９１，排他的論理和回路９２，
デマルチプレクサ９３及びリセットパルス発生回路９４
に対応する。

【００６３】図１に示す送信装置１００は、Ｎチャネル
の入力のそれぞれから予め特定されたフォーマットの比
較的低速の信号を並列に入力し時分割多重処理された高
速の信号を送出する。

【００６４】具体的には、入力する信号のフォーマット
として例えばＩＴＵ−Ｔ勧告のＳＴＭフレームやＧ．９
７５フレームを利用できる。また、それぞれが２．４Ｇ
ｂｉｔ／ｓのビットレートの信号を１６チャネル並列に
入力する場合には、送信装置１００から４０Ｇｂｉｔ／
ｓのビットレートの信号が送信される。

【００６５】図１の送信装置１００は、送端回路１０，
時分割多重回路２０及びフレームパルス発生回路３０を
備えている。送端回路１０は入力する信号のチャネル毎
に設けてある。

【００６６】例えば、送信装置１００にＳＴＭフレーム
の信号を入力する場合には、送端回路１０はＳＤＨ（Sy
nchronous Digital Hierarchy）の処理装置に相当す
る。また、送信装置１００にＧ．９７５フレームの信号
を入力する場合には、送端回路１０は誤り訂正回路（Ｆ
ＥＣ）に相当する。

【００６７】各チャネルの送端回路１０は、フレームパ
ルス発生回路３０から入力されるフレームパルスを各々
のチャネルの低速の信号フレームのタイミングを制御す
るための同期信号として利用する。フレームパルス発生
回路３０が各チャネルの送端回路１０に与えるフレーム
パルスＦＰ(1)，ＦＰ(2)，・・・ＦＰ(N)は、互いにタ
イミングがずれている。

【００６８】これらのフレームパルスＦＰ(1)，ＦＰ
(2)，・・・ＦＰ(N)を用いて信号フレームのタイミング
を制御するので、各チャネルの送端回路１０から出力さ
れる信号は互いに位相がずれた状態で時分割多重回路２
０に入力される。すなわち、図２に示すように、送端回
路１０に入力されたフレームは、チャネル毎のフレーム
パルスに同期して、互いにフレーム位相がずれた状態で
多重される。

【００６９】一方、図１の受信装置２００は送信装置１
００から送信される高速の信号を受信して多重分離を行
い、比較的低速の信号を複数チャネルのそれぞれに並列
に出力する。例えば、送信装置１００が４０Ｇｂｉｔ／
ｓのビットレートの信号を送信する場合には、１６チャ
ネルに分離して、チャネル毎に２．４Ｇｂｉｔ／ｓのビ
ットレートの信号を出力する。

【００７０】図１の受信装置２００は、多重分離回路５
０，終端回路６０，スイッチ回路７０，終端回路８０及
びスイッチ制御回路９０を備えている。終端回路６０及
び終端回路８０は、Ｎチャネルのそれぞれに設けてあ
る。

【００７１】受信装置２００で受信された信号は、多重
分離回路５０でチャネル毎に分離され低速の信号に変換
される。多重分離回路５０から出力される各チャネルの
信号は、終端回路６０，スイッチ回路７０及び終端回路
８０を通ってチャネル毎に並列に出力される。

【００７２】図１の受信装置２００においては、多重分
離回路５０の前でフレーム同期を行わないことを想定し
ている。そのため、多重分離回路５０の複数の出力ポー
トから並列に出力されるそれぞれの信号がいずれのチャ
ネルに対応するかはその時の状況に応じて変化する。

【００７３】分離した複数の信号を送信側と同じチャネ
ルの出力端子にそれぞれ割り当てるために図１の受信装
置２００にはスイッチ回路７０及びスイッチ制御回路９
０が設けてある。

【００７４】図３に示したように、終端回路６０は、そ
れぞれのチャネルの信号フレームに同期した信号をフレ
ームパルスＦＳ(1)，ＦＳ(2)，・・・ＦＳ(N)として出
力する。スイッチ制御回路９０は、各チャネルの終端回
路６０から入力されるフレームパルスＦＳ(1)，ＦＳ
(2)，・・・ＦＳ(N)に基づいてそれぞれのチャネルの信
号が実際に送信側のどのチャネルに対応するかを検出
し、スイッチ回路７０を制御する。

【００７５】受信装置側でどのようにしてチャネルが識
別されるかの概念を図４を用いて説明する。

【００７６】送信装置側で各チャネルに対応したフレー
ムパルス（ＦＰ）を図４（ａ）に示すタイミングで発生
させて、チャネル毎にフレーム位相をずらすようにす
る。そして、受信側では、多重分離回路の出力ポート毎
にフレームパルス（ＦＳ）によりフレームの位相を把握
し、チャネルを識別する。例えば、図４（ａ）のように
送信側においてチャネル１から１６の順でフレーム位相
をずらした場合、受信側の多重分離回路の出力におい
て、最も早い位相のフレームパルスが検出されたポート
１５のフレームがチャネル１に対応するものであること
が識別でき、２番目の位相のフレームパルスが検出され
たポート６のフレームがチャネル２に対応するものであ
ることが識別できる。他のチャネルについても同様であ
る。このような概念に基づき受信装置のスイッチ回路の
制御が行われ、当該スイッチ回路により多重分離回路の
出力ポートがチャネルに対応した正しいポートに接続さ
れる。

【００７７】次に、送信装置１００の構成及び動作の詳
細について説明する。送信装置１００のフレームパルス
発生回路３０は、この例では図７に示すように直流電圧
発生器３１，クロック発生源３２，制御クロック発生器
３３及びセレクタ３４で構成されている。

【００７８】セレクタ３４には、チャネル数と等しい１
６個の出力端子が備わっている。セレクタ３４は、制御
クロック発生器３３が出力する制御クロックに従って１
つの出力端子を順次に選択し、直流電圧発生器３１から
入力される電圧を選択した出力端子にフレームパルスと
して出力する。

【００７９】セレクタ３４の１６個の出力端子には、図
８に示すようなフレームパルスＦＰ(1)〜ＦＰ(16)が現
れる。互いに隣接するチャネルのフレームパルスは、図
８に示すように時間Ｔｄだけずれたタイミングで現れ
る。また、全チャネルのフレームパルスが現れる期間Ｔ
１は、各チャネルの低速信号のフレーム周期の半分以内
に定めてある。従って、各フレーム周期では、期間Ｔ１
を経過した後の期間Ｔ２ではフレームパルスは現れな
い。

【００８０】制御クロック発生器３３は、クロック発生
源３２が発生する周期が一定のクロックパルス（この例
では２．４ＧＨｚ）に基づいて制御クロックを生成す
る。制御クロック発生器３３は、各チャネルのフレーム
パルスＦＰ(1)〜ＦＰ(16)のタイミングを決定する。

【００８１】送信装置１００の送端回路１０は、図５の
ように構成されている。この例では、ＳＴＭフレームの
信号を扱うＳＤＨ装置として送端回路１０を構成した場
合を示してある。

【００８２】図５を参照すると、各チャネルの送端回路
１０には、ＳＤＨ物理インタフェース１１，中継セクシ
ョン終端回路１２，多重セクション終端回路１３，セク
ション適応回路１４，多重セクション終端回路１５及び
中継セクション終端回路１６が備わっている。

【００８３】ＳＤＨ物理インタフェース１１は、信号の
光−電気変換及び信号からのクロック抽出を行う。中継
セクション終端回路１２は、低速フレーム同期及びエラ
ーモニタの機能を有している。多重セクション終端回路
１３は、エラーモニタの機能を有している。

【００８４】ところで、図１の送信装置１００において
は、送端回路１０から出力される信号の各フレームの先
頭位置が現れるタイミングがチャネル毎に少しずつずれ
ている。すなわち、信号フレームの位相がチャネル間で
異なっている。

【００８５】このように位相を調整するので、ＳＴＭフ
レームを処理する場合には入力信号のポインタ値を指定
されたフレーム位相に合わせるように書き換える必要が
ある。この処理を、セクション適応回路１４が行う。ま
た、セクション適応回路１４はフレームパルス発生回路
３０から各チャネルに入力されるフレームパルス（ＦＰ
(1)〜ＦＰ(16)のいずれか）に同期するように、当該チ
ャネルのフレームの先頭が出力されるタイミングを決定
する。

【００８６】多重セクション終端回路１５は、ＢＩＰ値
の計算を行う。中継セクション終端回路１６は、チャネ
ル毎に低速信号のフレーム同期に必要な同期パターン
（例えば「１１１１０１１０」，「００１０１００
０」）を挿入する。

【００８７】各チャネルの送端回路１０の入力及び出力
には、例えば図６に示すようなタイミングで低速の信号
フレームが現れる。すなわち、入力される信号のタイミ
ングは定まっていないが、送端回路１０から出力される
信号は、隣接するチャネル間に所定の位相差（フレーム
パルスの時間差Ｔｄに相当）が形成された状態で規則的
に出力される。

【００８８】送信装置１００の時分割多重回路２０は、
多重回路２１，２２，２３及び逓倍回路２４，２５，２
６を備えている。多重回路２１は、４チャネルの２．４
Ｇｂｉｔ／ｓのビットレートのデータを入力し、１０Ｇ
ｂｉｔ／ｓの時分割多重化された１チャネルのデータを
出力する。

【００８９】多重回路２２は、２チャネルの１０Ｇｂｉ
ｔ／ｓのビットレートのデータを入力し、２０Ｇｂｉｔ
／ｓの時分割多重化された１チャネルのデータを出力す
る。同様に、多重回路２３は２チャネルの２０Ｇｂｉｔ
／ｓのビットレートのデータを入力し、４０Ｇｂｉｔ／
ｓの時分割多重化された１チャネルのデータを出力す
る。

【００９０】従って、図９の回路は１６チャネルの２．
４Ｇｂｉｔ／ｓのビットレートのデータを入力し、４０
Ｇｂｉｔ／ｓの時分割多重化された１チャネルのデータ
を出力することができる。

【００９１】３種類の多重回路２１，２２，２３はそれ
ぞれ動作速度が異なるので、各々の動作速度に最も適し
た種類の半導体チップを用いて構成してある。すなわ
ち、多重回路２１は（Ｓｉ−Ｂｉｐｏｌａｒ）系の半導
体チップを採用し、多重回路２２は（ＧａＡｓ）の半導
体チップを採用し、多重回路２３は（ＩＮＰ，ＳｉＧ
ｅ）の半導体チップを採用している。

【００９２】なお、時分割多重回路２０については、複
数チャネルのデータをビット単位で多重化してもよい
し、バイト単位で多重化してもよい。

【００９３】時分割多重回路２０の出力は、図示しない
電気−光変換器によって光信号に変換される。なお、一
般の多重装置においては、多重化によって高速になった
信号にフレーム同期パターンを挿入したり、スクランブ
ル処理を施す必要がある。しかし、図１の送信装置１０
０では低速フレーム信号にチャネル毎に同期パターンを
挿入しているので、高速信号に同期パターンを挿入する
必要はない。また、多重化する前に低速フレーム信号の
位相がチャネル毎にずれているためスクランブル処理を
施す必要もない。このため、装置のコストを低減でき
る。また、ビットレートの更なる高速化にも対応でき
る。

【００９４】次に、受信装置２００の構成及び動作の詳
細について説明する。受信装置２００の多重分離回路５
０は、図１０に示すように３種類の分離回路５１，５２
及び５３で構成されている。

【００９５】分離回路５１は、４０Ｇｂｉｔ／ｓの時分
割多重化されたデータを入力し、２チャネルに分離して
各チャネルに２０Ｇｂｉｔ／ｓのビットレートのデータ
を出力する。

【００９６】分離回路５２は、２０Ｇｂｉｔ／ｓの時分
割多重化されたデータを入力し、２チャネルに分離して
各チャネルに１０Ｇｂｉｔ／ｓのビットレートのデータ
を出力する。

【００９７】分離回路５３は、１０Ｇｂｉｔ／ｓの時分
割多重化されたデータを入力し、４チャネルに分離して
各チャネルに２．４Ｇｂｉｔ／ｓのビットレートのデー
タを出力する。

【００９８】従って、図１０の回路は４０Ｇｂｉｔ／ｓ
の時分割多重化された１チャネルのデータを入力し、１
６チャネルに分離して各チャネルに２．４Ｇｂｉｔ／ｓ
のビットレートのデータを出力することができる。

【００９９】３種類の分離回路５１，５２，５３はそれ
ぞれ動作速度が異なるので、各々の動作速度に最も適し
た種類の半導体チップを用いて構成してある。すなわ
ち、分離回路５３は（Ｓｉ−Ｂｉｐｏｌａｒ）系の半導
体チップを採用し、分離回路５２は（ＧａＡｓ）の半導
体チップを採用し、分離回路５１は（ＩＮＰ，ＳｉＧ
ｅ）の半導体チップを採用している。

【０１００】なお、多重分離回路５０の入力には光信号
を電気信号に変換する光−電気変換器が備わっているが
図１０では省略されている。また、多重分離回路５０に
ついては、送信側の多重回路に合わせてビット単位で複
数チャネルに分離してもよいし、バイト単位で分離して
もよい。

【０１０１】なお、一般の多重分離装置においては分離
する前にスクランブルを解除する必要があるが、多重分
離回路５０が受信する信号にはスクランブルが施されて
いないのでそのような機能は不要である。また、多重分
離回路５０は多重分離する前の高速信号に対してフレー
ム同期は行わない。

【０１０２】このため、多重分離回路５０は比較的低コ
ストで製造できる。また、ビットレートの更なる高速化
にも対応できる。

【０１０３】多重分離回路５０によって分離された低速
（２．４Ｇｂｉｔ／ｓ）の信号は、チャネル毎に終端回
路６０に入力される。図１１に示すように、各チャネル
の終端回路６０には、中継セクション終端回路６１及び
多重セクション終端回路６２が備わっている。

【０１０４】中継セクション終端回路６１は、チャネル
毎に低速信号のフレーム同期を行う。すなわち、低速信
号の各チャネルのフレームに挿入された同期パターンを
検出し、フレームの先頭位置を検出する。また、中継セ
クション終端回路６１はエラーモニタの機能を有してい
る。多重セクション終端回路６２は、エラーモニタの機
能を有している。

【０１０５】ところで、多重分離回路５０は高速信号に
対するフレーム同期を行わずにチャネルの分離を行うの
で、多重分離回路５０の出力に得られる１６チャネルの
信号のそれぞれは、チャネルの番号が送信側と一致しな
い。従って、多重分離回路５０が並列に出力する各チャ
ネルの低速信号を送信側と一致する正しいチャネルに割
り当てる必要がある。正しいチャネルに割り当てる方法
の概念は図４で説明した通りである。

【０１０６】すなわち、正しいチャネルの番号を検出す
るために、各チャネルの終端回路６０が中継セクション
終端回路６１のフレーム同期により検出したフレームパ
ルスＦＰ(1)〜ＦＰ(16)を利用する。フレームパルスＦ
Ｐ(1)〜ＦＰ(16)は各チャネルの低速フレームの先頭位
置を表す。

【０１０７】各チャネルの終端回路６０が出力する信号
は、スイッチ回路７０を通過する際に信号の通過する端
子が正しいチャネル位置に修正され、終端回路８０に入
力される。

【０１０８】図１１に示すように、各チャネルの終端回
路８０には多重セクション終端回路８１，中継セクショ
ン終端回路８２及びＳＤＨ物理インタフェース８３が備
わっている。

【０１０９】スイッチ回路７０は、図１４に示すよう
に、１６行，１６列のマトリクス状に接続された多数の
スイッチ７１で構成されている。それぞれのスイッチ７
１は、スイッチ制御回路９０が出力する制御信号によっ
てオン／オフする。

【０１１０】スイッチ回路７０の接続状態を制御するス
イッチ制御回路９０は、図１２に示すようにシフトレジ
スタ９１，排他的論理和回路９２，デマルチプレクサ９
３及びリセットパルス発生回路９４を備えている。

【０１１１】シフトレジスタ９１の内部には、チャネル
毎に２つのラッチ９５，９６が備わっている。シフトレ
ジスタ９１の各チャネルに入力された信号は、シフトク
ロックに同期してラッチ９５に保持され同時にラッチ９
５の出力はラッチ９６の出力に転送される。従って、２
つのラッチ９５，９６の出力には互いに異なるタイミン
グ（１つのシフトクロックが入力される前と入力された
後）の信号が現れる。

【０１１２】各チャネルの排他的論理和回路９２には、
シフトレジスタ９１から互いに異なるタイミングのフレ
ームパルスが入力される。排他的論理和回路９２は、入
力される２つのタイミングのフレームパルスの排他的論
理和を出力する。

【０１１３】スイッチ制御回路９０に入力されるフレー
ムパルスＦＳ(1)〜ＦＳ(16)は、それぞれ多重分離回路
５０が多重分離した１６チャネルの各信号フレームの先
頭位置に同期して現れるが、分離前の高速信号フレーム
に対して同期を確立していないので、多重分離回路５０
が各々のチャネルの信号を出力するポートは定まってい
ない。

【０１１４】しかし、送信装置１００においては図８に
示すフレームパルスＦＰ(1)〜ＦＰ(16)を利用して、チ
ャネル番号の順番で少しずつ位相がずれるようなタイミ
ングで低速フレーム信号を送出しているので、多重分離
回路５０から出力される１６チャネルの信号（低速フレ
ーム信号）の到着順序から各信号のチャネル番号を識別
することができる。

【０１１５】図１３を参照し、具体例について説明す
る。なお、図１３では単純化のためにチャネル数が４の
場合を想定して示してある。図１３の例では、フレーム
パルスＦＳ(3)が最も早い時間に現れ、フレームパルス
ＦＳ(4)が２番目に現れ、フレームパルスＦＳ(1)が３番
目に現れ、フレームパルスＦＳ(2)が最後に現れてい
る。

【０１１６】つまり、この例ではフレームパルスＦＳ
(3)，ＦＳ(4)，ＦＳ(1)及びＦＳ(2)に対応する低速フレ
ーム信号が、それぞれチャネル番号＃１，＃２，＃３及
び＃４の信号である。

【０１１７】この場合、図１３に示すように１番目のチ
ャネルの排他的論理和回路９２(1)の出力，２番目のチ
ャネルの排他的論理和回路９２(2)の出力，３番目のチ
ャネルの排他的論理和回路９２(3)の出力及び４番目の
チャネルの排他的論理和回路９２(4)の出力には、それ
ぞれ「０１００」，「１０００」，「０００１」及び
「００１０」の２値信号が時系列の信号として現れる。

【０１１８】排他的論理和回路９２の出力に接続された
デマルチプレクサ９３は、排他的論理和回路９２が出力
する時系列の信号を並列信号に変換し、この並列信号を
１６個の端子に同時に出力する。

【０１１９】図１３の例では、１番目のデマルチプレク
サ９３(1)は、排他的論理和回路９２(1)から出力される
「０１００」の時系列の信号を、「０」，「１」，
「０」，「０」の並列信号として４つの端子に同時に出
力する。

【０１２０】同様に、２番目のデマルチプレクサ９３
(2)は、排他的論理和回路９２(2)から出力される「１０
００」の時系列の信号を、「１」，「０」，「０」，
「０」の並列信号として４つの端子に同時に出力する。

【０１２１】３番目のデマルチプレクサ９３(3)は、排
他的論理和回路９２(3)から出力される「０００１」の
時系列の信号を、「０」，「０」，「０」，「１」の並
列信号として４つの端子に同時に出力する。

【０１２２】４番目のデマルチプレクサ９３(4)は、排
他的論理和回路９２(4)から出力される「００１０」の
時系列の信号を、「０」，「０」，「１」，「０」の並
列信号として４つの端子に同時に出力する。

【０１２３】リセットパルス発生回路９４は、デマルチ
プレクサ９３が排他的論理和回路９２の出力から信号の
取り込みを開始するタイミングを制御する。この例で
は、送信側において図８に示すようなフレームパルスを
利用しているため、各チャネルに低速信号フレームの先
頭が現れるタイミングは、各フレーム周期の前半半分
（Ｔ１の期間）に限定される。

【０１２４】従って、各フレーム周期の後半半分の期間
（Ｔ２）では、受信装置２００においてフレームパルス
ＦＳ(1)〜ＦＳ(16)が発生することはない。そこで、リ
セットパルス発生回路９４は、フレームパルスＦＳ(1)
〜ＦＳ(16)が現れない各フレームの後半半分の期間（Ｔ
２）を検出してその間にリセットパルスを送出し、全て
のデマルチプレクサ９３を強制的にリセットする。

【０１２５】受信装置２００において新たな信号の受信
が開始され、最初のフレームパルス（ＦＳ(1)〜ＦＳ(1
6)のいずれか）が現れるとリセットパルス発生回路９４
からのリセットパルスの出力が解除され、各チャネルの
デマルチプレクサ９３は排他的論理和回路９２の出力か
らの信号の取り込みを開始する。従って、各デマルチプ
レクサ９３は図１３に示すような信号を出力することが
できる。

【０１２６】各デマルチプレクサ９３が出力する制御信
号Ｃ(1)，Ｃ(2)，・・・Ｃ(16)は、図１４に示すスイッ
チ回路７０のマトリクスの左から１番目，２番目，・・
・１６番目の各列の１６個のスイッチ７１をそれぞれオ
ン／オフ制御する。

【０１２７】例えば、図１３においてフレームパルスＦ
Ｓ(1)に基づいて生成されるデマルチプレクサ９３(1)の
４つの出力信号Ｃ(1)が「０」，「０」，「１」，
「０」なので、この信号Ｃ(1)を図１４の左から１番目
の列に印加すると、この列のスイッチ７１は上から順に
「オフ」，「オフ」，「オン」，「オフ」になる。従っ
て、３番目のチャネルの終端回路６０(3)からスイッチ
回路７０に入力される信号ＳＧ(3)は、スイッチ回路７
０の１列目，３行目のスイッチ７１を通ってチャネル＃
１の信号ＣＨ(1)として終端回路８０(1)に入力される。

【０１２８】同様に、図１３においてフレームパルスＦ
Ｓ(2)に基づいて生成されるデマルチプレクサ９３(2)の
４つの出力信号Ｃ(2)が「０」，「０」，「０」，
「１」なので、この信号Ｃ(2)を図１４の左から２番目
の列に印加すると、この列のスイッチ７１は上から順に
「オフ」，「オフ」，「オフ」，「オン」になる。従っ
て、４番目のチャネルの終端回路６０(4)からスイッチ
回路７０に入力される信号ＳＧ(4)は、スイッチ回路７
０の２列目，４行目のスイッチ７１を通ってチャネル＃
２の信号ＣＨ(2)として終端回路８０(2)に入力される。

【０１２９】また、図１３においてフレームパルスＦＳ
(3)に基づいて生成されるデマルチプレクサ９３(3)の４
つの出力信号Ｃ(3)が「１」，「０」，「０」，「０」
なので、この信号Ｃ(3)を図１４の左から３番目の列に
印加すると、この列のスイッチ７１は上から順に「オ
ン」，「オフ」，「オフ」，「オフ」になる。従って、
１番目のチャネルの終端回路６０(1)からスイッチ回路
７０に入力される信号ＳＧ(1)は、スイッチ回路７０の
３列目，１行目のスイッチ７１を通ってチャネル＃３の
信号ＣＨ(3)として終端回路８０(3)に入力される。

【０１３０】また、図１３においてフレームパルスＦＳ
(4)に基づいて生成されるデマルチプレクサ９３(4)の４
つの出力信号Ｃ(4)が「０」，「１」，「０」，「０」
なので、この信号Ｃ(4)を図１４の左から４番目の列に
印加すると、この列のスイッチ７１は上から順に「オ
フ」，「オン」，「オフ」，「オフ」になる。従って、
２番目のチャネルの終端回路６０(2)からスイッチ回路
７０に入力される信号ＳＧ(2)は、スイッチ回路７０の
４列目，２行目のスイッチ７１を通ってチャネル＃４の
信号ＣＨ(4)として終端回路８０(4)に入力される。

【０１３１】つまり、終端回路６０(1)〜６０(N)の出力
に現れる信号ＳＧ(1)〜ＳＧ(N)の位置は送信側のチャネ
ル番号と一致しないが、スイッチ回路７０を通った信号
ＣＨ(1)〜ＣＨ(N)は送信側の各チャネル番号と対応する
位置に現れる。

【０１３２】（第２の実施の形態）本発明の多重伝送装
置のもう１つの実施の形態について、図１５〜図１７を
参照して説明する。

【０１３３】図１５は各チャネルの送端回路の構成例
（２）を示すブロック図である。図１６は送端回路の出
力の低速フレーム信号の位相を示すタイムチャートであ
る。図１７は各チャネルの送端回路の構成例（２）を示
すブロック図である。

【０１３４】この形態は第１の実施の形態の変形例であ
り、送信装置１００及び受信装置２００の基本的な構成
は図１と同じである。但し、この形態では扱う信号とし
てＧ．９７５フレームを想定しているので、送信装置１
００の送端回路１０の構成ならびに受信装置２００の終
端回路６０，８０の構成が変更されている。変更された
部分について以下に説明する。第１の実施の形態と同一
の部分については説明を省略する。

【０１３５】この形態では、送端回路１０及び終端回路
６０，８０は誤り訂正回路（Ｇ．９７５で規定されたＦ
ＥＣ：Forward Error Correction）に相当する。

【０１３６】図１５を参照すると、送信装置１００の各
チャネルの送端回路１０には光−電気変換器４１，オー
バヘッド挿入回路４２及びＦＥＣ符号化回路４３が備わ
っている。

【０１３７】光−電気変換器４１は、入力信号の光−電
気変換及び入力信号からのクロック抽出を行う。

【０１３８】オーバヘッド挿入回路４２は、信号フレー
ムに所定のオーバヘッド（ＯＨ）を挿入する。また、低
速フレームの同期を確立するために必要となる所定の同
期パターンをチャネル毎に信号フレームに挿入する。更
に、オーバヘッド挿入回路４２は信号フレームの送出を
開始するタイミングをチャネル毎にフレームパルス（Ｆ
Ｐ(1)〜ＦＰ(16)）に同期して決定する。

【０１３９】実際には、オーバヘッド挿入回路４２はそ
れに内蔵された速度変換メモリに対するデータの書き込
み及び読み出しによってタイミングを制御することがで
きるので、フレームパルス（ＦＰ(1)〜ＦＰ(16)）に同
期して速度変換メモリからのデータの読み出しを開始
し、信号フレームの位相をチャネル毎に制御する。

【０１４０】ＦＥＣ符号化回路４３は、オーバヘッド挿
入回路４２から出力される信号に対してＦＥＣの符号化
処理を行う。各チャネルのＦＥＣ符号化回路４３から出
力される信号Ｓ(1)，Ｓ(2)，Ｓ(3)，・・・の具体例を
図１６に示す。

【０１４１】図１６の例では、各信号フレーム（ＦＥＣ
サブフレーム）は１バイトのダミーバイトと、３バイト
のオーバヘッドと、２５６バイトのＳＴＭ−１６データ
と、１６バイトの冗長コードとで構成されている。ま
た、この例ではチャネル毎に２４ｎｓの時間差（位相
差）が生じるように送出する信号のタイミングが制御さ
れている。

【０１４２】また、この例では各フレーム周期にフレー
ムパルスＦＰ(1)〜ＦＰ(16)が現れる期間（Ｔ１）は３
７９ｎｓであり、残りの３７９ｎｓの期間（Ｔ２）には
フレームパルスＦＰ(1)〜ＦＰ(16)は現れない。

【０１４３】一方、受信装置２００の終端回路６０及び
終端回路８０は図１７に示すように構成されている。す
なわち、各チャネルの終端回路６０にはフレーム同期回
路６５及びＦＥＣ復号化回路６６が備わっている。ま
た、各チャネルの終端回路８０にはオーバヘッド終端回
路８５及び電気−光変換器８６が備わっている。

【０１４４】フレーム同期回路６５は、各チャネルの低
速フレーム信号に含まれる同期パターン（送端回路１０
のオーバヘッド挿入回路４２が挿入したパターン）を検
出し、チャネル毎にフレーム同期を確立する。また、フ
レーム同期回路６５はチャネル毎に低速フレーム信号の
先頭位置のタイミンクを表すフレームパルスＦＳ(1)〜
ＦＳ(16)を出力する。

【０１４５】終端回路８０のオーバヘッド終端回路８５
は、チャネル毎にスイッチ回路７０から入力される低速
フレーム信号についてオーバヘッドの終端処理を行う。
電気−光変換器８６は、オーバヘッド終端回路８５が出
力する電気信号を光信号に変換する。

【０１４６】送信装置１００の送端回路１０及び受信装
置２００の終端回路６０，８０以外の構成及び動作は第
１の実施の形態と同一である。

【０１４７】なお、第１の実施の形態のようにＳＴＭフ
レームを扱うＳＤＨ装置の場合にはチャネル毎にフレー
ム信号の位相を変更すると、それに伴ってフレーム内の
オーバヘッドのポインタ値やその他の情報（Ｂ１，Ｂ
２）を書き換える必要がある。しかし、Ｇ．９７５フレ
ームを扱うＦＥＣ装置の場合にはポインタなどを変更す
る必要がなく、トランスペアレンシの点で有利である。

【０１４８】（第３の実施の形態）本発明の多重伝送制
御用ソフトウェアを記録した記憶媒体の１つの実施の形
態について、図１８及び図１９を参照して説明する。こ
の形態は請求項１２、１３に対応する。

【０１４９】図１８はコンピュータを用いて制御する場
合のハードウェアの構成例を示すブロック図である。図
１９はスイッチ回路を制御するコンピュータの動作を示
すフローチャートである。

【０１５０】第１の実施の形態及び第２の実施の形態に
おいては、受信装置２００の多重分離回路５０が分離し
た複数の信号を送信側の各チャネルの番号と整合させる
ための制御をハードウェアのスイッチ制御回路９０を用
いて行っている。この形態ではスイッチ制御回路９０の
機能をコンピュータのソフトウェアで実現している。ス
イッチ制御回路９０以外の構成及び動作については第１
の実施の形態と同一である。変更された部分のみについ
て以下に説明する。

【０１５１】この形態では、スイッチ制御回路９０の代
わりに図１８に示すハードウェアを用いている。図１８
を参照すると、パーソナルコンピュータ３０１，ＰＣ用
インタフェース３０２，メモリ３０３，バッファ３０４
及びスイッチ制御インタフェース３０５が備わってい
る。

【０１５２】図１の各チャネルの終端回路６０が出力す
るフレームパルスＦＳ(1)〜ＦＳ(16)の各タイミングの
状態は、バッファ３０４を介してメモリ３０３に記憶さ
れる。例えば、図１３に示す各排他的論理和回路９２の
出力信号の各時点の状態を示す情報「０１００」，「１
０００」，「０００１」，「００１０」と同様の情報が
チャネル毎にメモリ３０３内に記憶される。

【０１５３】パーソナルコンピュータ３０１は、ＰＣ用
インタフェース３０２を介してメモリ３０３の情報にア
クセスすることができる。また、パーソナルコンピュー
タ３０１はＰＣ用インタフェース３０２及びスイッチ制
御インタフェース３０５を介して、スイッチ回路７０の
各スイッチ７１をオン／オフ制御することができる。

【０１５４】パーソナルコンピュータ３０１は、スイッ
チ回路７０を制御するために図１９に示す動作を実行す
る。この動作手順はプログラムとして所定の記録媒体に
記録されており、パーソナルコンピュータ３０１で記録
媒体の内容を読み込んで実行することができる。

【０１５５】図１９に示す動作について説明する。最初
のステップＳ１１では、メモリ３０３上に記憶されたデ
ータの内容を監視して、全てのフレームパルス（ＦＳ
(1)〜ＦＳ(16)）を検出したか否かを識別する。

【０１５６】全てのフレームパルスを検出した場合に
は、ステップＳ１２で変数ｉをクリアし、次のステップ
Ｓ１３で変数ｉに１を加算する。

【０１５７】続くステップＳ１４では、メモリ３０３上
のデータ（各チャネルのフレームパルスの位置）を順番
に読み出す。そして、ステップＳ１５ではｉ番目にフレ
ームパルスを検出したポート（入力側のチャネル）の信
号をｉ番目のチャネルに接続するように、スイッチ回路
７０に対して制御信号を出力する。

【０１５８】ステップＳ１３〜Ｓ１６の処理を繰り返す
ことにより、１６チャネルの全てについて、スイッチ回
路７０が出力する信号のチャネル番号の位置が送信側と
整合するようにチャネルを割り当てることができる。

【０１５９】なお、Ｇ．９７５フレームやＳＴＭフレー
ム以外の信号フォーマットの場合にも、上記と同様に本
発明を適用することが可能である。また、フレームパル
ス発生回路３０，スイッチ回路７０，スイッチ制御回路
９０などの構成や動作についても必要に応じて変更する
ことができる。

【０１６０】なお、受信側でのチャネルの識別を可能に
するために、送信側のフレームパルスについては、１フ
レーム周期の時間以内（１６μｓあるいは１２５μｓ）
に全てのチャネルのフレームパルスの送出が終了する必
要がある。

【０１６１】

【発明の効果】本発明では、以下の効果が期待できる。

【０１６２】（１）クライアントにトランスペアレント
な時分割多重機能を提供するので、サブネットワーク接
続を低コストで実現できる。

【０１６３】（２）高速側ではパタン認識は行わないの
で、装置構成上低コストとなる。

【０１６４】（３）多重回路及び分離回路がいくつかの
サブモジュールに分かれていても、あるいは光回路であ
っても実現可能であるので、将来の超大容量化・超高速
化が期待できる。

【０１６５】（４）各サブモジュールがばらばらの分離
タイミングで動作することを許容するので、装置構成上
低コストとなる。

【０１６６】（５）波長多重と組み合わせて使用する
と、Ｔｂｉｔ／ｓ級の超大容量伝送が可能となる。

【０１６７】（６）高速側にスクランブル／デスクラン
ブル回路が不要になるので低コストで超高速伝送装置を
構成できる。

【図面の簡単な説明】

【図１】実施の形態の送信装置及び受信装置の構成を示
すブロック図である。

【図２】送信装置の動作を示す図である。

【図３】受信装置の動作を示す図である。

【図４】受信側でチャネルを識別する方法を説明するた
めの図である。

【図５】各チャネルの送端回路の構成例（１）を示すブ
ロック図である。

【図６】送端回路の入出力の低速フレーム信号の位相を
示すタイムチャートである。

【図７】フレームパルス発生回路の構成例を示すブロッ
ク図である。

【図８】各チャネルのフレームパルスの例を示すタイム
チャートである。

【図９】時分割多重回路の構成例を示すブロック図であ
る。

【図１０】多重分離回路の構成例を示すブロック図であ
る。

【図１１】各チャネルの終端回路の構成例（１）を示す
ブロック図である。

【図１２】スイッチ制御回路の構成例を示すブロック図
である。

【図１３】スイッチ制御回路の動作例を示す模式図であ
る。

【図１４】スイッチ回路の構成例を示すブロック図であ
る。

【図１５】各チャネルの送端回路の構成例（２）を示す
ブロック図である。

【図１６】送端回路の出力の低速フレーム信号の位相を
示すタイムチャートである。

【図１７】各チャネルの送端回路の構成例（２）を示す
ブロック図である。

【図１８】コンピュータを用いて制御する場合のハード
ウェアの構成例を示すブロック図である。

【図１９】スイッチ回路を制御するコンピュータの動作
を示すフローチャートである。

【図２０】従来技術におけるＳＤＨ多重装置の送信側の
処理概要を示す図である。

【図２１】従来技術におけるＳＤＨ多重装置の受信側の
処理概要を示す図である。

【符号の説明】

１０ 送端回路 １１ ＳＤＨ物理インタフェース １２，１６ 中継セクション終端回路 １３，１５ 多重セクション終端回路 １４ セクション適応回路 ２０ 時分割多重回路 ２１，２２，２３ 多重回路 ２４，２５，２６ 逓倍回路 ３０ フレームパルス発生回路 ３１ 直流電圧発生器 ３２ クロック発生源 ３３ 制御クロック発生器 ３４ セレクタ ４１ 光−電気変換器 ４２ オーバヘッド挿入回路 ４３ ＦＥＣ符号化回路 ５０ 多重分離回路 ５１，５２，５３ 分離回路 ６０ 終端回路 ６１，８２ 中継セクション終端回路 ６２，８１ 多重セクション終端回路 ６５ フレーム同期回路 ６６ ＦＥＣ復号化回路 ７０ スイッチ回路 ７１ スイッチ ８０ 終端回路 ８３ ＳＤＨ物理インタフェース ８５ オーバヘッド終端回路 ８６ 電気−光変換器 ９０ スイッチ制御回路 ９１ シフトレジスタ ９２ 排他的論理和回路 ９３ デマルチプレクサ ９４ リセットパルス発生回路 ９５，９６ ラッチ １００ 送信装置 ２００ 受信装置 ３０１ パーソナルコンピュータ ３０２ ＰＣ用インタフェース ３０３ メモリ ３０４ バッファ ３０５ スイッチ制御インタフェース

フロントページの続き 特許法第30条第１項適用申請有り 宮沢将人，片岡智 由，松浦暁彦 他，「43−Ｇｂｉｔ／ｓ ＯＴＮ イン ターフェースプロトタイプ」，電子情報通信学会2001年 総合大会講演論文集，電子情報通信学会，2001年３月７ 日，Ｂ−10−155，ｐ．588 (56)参考文献 特開 平５−336058（ＪＰ，Ａ) 特開 平６−46021（ＪＰ，Ａ) Ｍａｓａｈｉｔｏ Ｔｏｍｉｚａｗａ 他，43−Ｇｂｉｔ／ｓ ＯＴＮ Ｉｎ ｔｅｒｆａｃｅ Ｐｒｏｔｏｔｙｐｅ, Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ Ｓ ｅｒｉｅｓ Ｃｏｎｆｅｒｅｎｃｅ Ｅ ｄｉｔｉｏｎ，米国，ＩＥＥＥ，ＯＳ Ａ，2001年３月19日，Ｗｅｄｎｅｓｄａ ｙ，Ｍａｒｃｈ21，2001，ｐ．ＷＤＤ53 −１〜３ 宮沢将人，片岡智由，松浦暁彦 他, 43−Ｇｂｉｔ／ｓ ＯＴＮ インターフ ェースプロトタイプ，電子情報通信学会 2001年総合大会講演論文集，日本，電子 情報通信学会，2001年３月７日，Ｂ−10 −155，ｐ．588 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00 H04J 3/04 H04J 3/06 H04L 7/08

Claims (21)

(57)【特許請求の範囲】
1. 【請求項１】 複数チャネルのそれぞれから低速フレー
   ムの信号を並列に入力し、入力した信号を時分割多重処
   理した結果を高速フレームの信号として出力する送信装
   置を備える多重伝送装置において、 送信側同期信号を生成する制御パルス発生回路と、 前記制御パルス発生回路が出力する送信側同期信号に同
   期して、チャネル毎に位相がずれるように前記低速フレ
   ームの信号を出力するタイミングを制御する送信側同期
   回路と、 前記送信側同期回路を通って出力されるチャネル毎の低
   速フレームの信号を時分割多重処理して高速フレームの
   信号を生成する多重回路とを前記送信装置に設けたこと
   を特徴とする多重伝送装置。
2. 【請求項２】 時分割多重処理された高速フレームの信
   号を受信して多重分離処理を行い複数のチャネルに低速
   フレームの並列信号として出力する受信装置を備える多
   重伝送装置において、 受信した高速フレームの信号を多重分離して複数チャネ
   ルの低速フレームの信号を生成する分離回路と、 前記分離回路が出力する低速フレームの信号を処理して
   チャネル毎に低速フレームに同期した受信側同期信号を
   生成する低速フレーム同期回路と、 前記分離回路から並列に出力される複数チャネルの低速
   フレームの信号出力を、予め定めた複数チャネルのそれ
   ぞれの端子に接続するスイッチと、 前記低速フレーム同期回路が出力する複数の同期信号に
   基づいて前記スイッチを制御するスイッチ制御回路とを
   前記受信装置に設けたことを特徴とする多重伝送装置。
3. 【請求項３】 複数チャネルのそれぞれから低速フレー
   ムの信号を並列に入力し、入力した信号を時分割多重処
   理した結果を高速フレームの信号として出力する送信装
   置と、時分割多重処理された高速フレームの信号を受信
   して多重分離処理を行い複数のチャネルに低速フレーム
   の並列信号として出力する受信装置とを備える多重伝送
   装置において、 送信側同期信号を生成する制御パルス発生回路と、 前記制御パルス発生回路が出力する送信側同期信号に同
   期して、チャネル毎に位相がずれるように前記低速フレ
   ームの信号を出力するタイミングを制御する送信側同期
   回路と、 前記送信側同期回路を通って出力されるチャネル毎の低
   速フレームの信号を時分割多重処理して高速フレームの
   信号を生成する多重回路と を前記送信装置に設けるとともに、 前記送信装置から受信した高速フレームの信号を多重分
   離して複数チャネルの低速フレームの信号を生成する分
   離回路と、 前記分離回路が出力する低速フレームの信号を処理して
   チャネル毎に低速フレームに同期した受信側同期信号を
   生成する低速フレーム同期回路と、 前記分離回路から並列に出力される複数チャネルの低速
   フレームの信号出力を、予め定めた複数チャネルのそれ
   ぞれの端子に接続するスイッチと、 前記低速フレーム同期回路が出力する複数の受信側同期
   信号に基づいて前記スイッチを制御するスイッチ制御回
   路とを前記受信装置に設けたことを特徴とする多重伝送
   装置。
4. 【請求項４】 請求項１又は請求項３の多重伝送装置に
   おいて、前記多重回路の入力側の低速フレームの信号に
   チャネル毎にフレーム同期パターンを挿入する同期パタ
   ーン挿入回路を設けたことを特徴とする多重伝送装置。
5. 【請求項５】 請求項１又は請求項３の多重伝送装置に
   おいて、前記送信装置の制御パルス発生回路が、低速フ
   レームのフレーム周期よりも短い時間だけチャネル毎に
   タイミングがずれた複数の送信側同期信号を生成するこ
   とを特徴とする多重伝送装置。
6. 【請求項６】 請求項５の多重伝送装置において、前記
   送信装置の制御パルス発生回路に、制御クロック発生回
   路と、直流電圧発生回路と、前記直流電圧発生回路の出
   力する信号に基づいて生成したフレームパルスを前記制
   御クロック発生回路の出力する制御クロックに従って、
   複数チャネルのそれぞれに順次に出力するセレクタとを
   設けたことを特徴とする多重伝送装置。
7. 【請求項７】 請求項２又は請求項３の多重伝送装置に
   おいて、 前記受信装置の低速フレーム同期回路は、チャネルの信
   号形式に従ってチャネル毎にフレーム同期を確立して各
   チャネルの低速フレームの先頭位置を表す制御パルスを
   受信側同期信号として出力し、 前記受信装置のスイッチ制御回路は、前記分離回路の複
   数の出力ポートのそれぞれに割り当てられたチャネルの
   番号を、前記制御パルスの受信時間の違いにより識別
   し、その識別結果に応じて前記スイッチを制御すること
   を特徴とする多重伝送装置。
8. 【請求項８】 請求項７の多重伝送装置において、前記
   受信装置のスイッチ制御回路に、 複数チャネルの前記制御パルスを並列に入力して順次に
   シフトするシフトレジスタと、 前記シフトレジスタの出力に接続された排他的論理和回
   路と、 前記排他的論理和回路が出力する信号を複数チャネルの
   信号に分離する制御パルス分離回路と前記シフトレジス
   タに入力される複数チャネルの制御パルスを監視して前
   記制御パルス分離回路の状態を初期化するリセット回路
   とを設けたことを特徴とする多重伝送装置。
9. 【請求項９】 複数チャネルのそれぞれから低速フレー
   ムの信号を並列に入力する複数の送端回路に、前記低速
   フレームの信号を時分割多重処理して前記低速フレーム
   より高速の信号を出力する多重回路が接続され、 前記複数の送端回路には、前記複数チャネル毎に位相を
   ずらした送信側同期信号を出力する制御パルス発生回路
   が接続され、 各送端回路が前記送信側同期信号に同期してフレームの
   信号を出力するように構成したことを特徴とする多重伝
   送装置。
10. 【請求項１０】 時分割多重処理された高速の信号を多
    重分離処理して複数チャネルの低速フレームの信号を生
    成する分離回路に、該複数チャネルの低速フレームの信
    号を処理してチャネル毎に低速フレームに同期した受信
    側同期信号を生成する複数の終端回路が接続され、 前記複数の終端回路に、前記低速フレームの信号を予め
    定めた複数チャネルのそれぞれの端子に接続するスイッ
    チが接続され、 前記スイッチにはスイッチ制御回路が接続され、 該スイッチ制御回路が前記複数の終端回路が出力する受
    信側同期信号に基づいて前記スイッチを制御するように
    構成したことを特徴とする多重伝送装置。
11. 【請求項１１】 送信装置と受信装置とを備えた多重伝
    送装置において、 前記送信装置は、 複数チャネルのそれぞれから低速フレームの信号を並列
    に入力する複数の送端回路に、前記低速フレームの信号
    を時分割多重処理して前記低速フレームより高速の信号
    を出力する多重回路が接続され、 前記複数の送端回路には、前記複数チャネル毎に位相を
    ずらした送信側同期信号を出力する制御パルス発生回路
    が接続され、 各送端回路が前記送信側同期信号に同期してフレームの
    信号を出力するように構成し、 前記受信装置は、 時分割多重処理された高速の信号を多重分離処理して複
    数チャネルの低速フレームの信号を生成する分離回路
    に、該複数チャネルの低速フレームの信号を処理してチ
    ャネル毎に低速フレームに同期した受信側同期信号を生
    成する複数の終端回路が接続され、 前記複数の終端回路に、前記低速フレームの信号を予め
    定めた複数チャネルのそれぞれの端子に接続するスイッ
    チが接続され、 前記スイッチにはスイッチ制御回路が接続され、 該スイッチ制御回路が前記複数の終端回路が出力する受
    信側同期信号に基づいて前記スイッチを制御するように
    構成したことを特徴とする多重伝送装置。
12. 【請求項１２】 多重分離回路の出力に並列に現れる複
    数の低速フレーム信号を複数チャネルのそれぞれに割り
    当てるための計算機が実行可能な多重伝送制御用ソフト
    ウェアを記録した記憶媒体であって、 各チャネルの低速フレーム信号の先頭位置を表す位置情
    報が所定のメモリ上に記憶されているか否かを調べる手
    順と、 前記位置情報が前記メモリ上に記憶されている場合に、
    前記メモリから前記位置情報を順番に読み出して複数の
    低速フレーム信号の到着順序を識別する手順と、 識別された複数の低速フレーム信号の到着順序に基づい
    て複数の低速フレーム信号を複数チャネルのそれぞれに
    割り当てる手順とを設けたことを特徴とする多重伝送制
    御用ソフトウェアを記録した記憶媒体。
13. 【請求項１３】 多重分離回路の出力に並列に現れる複
    数の低速フレーム信号を複数チャネルのそれぞれに割り
    当てるための計算機が実行可能な多重伝送制御用プログ
    ラムであって、計算機に、 各チャネルの低速フレーム信号の先頭位置を表す位置情
    報が所定のメモリ上に記憶されているか否かを調べる手
    順と、 前記位置情報が前記メモリ上に記憶されている場合に、
    前記メモリから前記位置情報を順番に読み出して複数の
    低速フレーム信号の到着順序を識別する手順と、 識別された複数の低速フレーム信号の到着順序に基づい
    て複数の低速フレーム信号を複数チャネルのそれぞれに
    割り当てる手順とを実行させることを特徴とする多重伝
    送制御用プログラム。
14. 【請求項１４】 複数チャネルのそれぞれから低速フレ
    ームの信号を並列に入力し、入力した信号を時分割多重
    処理した結果を高速の信号として出力する多重伝送装置
    における多重伝送方法であって、 前記複数チャネル毎に位相をずらした送信側同期信号を
    生成し、 該送信側同期信号に同期して、前記低速フレームの信号
    を出力するタイミングを制御し、 前記複数チャネル毎に位相をずらした前記低速フレーム
    の信号を時分割多重処理して高速の信号を生成し、送信
    することを特徴とする多重伝送方法。
15. 【請求項１５】 時分割多重処理された高速の信号を受
    信して多重分離処理を行い複数のチャネルに低速フレー
    ムの並列信号として出力する多重伝送装置における多重
    伝送方法であって、 受信した高速の信号を多重分離して複数チャネルの低速
    フレームの信号を生成し、 前記複数チャネルの低速フレームの信号を処理してチャ
    ネル毎に低速フレームに同期した受信側同期信号を生成
    し、 該受信側同期信号に基づいた制御により、前記複数チャ
    ネルの低速フレームの信号を、予め定めた複数チャネル
    のそれぞれの端子に接続することを特徴とする多重伝送
    方法。
16. 【請求項１６】 複数チャネルのそれぞれから低速フレ
    ームの信号を並列に入力し、入力した信号を時分割多重
    処理した結果を高速の信号として出力する送信装置と、
    時分割多重処理された高速の信号を受信して多重分離処
    理を行い複数のチャネルに低速フレームの並列信号とし
    て出力する受信装置とを備えた多重伝送装置における多
    重伝送方法であって、 前記送信装置において、 前記複数チャネル毎に位相をずらした送信側同期信号を
    生成し、 該送信側同期信号に同期して、前記低速フレームの信号
    を出力するタイミングを制御し、 前記複数チャネル毎に位相をずらした前記低速フレーム
    の信号を時分割多重処理して高速の信号を生成して送信
    を行い、 前記受信装置において、 受信した高速の信号を多重分離して複数チャネルの低速
    フレームの信号を生成し、 前記複数チャネルの低速フレームの信号を処理してチャ
    ネル毎に低速フレームに同期した受信側同期信号を生成
    し、 該受信側同期信号に基づいた制御により、前記複数チャ
    ネルの低速フレームの信号を、予め定めた複数チャネル
    のそれぞれの端子に接続することを特徴とする多重伝送
    方法。
17. 【請求項１７】 請求項１４又は請求項１６の多重伝送
    において、 前記時分割多重処理における入力側の低速フレームの信
    号にチャネル毎にフレーム同期パターンを挿入すること
    を特徴とする多重伝送方法。
18. 【請求項１８】 請求項１４又は請求項１６の多重伝送
    方法において、 前記送信側同期信号を生成する際に、低速フレームのフ
    レーム周期よりも短い時間だけチャネル毎にタイミング
    がずれた複数の送信側同期信号を生成することを特徴と
    する多重伝送方法。
19. 【請求項１９】 請求項１８の多重伝送方法において、 前記多重伝送装置は前記送信側同期信号を生成する制御
    パルス発生回路を有し、該制御パルス発生回路は、制御
    クロック発生回路と、直流電圧発生回路と、セレクタと
    を有し、 該セレクタが、前記直流電圧発生回路の出力する信号に
    基づいて生成したフレームパルスを、前記制御クロック
    発生回路の出力する制御クロックに従って、複数チャネ
    ルのそれぞれに前記送信側同期信号として順次に出力す
    ることを特徴とする多重伝送方法。
20. 【請求項２０】 請求項１５又は請求項１６の多重伝送
    方法において、 前記受信側同期信号として、チャネルの信号形式に従っ
    てチャネル毎にフレーム同期を確立して各チャネルの低
    速フレームの先頭位置を表す制御パルスを生成し、 前記受信側同期信号に基づいた制御において、前記低速
    フレームに対応したチャネルの番号を、前記制御パルス
    の受信時間の違いにより識別し、その識別結果に応じて
    制御を行うことを特徴とする多重伝送方法。
21. 【請求項２１】 請求項２０の多重伝送方法において、 前記受信側同期信号に基づいた制御を行う際に、 複数チャネルの前記制御パルスを並列に入力して順次に
    シフトし、 シフトした信号に対して排他的論理和演算を行い、 排他的論理和演算した信号を複数チャネルの信号に分離
    し、 分離された信号を用いて前記制御を行うことを特徴とす
    る多重伝送方法。