JPH0794849A - 半導体搭載用基板の製造方法 - Google Patents

半導体搭載用基板の製造方法

Info

Publication number
JPH0794849A
JPH0794849A JP5233628A JP23362893A JPH0794849A JP H0794849 A JPH0794849 A JP H0794849A JP 5233628 A JP5233628 A JP 5233628A JP 23362893 A JP23362893 A JP 23362893A JP H0794849 A JPH0794849 A JP H0794849A
Authority
JP
Japan
Prior art keywords
forming
pad
plating
plating resist
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5233628A
Other languages
English (en)
Inventor
Akihiro Demura
彰浩 出村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP5233628A priority Critical patent/JPH0794849A/ja
Publication of JPH0794849A publication Critical patent/JPH0794849A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Manufacturing Of Printed Wiring (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】バンプの高さ、組成等のばらつきを無くして、
フリップチップボンディングの信頼性を向上する。 【構成】セミアディティブ法による半導体搭載用基板の
製造方法:AlN基板1の表面にCu薄層2を形成する
工程、Cu薄層2上に導体パターン及びパッド形成用開
口部3を有する第1のメッキレジスト層4を形成し、パ
ターンメッキを施して導体パターン及びパッド5を形成
する工程、パッド形成用開口部3と厚さ方向に連通する
バンプ形成用開口部6を有する第2のメッキレジスト層
7を形成し、次に電解メッキを施してパッド5上にバン
プ8を形成する工程、第1及び第2のメッキレジスト層
4,7を除去し、エッチングを施して導体パターン及び
パッド5と対応する部分以外のCu薄層2を除去し、所
定の箇所をソルダーレジストで被覆する工程。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はIC,LSIチップ等の
ベアチップを直接搭載するためのプリント配線基板に係
り、詳しくは、ベアチップ搭載用のバンプ(突起電極)
を備えた半導体搭載用基板の製造方法に関するものであ
る。
【0002】
【従来の技術】近年、各種コンピュータの大規模化ある
いは通信機器等における高速通信化が図られる中で、高
速・高集積の専用LSIを使用するとともに、その専用
LSIの開発にかかる時間、コスト等を削減することが
重要な課題となる。
【0003】このような課題を解決し得るものの一つと
して、複数個のLSIチップ等のベアチップをプリント
配線基板に直接搭載した所謂マルチチップモジュール
(MCM:Multi-Chip-Module)と呼ばれる装置が従来よ
り提案されている。このMCMはベアチップ間の接続を
物理的にも電気的にもできるだけ短くすることによっ
て、個々のべアチップが本来もっている高速性を十分に
発揮させるものである。このため、MCMにおいてはベ
アチップとプリント配線板との電気的接続は、ワイヤボ
ンディングではなくフリップチップボンディングが有効
となる。すなわち、フリップチップボンディングはベア
チップの電極パッドに形成された半田等のバンプと、プ
リント配線基板のベアチップ接続用のパッドに形成され
たバンプとを介して電気的に接続するという方法であ
る。この方法によるとベアチップ裏面全体が全て接続用
の領域として利用可能となるため、実装効率が良く多ピ
ン化に好都合となる。
【0004】
【発明が解決しようとする課題】上記したMCMに使用
されるプリント配線基板は、複数個のベアチップを搭載
することから必然的に配線パターンの高密度化が要求さ
れて細線化が進行することになる。このため、プリント
配線基板のパッドにメッキ法により半田等のバンプを形
成する場合、各配線パターンからメッキリードをそれぞ
れ引き出すため、各リードの導体抵抗に差が生じる。こ
の結果、各パッドへの供給電流にばらつきが生じて、バ
ンプの高さあるいは半田の組成等が不ぞろいとなるとい
う問題がある。そして、上記したバンプが不ぞろいのプ
リント配線基板を使用してフリップチップボンディング
を行った場合、ベアチップとプリント配線基板との高い
接続信頼性を得るのが困難となる。
【0005】本発明は上記の問題点を解決するためにな
されたものであってその目的は、バンプの高さ、組成等
のばらつきを無くして、フリップチップボンディングの
信頼性を向上することができる半導体搭載用基板の製造
方法を提供することにある。
【0006】
【課題を解決するための手段】上記の課題を解決するた
め本発明は、セミアディティブ法による半導体搭載用基
板の製造方法であって、絶縁基材の表面に金属薄層を形
成し、同金属薄層上に導体パターン及びパッド形成用の
開口部を有するメッキレジスト層を形成した後、パター
ンメッキを施して導体パターン及びパッドを形成し、次
に、パッド形成用の開口部と厚さ方向に連通するバンプ
形成用の開口部を有するメッキレジスト層を形成し、次
に電解メッキを施してパッド上にバンプを形成した後、
全てのメッキレジスト層を除去し、その後、エッチング
を施して導体パターン及びパッドと対応する部分以外の
金属薄層を除去し、所定の箇所を絶縁材で被覆するよう
にした。
【0007】
【作用】本発明では、絶縁基材の表面に金属薄層が形成
され、同金属薄層上に導体パターン及びパッド形成用の
開口部を有するメッキレジスト層が形成された後、パタ
ーンメッキが施されて導体パターン及びパッドが形成さ
れる。次に、パッド形成用の開口部と厚さ方向に連通す
るバンプ形成用の開口部を有するメッキレジスト層が形
成され、前記バンプ形成用の開口部と対応するパッド上
に電解メッキが施されてバンプが形成される。続いて、
全てのメッキレジスト層が除去された後、エッチングが
施されて導体パターン及びパッドと対応する部分以外の
金属薄層が除去される。その後、所定の箇所が絶縁材で
被覆される。電解メッキ時にバンプを形成すべき箇所に
金属薄層を介して電流が供給されるので、供給電流が安
定してばらつきが生じることがなく、形成されたバンプ
の高さあるいは半田の組成等が均一となる。この結果、
フリップチップボンディングの信頼性が向上する。
【0008】
【実施例】以下、本発明をセミアディティブ法により半
導体搭載用基板を製造する場合に具体化した一実施例を
図1〜図7に従って説明する。
【0009】図示しない多層基板の最外層を構成する絶
縁基材としてのAlN基板(AlN:Y2 3 =94:
4)1上に、スパッタリングにより金属薄層としてのC
u薄層2を形成する(図1)。
【0010】次に、スピンコータを用いて前記Cu薄層
2上に感光性エポキシ樹脂からなるメッキレジストを塗
布した後、露光・現像処理を行って導体パターン形成用
開口部(図示せず)及びパッド形成用開口部3を有する
厚さ10μmの第1のメッキレジスト層4を形成する
(図2)。
【0011】続いて、パターンメッキを施して導体パタ
ーンを形成するとともに、パッド形成用開口部3にパッ
ド5を形成する。次いで第1のメッキレジスト層4上に
感光性エポキシ樹脂からなるメッキレジストを塗布した
後、露光・現像処理を行って、パッド形成用開口部3よ
りも幅狭のバンプ形成用開口部6を有する厚さ100μ
mの第2のメッキレジスト層7を形成する(図3)。な
お、パッド5を形成した後、第2のメッキレジスト層7
を形成する前に、バフ研磨によりパッド5を平坦化する
工程を必要に応じて行ってもよい。
【0012】次に、Cu薄層2に通電して電解半田メッ
キを施し、パッド5上に高さ120μmで直径60μm
のバンプ8を形成する(図4)。このとき、パッド5に
析出する半田の組成がSn:Pb=1:9となるように
メッキ条件(メッキ液の組成、メッキ温度等)を設定す
る。
【0013】次に、剥離液に浸漬して第1及び第二のメ
ッキレジスト層4,7を剥離した後、エッチングを行っ
てCu薄層2を除去する(図5)。そして、スピンコー
タを用いて感光性エポキシ樹脂からなる絶縁材としての
ソルダーレジストを塗布し、投影法によりAlN基板1
と距離をおいて露光した後、現像処理を行って、絶縁層
9を形成することにより、パッド5上にバンプ8が形成
された半導体搭載用基板Kを得る(図6)。なお、バン
プ8上に塗布されたソルダーレジストは現像処理のとき
に除去される。
【0014】その後、半導体としてのLSIチップ10
と半導体搭載用基板Kとをフリップチップボンディング
により電気的に接続する。このとき、LSIチップ10
のパッド11に形成されるバンプ12には、組成がS
n:Pb=6:4の半田を使用する。そして、両バンプ
8,12を位置合わせした状態でLSIチップ10を半
導体搭載用基板Kに接着剤を介して固定し、約240℃
で半田をリフローする。すると、図7に示すように、L
SIチップ10側のバンプ12が完全に溶融し、基板K
側のバンプ8が前記組成(Sn:Pb=1:9)により
若干軟化した状態で半田付けされる。
【0015】上記したように本実施例における半導体搭
載用基板Kの製造方法では、電解半田メッキによりパッ
ド5上にバンプ8を形成する際に、AlN基板1全面に
形成されたCu薄層2を介して各パッド5に電流が供給
される。従って、従来とは異なり、供給電流が安定して
ばらつきが生じることがなく、形成されたバンプ8の高
さあるいは半田の組成等が均一となる。この結果、フリ
ップチップボンディングの信頼性が向上する。
【0016】又、バンプ8に組成がSn:Pb=1:9
の比較的高融点の半田を使用したことにより、半田付け
の際にLSIチップ10側のバンプ12が確実に溶融す
るので、LSIチップ10がずれたりすることはない。
【0017】なお、本発明は上記実施例のみに限定され
ることはなく、本発明の趣旨を逸脱しない範囲で例えば
以下のようにしてもよい。 (1)上記実施例では、バンプ8を形成するためにメッ
キレジスト層を第1及び第2のメッキレジスト層4,7
からなる2層構造としたが、単に1層のみ形成してもよ
い。この場合、バンプを形成する工程は、最初に導体パ
ターン及びパッド形成用開口部を有するメッキレジスト
層を第1及び第2のメッキレジスト層4,7の合計の厚
みと同じに形成する。その状態でパターンメッキを施し
て導体パターン及びパッドを形成した後、導体パターン
及びバンプ形成用開口部をメッキレジストとしての樹脂
で埋める。次に、露光・現像処理を行ってパッドに通じ
るバンプ用穴を形成した後、電解半田メッキを施してパ
ッド上にバンプを形成する。
【0018】(2)バンプ8の高さ、径をAlN基板1
の平滑度に対応して適宜変更してもよい。 (3)バンプ8に組成がSn:Pb=1:9の半田を使
用する代わりに、Ni,Au,Sn等の比較的高融点の
金属を使用してもよい。
【0019】(4)絶縁基板にAlN基板1を使用する
代わりに、熱硬化性樹脂あるいは耐熱性熱可塑性樹脂等
の樹脂基板を使用してもよい。 (5)スパッタリングによりAlN基板1上にCu薄層
2を形成する代わりに、無電解メッキにより形成しても
よい。この場合、Cu薄層2は基板上に接着剤層を形成
し、その接着剤層を粗化した後無電解メッキにより形成
される。
【0020】(6)第1及び第2のメッキレジスト層
4,7又は絶縁層9に感光性エポキシ樹脂の代わりに、
感光性ポリイミド樹脂等を使用してもよい。 (7)多層基板の両側の最外層を構成する絶縁基板にバ
ンプ8を形成してもよい。
【0021】
【発明の効果】以上詳述したように、本発明によればバ
ンプの高さ、組成等のばらつきを無くして、フリップチ
ップボンディングの信頼性を向上することができるとい
う優れた効果を奏する。
【図面の簡単な説明】
【図1】本発明の実施例におけるAlN基板上にCu薄
層を形成した状態を示す部分模式図である。
【図2】Cu薄層上に第1のメッキレジスト層を形成し
た状態を示す部分模式図である。
【図3】パッドを形成し、第1のメッキレジスト層上に
第2のメッキレジスト層を形成した状態を示す部分模式
図である。
【図4】パッド上にバンプを形成した状態を示す部分模
式図である。
【図5】Cu薄層をエッチングした状態を示す部分模式
図である。
【図6】絶縁層を形成した状態を示す部分模式図であ
る。
【図7】フリップチップボンディングを行った状態を示
す部分模式図である。
【符号の説明】
1…絶縁基板としてのAlN基板、2…金属薄層として
のCu薄層、3…パッド形成用開口部、4…メッキレジ
スト層を構成する第1のメッキレジスト層、5…パッ
ド、6…バンプ形成用開口部、7…メッキレジスト層を
構成する第2のメッキレジスト層、8…バンプ、9…絶
縁層、10…半導体としてのLSIチップ。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 セミアディティブ法による半導体搭載用
    基板の製造方法であって、絶縁基材の表面に金属薄層を
    形成し、同金属薄層上に導体パターン及びパッド形成用
    の開口部を有するメッキレジスト層を形成した後、パタ
    ーンメッキを施して導体パターン及びパッドを形成し、
    次に、パッド形成用の開口部と厚さ方向に連通するバン
    プ形成用の開口部を有するメッキレジスト層を形成し、
    次に電解メッキを施してパッド上にバンプを形成した
    後、全てのメッキレジスト層を除去し、その後、エッチ
    ングを施して導体パターン及びパッドと対応する部分以
    外の金属薄層を除去し、所定の箇所を絶縁材で被覆する
    ようにしたことを特徴とする半導体搭載用基板の製造方
    法。
JP5233628A 1993-09-20 1993-09-20 半導体搭載用基板の製造方法 Pending JPH0794849A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5233628A JPH0794849A (ja) 1993-09-20 1993-09-20 半導体搭載用基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5233628A JPH0794849A (ja) 1993-09-20 1993-09-20 半導体搭載用基板の製造方法

Publications (1)

Publication Number Publication Date
JPH0794849A true JPH0794849A (ja) 1995-04-07

Family

ID=16958027

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5233628A Pending JPH0794849A (ja) 1993-09-20 1993-09-20 半導体搭載用基板の製造方法

Country Status (1)

Country Link
JP (1) JPH0794849A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009278017A (ja) * 2008-05-16 2009-11-26 Sanko:Kk プリント配線板及びその製造方法
KR100959856B1 (ko) * 2008-03-17 2010-05-27 삼성전기주식회사 인쇄회로기판 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100959856B1 (ko) * 2008-03-17 2010-05-27 삼성전기주식회사 인쇄회로기판 제조방법
JP2009278017A (ja) * 2008-05-16 2009-11-26 Sanko:Kk プリント配線板及びその製造方法

Similar Documents

Publication Publication Date Title
US6041495A (en) Method of manufacturing a circuit board having metal bumps and a semiconductor device package comprising the same
JP3670917B2 (ja) 半導体装置及びその製造方法
US20080257597A1 (en) Printed circuit board manufacturing method and printed circuit board
JP3918350B2 (ja) 半導体装置の製造方法
US8464423B2 (en) Method of manufacturing a printed circuit board having metal bumps
JPH11233678A (ja) Icパッケージの製造方法
JP2003304065A (ja) 回路基板装置及びその製造方法、並びに半導体装置及びその製造方法
US6331447B1 (en) High density flip chip BGA
JP2003007921A (ja) 回路装置およびその製造方法
US6306751B1 (en) Apparatus and method for improving ball joints in semiconductor packages
JP2003007916A (ja) 回路装置の製造方法
JP2003007917A (ja) 回路装置の製造方法
US6278185B1 (en) Semi-additive process (SAP) architecture for organic leadless grid array packages
JP2003007922A (ja) 回路装置の製造方法
JP2001250876A (ja) 半導体装置及びその製造方法
US6294477B1 (en) Low cost high density thin film processing
JP2003045917A (ja) 半導体装置用テープキャリアおよびその製造方法
JPH0794849A (ja) 半導体搭載用基板の製造方法
JPH07326853A (ja) プリント配線板のボールバンプ形成方法
JP2717198B2 (ja) プリント配線板におけるバンプの形成方法
JP2002151622A (ja) 半導体回路部品及びその製造方法
JPH08293661A (ja) セラミックス回路基板及びその製造方法
JP7412735B2 (ja) 半導体パッケージの製造方法
JP2000058705A (ja) 半導体装置およびその製造方法
KR20030072855A (ko) 플립칩 비지에이 반도체 패키지용 인쇄회로기판의범프패드 도금방법