JPH0794758A - デルタドープト量子井戸電界効果トランジスタの製造方法 - Google Patents

デルタドープト量子井戸電界効果トランジスタの製造方法

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JPH0794758A
JPH0794758A JP4174427A JP17442792A JPH0794758A JP H0794758 A JPH0794758 A JP H0794758A JP 4174427 A JP4174427 A JP 4174427A JP 17442792 A JP17442792 A JP 17442792A JP H0794758 A JPH0794758 A JP H0794758A
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Yoon Ho Jeong
潤 夏 丁
Dong Ho Jeong
東 皓 鄭
Kyeong Sik Jang
景 植 張
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HOKOU SOGO SEITETSU KK
SANGYO KAGAKU GIJUTSU KENKYUSH
SANGYO KAGAKU GIJUTSU KENKYUSHO
Research Institute of Industrial Science and Technology RIST
Posco Holdings Inc
Original Assignee
HOKOU SOGO SEITETSU KK
SANGYO KAGAKU GIJUTSU KENKYUSH
SANGYO KAGAKU GIJUTSU KENKYUSHO
Research Institute of Industrial Science and Technology RIST
Pohang Iron and Steel Co Ltd
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Abstract

(57)【要約】 【目的】 本発明の目的は、有機金属気相成長法を用い
て既存のＧａＡｓ／ＡｌＧａＡｓ量子井戸電界効果トラ
ンジスタよりも優れた特性の超高速および超高周波用の
デルタドープト量子井戸電界効果トランジスタを提供す
ることにある。 【構成】 基板、超格子層、緩衝層、量子井戸層、キャ
ップ層及び抵抗性の層の順次に作製し、上記の抵抗性層
の上にソース、ドレイン、ゲートの電極が形成されるデ
ルタドープト量子井戸電界効果トランジスタを作製する
場合、上記の量子井戸は有機金属気相成長法を用いて低
い圧力の反応器の中で第１ＧａＡｓ層を成長し、ここに
Ｓｉの不純物をＳｉＨ4 またはＳｉ2 Ｈ6 にしてデルタ
ドーピングした後、再び第２ＧａＡｓ層を有機金属気相
成長法により結晶成長させることによって経済性のもつ
ＧａＡｓ／ＡｌＧａＡｓデルタドープト量子井戸電界効
果トランジスタが得られる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は超高速集積回路及び超高
周波回路等に多様に応用される量子井戸電界効果トラン
ジスタに関するもので、特に経済性の有するＧａＡｓ／
ＡｌＧａＡｓデルタドーピング量子井戸電界効果トラン
ジスタが得られる有機金属気相成長法（ＭＯＣＶＤ：Ｍ
ｅｔａｌｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）による量子井戸電界効果ト
ランジスタの製造方法に関するものである。
【０００２】
【従来の技術】これまで提案された超高速ＧａＡｓ／Ａ
ｌＧａＡｓデルタドーピング量子井戸電界効果トランジ
スタは分子線エピ結晶成長法（ＭＢＥ：Ｍｏｌｅｃｕｌ
ａｒＢｅａｍ Ｅｐｉｔａｘｙ）を用いて実現されてき
た上記分子線エピ結晶成長法によるＧａＡｓ／ＡｌＧａ
Ａｓデルタドーピング量子井戸電界効果トランジシタの
先行技術としては日本特許出願昭６１−２７６２６９号
が上げられる。ここではデルタドーピングされた量子井
戸チャンネルでない部分を用い、ゲートではドーピング
されたＧａＡｓが用いられてあるが、この場合、降伏電
圧が低くなおかつ安定な、優れた電界効果トランジスタ
の特性が得られるのが難しい。また他の先行技術として
は、１９８８年８月号エレトロニクス レタ第２４巻第
１６号１０３４ページでのＩｓｈｉｂａｓｈｉ研究チー
ムにより提案されたＧａＡｓ電界効果トランジスタが上
げられる。ここでは０．１５μｍゲート長さのＧａＡｓ
電界効果トランジスタより比較的に高い４００ｍＳ／mm
の内部相互コンダクタンスが得られている。また他の先
行技術としては、１９８６年５月号ＩＥＥＥ第３３巻第
５号６２５ページでのＥ．Ｆ．Ｓｃｈｕｂｅｒｔ研究チ
ームにより提案された電界効果トランジスタがある。こ
こでは分子線エピ結晶成長法でＧａＡｓでＤｉｒａｃの
デルタ関数（Ｄｉｒａｃ Ｄｅｌｔａ Ｆｕｎｃｔｉｏ
ｎ）に従う電子濃度分布としてドーピングし、電界効果
トランジスタに用いられている。この場合、高い２次元
電子ガス（２ＤＥＧ：Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅ
ｌｃｔｒｏｎ Ｇａｓ）と高い降伏電圧、そして高い相
互コンダクタンスが得られ高性能の素子作製ができる。
また、１９９０年８月号ＩＥＥＥ第３７巻第３８号１９
２４〜１９２６ページでのＷ．Ｐ．Ｈｏｎｇ研究チーム
により提案された電界効果トランジスタは分子線エピ結
晶成長法であり、キャップ層（Ｃａｐ Ｌａｙｅｒ）の
３００Åである場合１．３μｍゲート長さでの相互コン
ダクタンスが１６０ｍｓ／mm、ゲート電圧変化幅が２．
１Ｖ、最大ドレイン電流が４２０ｍＡ／mmの特性を有す
る。
【０００３】
【発明が解決しようとする課題】しかし、上記述べた先
行技術としては主に分子線エピ結晶成長法を用い、デル
タドーピングを行ったＧａＡｓ／ＡｌＧａＡｓ量子井戸
電界効果トランジスタが実現されてあり、分子線エピ成
長法では１０-11 Ｔｏｒｒ以下の超高真空度が要求され
るため経済性及び大量生産性に問題点が多い。
【０００４】本発明は産業化に容易な有機金属気相成長
法を用い、既存のＧａＡｓ／ＡｌＧａＡｓ量子井戸電界
効果トランジスタよりもっと優れた特性を有する超高速
及び超高周波用の超高性能のＧａＡｓ／ＡｌＧａＡｓデ
ルタドーピング量子井戸電界効果トランジスタの製造方
法を提案する。
【０００５】
【課題を解決するための手段】本発明はＧａＡｓ／Ａｌ
ＧａＡｓエピ結晶成長温度をデルタドーピング分布が広
がれなくなおかつ高品質のエピ結晶成長が可能な６５０
〜７５０℃範囲で行う。
【０００６】エピ結晶成長温度が６５０℃以下の場合、
良好なエピ結晶成長層が得られなく７５０℃の場合、デ
ルタドーピングされたドーピング分布が広がり電子素子
への適用に不適当である。量子井戸の厚さは１００〜２
００Å範囲である。
【０００７】１００Å以下の量子井戸の厚さの場合、キ
ャリアの閉じ込めが悪くなって素子の性能が下がり、２
００Å以上の厚さの場合には量子効果が減って行く。Ａ
ｌＧａＡｓ層のキャップ層はデルタドーピング分布の広
がりを最小化にしながら最大相互コンダクタンスが得ら
れる１００〜１５０Åの厚さにする。キャップの厚さが
１００Å以下の場合、トンネル効果が出てきて、素子特
性が劣る。５００Åの厚さ以上のときゲートとチャンネ
ルとの距離をリセス（Ｒｅｃｅｓｓ）工程を通じて調節
可能であるがソース−ドレイン間の電気抵抗が大きくな
り、ドーピング分布の広がり現象が起きて素子特性が下
がる。デルタドーピングのときｎ型不純物としてＳｉＨ
4 とＳｉ2 Ｈ6 を用いＧａＡｓ層の中のＳｉドーピング
範囲を２−７×１０12／cm2 にもっていく。上記のＳｉ
のドーピングによる電子濃度は上記ＳｉＨ4 あるいはＳ
ｉ2 Ｈ6 を用いて調節する。エピ層の境界面は急峻であ
ることとなお、かつ厚さの制御が十分できることが要求
される。
【０００８】
【実施例】以下の添付した図面を参考資料にして、本発
明の実例を説明する。
【０００９】図１は本発明の有機金属気相成長技術を用
い、電子が流れていくＧａＡｓ層の通路にデルタドーピ
ングを行ったＧａＡｓ／Ａ１０．３Ｇａ０．７Ａｓ量子
井戸電界効果トランジスタの垂直断面の構造を示す。
【００１０】ここでのＧａＡｓ基板１はトクロルエチレ
ン、アセトン、メタノルの手順でやって超音波洗浄器の
中で各々５分間ずつ有機物を洗浄した後、硫酸：過酸化
水素：イオン交換水＝４：１：１の溶液の中で３０秒間
エッチングを行う。エピ結晶成長のための装置は日本酸
素（株）（Ｎｉｐｐｏｎ Ｓａｎｓｏ Ｃｏ．）の有機
金属気相成長装置を用いて総流量を毎分当り６標準リッ
トル（ＳＬＭ）に保って反応管の圧力は７６Ｔｏｒｒで
行った。
【００１１】超格子（Ｓ／Ｌ：Ｓｕｐｅｒｌａｔｔｉｃ
ｅ）層２はＧａＡｓ基板１の上に作られている。この超
格子２層はトリメチルガリウム（ＴＭＧ：Ｔｒｉｍｅｔ
ｈｙｌｇａｌｌｉｕｍ）とトリメチルアルミニウム（Ｔ
ＭＡ：Ｔｒｉｍｅｔｈｙｌａｌｕｍｉｎｉｕｍ）の流量
を各々５．８ｓｃｃｍ４．８ｓｃｃｍにして、アルシン
（ＡｓＨ3 ）ガスは０．３ＳＬＭを流して、反応管の中
でＧａＡｓとＡ１０．４５Ｇａ０．５５Ａｓが各々５０
Åの超格子を２０周期で成長させる。このときエピ成長
割合はＧａＡｓが５Å／ｓｅｃであり、ＡｌＧａＡｓは
６．４Å／ｓｅｃである。
【００１２】上記超格子層２の上にはドーピングされて
いないＡｌＧａＡｓの緩衝層３が成長される。このＡｌ
ＧａＡｓ緩衝層３はトリメチルガリウムとトリメチルア
ルミニウムの流量を各々５．８ｓｃｃｍ、２．５ｓｃｃ
ｍにしてＧａＡｓの成長割合は５Å／ｓｅｃ、ＡｌＧａ
Ａｓのエピ結晶成長の割合は５．３Å／ｓｅｃが得ら
れ、３１分の間に１０，０００ÅのＡｌＧａＡｓ層を成
長させる。
【００１３】上記の緩衝層３の上にはＧａＡｓの量子井
戸（１）４を成長する。この量子井戸（１）４はトリメ
チルガリウムの流量を５．８ｓｃｃｍにして、１５秒間
７５Åを成長させる。次にトリメチルガリウムのバルブ
を止めてＳｉＨ4 又はＳｉ2Ｈ6 ガスのバルブを開けて
ＧａＡｓ量子井戸（１）４にｎ型不純物であるＳｉをデ
ルタドーピングする。このときドーピング前に１５秒、
ドーピングした後に７秒間の排気時間を取る。
【００１４】上記量子井戸（１）４の上に有機金属気相
法を用いてＳｉをデルタドーピングした後、再び量子井
戸（１）４の成長条件と同一な条件で量子井戸（２）５
を成長させる。量子井戸（２）５の上にはＡｌＧａＡｓ
キャップ層６が作られる。このキャップ層６はトリメチ
ルガリウムとトリメチルアルミニウムの流量を各々５．
８ｓｃｃｍと２．５ｓｃｃｍ流して５６秒間ＡｌＧａＡ
ｓ層を成長させる。このときの成長割合は緩衝層３の成
長割合に等しいため約３００Åの厚さのキャップ層６が
成長させる。この後、抵抗性接触のために上記キャップ
６上にＧａＡｓの抵抗性の層７を２０Åの厚さに成長さ
せる。このときトリメチルガリウムの流量は５．８ｓｃ
ｃｍ、成長時間は４秒である。
【００１５】一方、上記の工程で用いられた原料はトリ
メチルアルミニウムが２０℃の恒温槽、トリメチルガリ
ウムは−１０℃の恒温槽を用い、アルシンは１０％の水
素で希釈されたガス、シランは水素で希釈された１００
ｐｐｍのガスを用いた。成長温度は７００〜７５０℃で
ある。特に成長温度を上げるときと成長の後、温度を下
げるとき基板温度が４００℃以上であればＧａＡｓ基板
１の表面の熱分解を避けるために２００ｓｃｃｍのＡｓ
Ｈ3 を流す。
【００１６】下記の表１には各層のガス流量、時間、成
長温度が示されている。
【００１７】
【表１】
【００１８】これから電界効果トランジスタの製造工程
について述べる。素子分離にはメサエッチングと低い不
純物濃度をもつドーピングされていない層となってい
る。
【００１９】メサエッチング工程はマスク合せをを用い
て素子の型を作製し、燐酸・過酸化水素・イオン交換水
（１：１：２５）の混合溶液を用いて１２秒間７００Å
位エッチングする。続いて次の工程である抵抗性接触層
の工程は先ず光レジストを外して抵抗性接触のパターン
をマスクを用いて作ってＡｕＧｅ（１２００Å）／Ｎｉ
（３５０Å）／Ａｕ（１５００Å）の手順で合金を熱蒸
着させる。次にリフトオフ（Ｌｉｆｔ−ｏｆｆ）工程を
用いて必要な所に金属を残し、急速熱処理を行う。上記
の熱処理の条件は４３０℃、３０秒である。それからゲ
ート工程はゲートマスクで２μｍのパターンをマスク合
せを用いて作製する。ゲートリセスの工程は燐酸：過酸
化水素：イオン交換水（３：１：５０）の溶液の中に３
秒つけた後、イオン交換水で洗浄し、窒素で乾燥させ
る。続いて水酸化アンモニウム：イオン交換水（１：１
５）の溶液の中に１５秒漬けた後窒素を用いて乾燥させ
て、金属の蒸着器の中に入れてＡｕを０．３μｍまで蒸
着した後、リフトオフ工程を行う。最終的にデルタドー
ピングＧａＡｓ／ＡｌＧａＡｓ量子井戸電界効果トラン
ジスタを作製した。
【００２０】このように作製されたデルタドープトＧａ
Ａｓ／Ａｌ０．３Ｇａ０．７Ａｓ量子井戸電界効果トラ
ンジスタのドレイン−ソースの間の電圧による電流特性
曲線を図２に、それからゲート電圧による相互コンダク
タンスとドレイン電流曲線を図３に示されている。
【００２１】ここで参照されるように電界効果トランジ
スタのゲートの長さが１μｍの場合、相互コンダクタン
スが１９０ｍＳ／mm、ゲート電圧の変化の幅が２．５Ｖ
であり、ドレイン電流の線形性が極めて優秀な電気的特
性が得られた。特に最大ドレイン電流が４２５ｍＡ／mm
であり、従来の発表されたＧａＡｓ系電界効果トランジ
スタより全体的に数十倍以上改善された電気的特性が得
られた。
【００２２】図４は本発明によるＧａＡｓ／Ａｌ０．３
Ｇａ０．７Ａｓデルタドープト量子井戸をもつショット
キダイオードの電圧−電流特性曲線を示す。
【００２３】図５は本発明によるデルタドープトＧａＡ
ｓ／Ａｌ０．３Ｇａ０．７Ａｓ量子井戸構造のデルタド
ーピング分布を容量−電圧の測定方法によりはかったグ
ラフである。ここでＳｉのデルタドーピング濃度の半値
幅は４３Åであり、かなり細い線である。
【００２４】図６には本発明による２μｍ×１００μｍ
のデルタドープトＧａＡｓ／Ａｌ０．３Ｇａ０．７Ａｓ
量子井戸電界効果トランジスタの電流利得遮断周波数
（ｆT）と電力利得遮断周波数（ｆmax ）が示されてい
る。
【００２５】以上に述べたように本発明は低圧有機金属
気相成長の技術を用いて超高速、超高性のデルタドープ
トＧａＡｓ／ＡｌＧａＡｓ量子井戸電界効果トランジス
タが得られ、超高真空度が要求される従来の分子線エピ
成長法によるデルタドープト量子井戸電界効果トランジ
スタに比べ優れた経済性をもち、また電界効果トランジ
スタのいろいろ特性の向上とともに大型コンピュータや
超高速大容量の情報処理のシステム等に応用できる特有
の効果がある。また超高性能の移動通信や衛星通信シス
テムの分野での応用の可能性も強い。
【図面の簡単な説明】
【図１】本発明に従う電界効果トランジスタの垂直断面
構造図。
【図２】本発明に従う電界効果トランジスタのドレイン
−ソース電圧に対する電流特性曲線図。
【図３】本発明に従う電界効果トランジスタのゲート電
圧に対する相互コンダクタンス及びドレイン電流特性曲
線図。
【図４】本発明に従って作製されたショットキーダイオ
ードの電圧−電流特性曲線図。
【図５】本発明に従う電界効果トランジスタの量子井戸
でのデルタドーピングの分布図。
【図６】本発明に従う電界効果トランジスタの電流利得
遮断周波数及び電力利得遮断周波数の特性曲線図。
【符号の説明】
１ ＧａＡｓ基板 ２ 超格子層 ３ 緩衝層 ４ 量子井戸１ ５ 量子井戸２ ６ キャップ層 ７ 抵抗性の層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/66 29/78 (72)発明者 張 景 植 大韓民国 慶尚北道 浦項市 浦項工科大 學 奇宿舍 ９−313

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 基板、超格子層、緩衝層、量子井戸、キ
    ャップ層及び抵抗性層の順次に作製し、上記のキャップ
    層及び抵抗性の層の上に合金化工程及びリフトオフ工程
    を通じてソース、ドレイン、ゲートの電極を作製するデ
    ルタドープト量子井戸電界効果トランジスタの製造方法
    について、上記の量子井戸は反応器の中にトリメチルガ
    リウムとアルシンを流しＧａＡｓ量子井戸（１）を有機
    金属気相成長させた後、上記の量子井戸（１）の上にＳ
    ｉのｎ型不純物をデルタドーピングする。続いてトリメ
    チルガリウムとアルシンを流しＧａＡｓの量子井戸
    （２）を有機金属気相成長させることを特徴とするデル
    タドープト量子井戸電界効果トランジスタの製造方法。
  2. 【請求項２】 請求項１において前記有機金属気相成長
    の成長温度は６５０−７５０℃範囲であることを特徴と
    するデルタドープト量子井戸電界効果トランジスタの製
    造方法。
  3. 【請求項３】 請求項１において上記の量子井戸（１，
    ２）の厚さの合計が１００−２００Åの範囲であること
    を特徴とするデルタドープト量子井戸電界効果トランジ
    スタの製造方法。
  4. 【請求項４】 請求項１において上記の量子井戸（１）
    の上にＳｉデルタドーピングのための不純物をＳｉＨ4
    であることを特徴とするデルタドープト量子井戸電界効
    果トランジスタの製造方法。
  5. 【請求項５】 請求項１において上記の量子井戸上のＳ
    ｉのデルタドーピングのためのＳｉ2 Ｈ6 であることを
    特徴とするデルタドープト量子井戸電界効果トランジス
    タの製造方法。
  6. 【請求項６】 請求項４または請求項５において前記デ
    ルタドーピングの範囲は２−７×１０12／cm2 であるこ
    とを特徴とするデルタドープト量子井戸電界効果トラン
    ジスタの製造方法。
  7. 【請求項７】 請求項１において前記デルタドーピング
    は反応器の圧力７６Ｔｏｒｒ以下でドーピング前に５−
    １５秒、またドーピングの後に３−７秒の間に排気させ
    ることを特徴とするデルタドープト電界効果トランジス
    タの製造方法。
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Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5610085A (en) * 1993-11-29 1997-03-11 Texas Instruments Incorporated Method of making a vertical FET using epitaxial overgrowth
KR0144821B1 (ko) * 1994-05-16 1998-07-01 양승택 저전원전압으로 작동가능한 갈륨비소 반도체 전력소자의 제조 방법
CN1254026C (zh) 2000-11-21 2006-04-26 松下电器产业株式会社 通信***用仪器
US7112830B2 (en) * 2002-11-25 2006-09-26 Apa Enterprises, Inc. Super lattice modification of overlying transistor
MXPA05007878A (es) * 2003-01-29 2006-02-08 Polylc Gmbh & Co Kg Unidad de memoria organica y circuito impulsor para la misma.
JP4601263B2 (ja) * 2003-04-25 2010-12-22 三菱電機株式会社 電界効果トランジスタ
JP4469139B2 (ja) * 2003-04-28 2010-05-26 シャープ株式会社 化合物半導体ｆｅｔ
US7601980B2 (en) * 2006-12-29 2009-10-13 Intel Corporation Dopant confinement in the delta doped layer using a dopant segregation barrier in quantum well structures
US8080820B2 (en) * 2009-03-16 2011-12-20 Intel Corporation Apparatus and methods for improving parallel conduction in a quantum well device
CN101997029B (zh) * 2009-08-26 2012-07-25 中国科学院半导体研究所 高迁移率量子点场效应晶体管及其制作方法
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
KR101891373B1 (ko) 2011-08-05 2018-08-24 엠아이이 후지쯔 세미컨덕터 리미티드 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
JP2016500927A (ja) 2012-10-31 2016-01-14 三重富士通セミコンダクター株式会社 低変動トランジスタ・ペリフェラル回路を備えるｄｒａｍ型デバイス、及び関連する方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58219731A (ja) * 1982-06-15 1983-12-21 Toshiba Corp 化合物半導体の気相成長方法
JPS6187318A (ja) * 1984-10-05 1986-05-02 Toshiba Corp ガリウム・アルミニウム・砒素層へのド−ピング方法
JPS61174775A (ja) * 1985-01-30 1986-08-06 Fujitsu Ltd 半導体装置
JPS6242569A (ja) * 1985-08-20 1987-02-24 Fujitsu Ltd 電界効果型トランジスタ
JPS62136882A (ja) * 1985-12-11 1987-06-19 Fujitsu Ltd 高速電界効果半導体装置
JPH02205362A (ja) * 1988-12-28 1990-08-15 American Teleph & Telegr Co <Att> ＧａＡｓ集積回路およびその製造方法
JPH02230746A (ja) * 1989-03-03 1990-09-13 Hitachi Ltd 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5728322A (en) * 1980-07-28 1982-02-16 Fujitsu Ltd Formation of semiconductor single crystal layer
US4882609A (en) * 1984-11-19 1989-11-21 Max-Planck Gesellschaft Zur Forderung Der Wissenschafter E.V. Semiconductor devices with at least one monoatomic layer of doping atoms
JPS61276269A (ja) * 1985-05-30 1986-12-06 Fujitsu Ltd ヘテロ接合型電界効果トランジスタ
FR2610150B1 (fr) * 1987-01-23 1989-05-12 Trailigaz Dispositif d'alimentation electrique pour un ozoneur
JPH01171279A (ja) * 1987-12-25 1989-07-06 Mitsubishi Monsanto Chem Co 半導体装置
US4994408A (en) * 1989-02-06 1991-02-19 Motorola Inc. Epitaxial film growth using low pressure MOCVD
US5021360A (en) * 1989-09-25 1991-06-04 Gte Laboratories Incorporated Method of farbicating highly lattice mismatched quantum well structures
JPH03288448A (ja) * 1990-04-05 1991-12-18 Nec Corp 電界効果トランジスタ
JP2919581B2 (ja) * 1990-08-31 1999-07-12 三洋電機株式会社 速度変調トランジスタ
JPH04112548A (ja) * 1990-08-31 1992-04-14 Sanyo Electric Co Ltd 速度変調トランジスタ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58219731A (ja) * 1982-06-15 1983-12-21 Toshiba Corp 化合物半導体の気相成長方法
JPS6187318A (ja) * 1984-10-05 1986-05-02 Toshiba Corp ガリウム・アルミニウム・砒素層へのド−ピング方法
JPS61174775A (ja) * 1985-01-30 1986-08-06 Fujitsu Ltd 半導体装置
JPS6242569A (ja) * 1985-08-20 1987-02-24 Fujitsu Ltd 電界効果型トランジスタ
JPS62136882A (ja) * 1985-12-11 1987-06-19 Fujitsu Ltd 高速電界効果半導体装置
JPH02205362A (ja) * 1988-12-28 1990-08-15 American Teleph & Telegr Co <Att> ＧａＡｓ集積回路およびその製造方法
JPH02230746A (ja) * 1989-03-03 1990-09-13 Hitachi Ltd 半導体装置

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Publication number Publication date
US5284782A (en) 1994-02-08
KR930006983A (ko) 1993-04-22
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EP0531621A3 (en) 1995-08-30
CN1070515A (zh) 1993-03-31
KR940006711B1 (ko) 1994-07-25
CN1025091C (zh) 1994-06-15

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