JPH079442B2 - 電流検出回路 - Google Patents

電流検出回路

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JPH079442B2 JP1242024A JP24202489A JPH079442B2 JP H079442 B2 JPH079442 B2 JP H079442B2 JP 1242024 A JP1242024 A JP 1242024A JP 24202489 A JP24202489 A JP 24202489A JP H079442 B2 JPH079442 B2 JP H079442B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はFET（電界効果トランジスタ）を用いた電流検
出回路に関し、特に電力回路の過電流検出回路に使用さ
れるものである。
（従来の技術） 従来、電流検出するためには、電流経路に直列に抵抗を
挿入し、電流、抵抗による電圧降下を利用するものが主
流である。
一方、他の従来技術として、米国特許第4,553,084号に
示すものがある。このものは、出力回路の主FETとセン
スFETのゲートが共通のユニットセルを用い、上記主FET
を流れる出力回路電流を、上記センスFETを用いたセン
ス回路電流に対応変換し、センスFETに直列接続された
抵抗、及びその両端に接続されるオペアンプを通して、
上記出力回路の電流を検出するものである。
（発明が解決しようとする課題） 前記抵抗を使う従来技術では、電力回路において電流値
が大きいため、電力損失の面から見て抵抗を小さくしな
ければならない。この場合精度よく小抵抗をつくるのは
困難だから、集積回路化に不向きである。また検出精度
の面から見て、センス回路の特性から、センサ抵抗の電
圧降下は大きい方がよく、この場合電力回路の集積回路
化に不向きの問題が生じる。
また上記米国特許の技術にしても、ゲート共通の主FET
とセンサFETのユニットセルを使っているため、集積回
路内で主FETとセンスFETのソース間分離が必要である。
またセンス回路のセンス抵抗による検出電圧を小さくす
る場合、その後段のオペアンプの精度が要求される。
本発明は上記実情に鑑みてなされたもので、上記従来技
術の種々の欠点を改善し、更にまた電流検出の精度を向
上させ得る電流検出回路を提供するものである。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、 （１）負荷電流が流れる経路に出力用の第１のFETを直
列接続した負荷回路を設け、第２のFETに定電流を流し
て第２のFETから基準電圧を得る基準電圧回路を設け、
前記第１のFETの端子電圧に応じた電圧をスイッチ素子
を介した第１の入力と前記基準電圧回路の出力が第２の
入力となる増幅器を設け、この増幅器の出力から前記負
荷回路を流れる電流を検出する構成としたことを特徴と
する電流検出回路である。また本発明は、 （２）前記第２の入力に第２のFETの端子電圧を用い、
前記第１のFETのゲートを制御する電圧を用いて前記ス
イッチ素子を制御し、かつ前記入力信号を遅延回路を通
した信号で前記第２のFETのゲートを制御する構成とし
たことを特徴とする上記（１）項に記載の電流検出回路
である。
即ち本発明は上記目的を達成するために、従来の如く負
荷に直列に検出抵抗を挿入することなしに、回路を構成
する。またFETのドレイン、ソース間電圧と、ドレイン
電流に着目し、電流が流れたことで生ずる損失を最小に
するために、電流を電圧に変換したこと、基準電圧（設
定電圧）回路にFETのスイッチ特性と同様な特性を利用
したこと、このFETのオン信号経路に遅延回路を設け、
検出誤差を防止するようにしたことなどが特徴である。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図であり、ソース接地型の場合の例
である。第１図において１は信号入力端子、２は出力用
FET（MOSトランジスタ）３の駆動回路である。負荷回路
４は、電圧V4の供給端と接地間に直列接続された負荷５
とトランジスタ３を有する。スイッチ素子６は、バイポ
ーラトランジスタ7,8（面積比は1:n）、抵抗9,10,MOSト
ランジスタ11を有し、このスイッチ素子６は、駆動回路
２の出力に応じたトランジスタ駆動で、トランジスタ３
のソース、ドレイン間の電圧V1をV3に伝える役目をす
る。基準電圧回路12は、電圧V3の供給端と接地間に直列
接続された定電流源13とMOSトランジスタ14を有し、基
準電圧Vrを発生する。増幅器としてのコンパレータ15は
電圧VsとVrを比較し、その比較結果を出力端子18に出力
する。遅延回路17は、入力端子１からトランジスタ14の
ゲートへの駆動信号を、第２図の時間t0だけ遅らす回路
である。
第１図の回路においては、トランジスタ３をオンさせる
入力信号を端子１に印加すると、駆動回路２の動作（ト
ランジスタ３のゲート、ソース間に充分オンで得る電圧
の印加）が行なわれ、トランジスタ３はオン状態にな
る。このオン状態のときに、スイッチ素子６を介してト
ランジスタ３のソース、ドレイン間電圧を、電圧Vsとし
てコンパレータ15の一方の入力端へ入力し、基準電圧回
路12の出力Vrと比較し、負荷電流Ioutを検出する。この
検出のための設定電流は任意に決定でき、設定方法は Iout・Ron＝IO・ron …（１） ここでIoはトランジスタ14の定電流値、RONはトランジ
スタ３のオン抵抗、rONはトランジスタ14のオン抵抗で
ある。即ち（２）式の電流値Ioutがトランジスタ３を流
れることにより生じる電圧Vsが、基準電圧回路12の出力
電圧Vrより大きいか否か、換言すればコンパレータ15の
出力（“1"または“0"）を見れば、（２）式のIoutが一
定値より大きいか否かが検出される。これは、定電流源
13の温度特性を補償すれば、上記rON,RONは正の温度係
数をもつが、これらが互いに打ち消し合い、温度依存性
が小さい電流検出回路になる。（rON,RONは適当に設定
可）また駆動回路２によって（接地方法がソース接地
か、後述のドレイン接地かによっても）トランジスタ３
が充分オンし、かつ電圧V1がVsに伝わるまでに時間がか
かり、電流検出回路が、出力トランジスタ３が充分する
以前に誤動作するおそれも、第１図の如く遅延回路17を
設けることで、トランジスタ14が駆動されるまで第２図
の時間toをとってあるから、上記誤動作の問題を解消で
きる。それから基準電圧回路12にMOSトランジスタ14の
スイッチング特性を使い、出力MOSトランジスタ３のソ
ース、ドレイン間の電圧が充分オンになるまでの変化を
打ち消し、精度の高い電流検出回路になる。
以上の如く本実施例によれば、次のような利点がある。
（イ）前記前者の従来例は、検出抵抗が電流経路に直列
に入るため、検出抵抗での損失が生じ、これは特に電力
回路において負荷電流が大きくなった場合に顕著であ
る。しかし第１図では、負荷電流経路に従来の如き検出
抵抗を直列挿入しないため、それによる損失がないし、
また小抵抗のFETは精度よくつくれるから、大電流の出
力状態を精度よく検出できる。
（ロ）前記後者の従来例（米国特許）では、出力用FET
（主FET）と検出（センス）用FETを同一のユニット群か
ら使うため、出力用とセンス用FETのソース間に分離が
必要であるし、または検出電圧を小さくしなければなら
ないが、第１図ではトランジスタ3,14を、予め別回路と
して分離しているので、自由に構成できる。またFET3,1
4のソース、ドレイン間の電圧を検出するので、検出増
幅器15の精度面についても容易に向上できる。
（ハ）また出力用トランジスタ３の駆動信号に対し、基
準電圧回路12の駆動信号を、第２図のto分遅らせる遅延
回路17を設けたため、第２図の誤動作危険性大領域Ａを
避け、トランジスタ14の充分なオンとトランジスタ３の
充分なオンとのタイミングを合わせたため、両トランジ
スタのスイッチング時の検出誤差を充分小さくできる。
第３図、第４図は本発明の別の実施例で、第１図のもの
と対応する個所には同一符号を用いている。第３図はト
ランジスタ３と負荷５の配置を入れ換え、スイッチ素子
６を分してトランジスタ３のソース、ドレイン間電圧を
得、これをオペアンプ21の各入力とし、オペアンプ21の
出力をコンパレータ15の入力としている。第４図は、第
１図と第３図のものを一般化して示した回路である。
なお本発明は実施例のみに限らず種々の応用が可能であ
る。例えばFETのソース、ドレイン間電圧を検出する方
法は種々考えられる。またコンパレータ15をオペアンプ
としてもよい。この場合RONとrONの設定で、オペアンプ
としてアナログ的な電流値に変換、検出できる。換言す
れば、上記オペアンプの出力はアナログ信号であり、端
子18側で電圧−電流変換回路を用いれば、出力電流Iout
の具体値が得られる。
［発明の効果］ 以上説明した如く本発明によれば、電力損失が少なく、
高検出精度が得られ、また集積回路化に適した電流検出
回路が提供できるものである。
【図面の簡単な説明】
第１図は本発明の一実施例の回路図、第２図は同回路の
作用を示す信号波形図、第３図、第４図は本発明の異な
る実施例の回路図である。 １……入力端子、、２……FET駆動回路、3,11,14……FE
T、４……負荷回路、５……負荷、６……スイッチ素
子、12……基準電圧回路、15……コンパレータ（オペア
ンプでも可）、17……遅延回路、18……出力端子、21…
…オペアンプ。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】負荷電流が流れる経路に出力用の第１のFE
    Tを直列接続した負荷回路を設け、第２のFETに定電流を
    流して第２のFETから基準電圧を得る基準電圧回路を設
    け、前記第１のFETの端子電圧に応じた電圧がスイッチ
    素子を介して第１の入力として供給されかつ前記基準電
    圧回路の出力が第２の入力として供給される増幅器を設
    け、この増幅器の出力から前記負荷回路を流れる電流を
    検出する構成としたことを特徴とする電流検出回路。
  2. 【請求項２】前記第２の入力に第２のFETの端子電圧を
    用い、前記第１のFETのゲートを制御する電圧を用いて
    前記スイッチ素子を制御し、かつ前記入力信号を遅延回
    路を通した信号で前記第２のFETのゲートを制御する構
    成としたことを特徴とする請求項１に記載の電流検出回
    路。
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