JPH0794077A - 電子デバイス - Google Patents
電子デバイスInfo
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- JPH0794077A JPH0794077A JP23857193A JP23857193A JPH0794077A JP H0794077 A JPH0794077 A JP H0794077A JP 23857193 A JP23857193 A JP 23857193A JP 23857193 A JP23857193 A JP 23857193A JP H0794077 A JPH0794077 A JP H0794077A
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- electronic device
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- emitter
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
- H01J1/02—Main electrodes
- H01J1/30—Cold cathodes, e.g. field-emissive cathode
- H01J1/304—Field-emissive cathodes
- H01J1/3042—Field-emissive cathodes microengineered, e.g. Spindt-type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J2201/00—Electrodes common to discharge tubes
- H01J2201/30—Cold cathodes
- H01J2201/304—Field emission cathodes
- H01J2201/30446—Field emission cathodes characterised by the emitter material
- H01J2201/30453—Carbon types
- H01J2201/30457—Diamond
Landscapes
- Cold Cathode And The Manufacture (AREA)
- Saccharide Compounds (AREA)
- Electroluminescent Light Sources (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 マイクロ電子技術をダイヤモンドに適用し、
放出電流及び電流利得が増大すると共に、耐電圧または
耐電流が増大する電子デバイスを提供する。 【構成】 単結晶ダイヤモンドからなる基板１上には、
高抵抗ダイヤモンドからなるｉ型層２、及び低抵抗ダイ
ヤモンドからなるｎ型層３を順次積層して形成する。ｎ
型層は平滑な表面を有し、所定領域に凸状のエミッタ部
が突出する。エミッタ部は範囲１〜１０μｍ角の底部面
積を有し、底部最小幅の１／１０程度の高さを有する。
ダイヤモンドは電子親和力が負でゼロに非常に近いた
め、伝導帯と真空準位との差が微小である。ｎ型層では
ｎ型ドーパントとして高濃度に窒素がドープされてお
り、ドナー準位が縮退して伝導帯付近に存在しているの
で、電子の伝導として金属性伝導が支配的であり、エミ
ッタ部の先端が微細でなくとも、小さい電界強度による
電界放出で容易に真空中に電子が取り出される。
放出電流及び電流利得が増大すると共に、耐電圧または
耐電流が増大する電子デバイスを提供する。 【構成】 単結晶ダイヤモンドからなる基板１上には、
高抵抗ダイヤモンドからなるｉ型層２、及び低抵抗ダイ
ヤモンドからなるｎ型層３を順次積層して形成する。ｎ
型層は平滑な表面を有し、所定領域に凸状のエミッタ部
が突出する。エミッタ部は範囲１〜１０μｍ角の底部面
積を有し、底部最小幅の１／１０程度の高さを有する。
ダイヤモンドは電子親和力が負でゼロに非常に近いた
め、伝導帯と真空準位との差が微小である。ｎ型層では
ｎ型ドーパントとして高濃度に窒素がドープされてお
り、ドナー準位が縮退して伝導帯付近に存在しているの
で、電子の伝導として金属性伝導が支配的であり、エミ
ッタ部の先端が微細でなくとも、小さい電界強度による
電界放出で容易に真空中に電子が取り出される。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロ真空管、発光
素子アレイ等において電子線のエミッタとして機能する
冷陰極素子に利用される電子デバイスに関する。
素子アレイ等において電子線のエミッタとして機能する
冷陰極素子に利用される電子デバイスに関する。
【０００２】
【従来の技術】従来の半導体デバイスには、電子易動度
が真空中と比較して１／１０００程度と小さいというこ
とや、放射線に対する信頼性が低いという短所があっ
た。一方、従来の真空管には、このような短所が存在し
ていなかった。そのため、Ｓｉ半導体デバイスにおいて
培われた微細加工技術を用いてマイクロ真空管を製造す
ることにより、従来の真空管の性能を有するＩＣが作成
可能であると考えられるようになった。したがって、近
年、Ｓｉ半導体デバイスの製造技術を駆使することによ
り、従来の半導体デバイスの短所を克服するマイクロ真
空管が盛んに研究開発されている。
が真空中と比較して１／１０００程度と小さいというこ
とや、放射線に対する信頼性が低いという短所があっ
た。一方、従来の真空管には、このような短所が存在し
ていなかった。そのため、Ｓｉ半導体デバイスにおいて
培われた微細加工技術を用いてマイクロ真空管を製造す
ることにより、従来の真空管の性能を有するＩＣが作成
可能であると考えられるようになった。したがって、近
年、Ｓｉ半導体デバイスの製造技術を駆使することによ
り、従来の半導体デバイスの短所を克服するマイクロ真
空管が盛んに研究開発されている。
【０００３】このような動向に関連し、マイクロ真空
管、発光素子アレイ等に用いられる電子線のエミッタが
研究されている。しかしながら、従来の真空管では、動
作開始から使用可能になるまで数分間の長い待機時間を
要するという短所があった。そのため、マイクロ真空管
などの電子デバイスでは、Ｓｉ半導体デバイスの製造技
術によりエミッタ部の先端を非常に鋭い針のように微細
加工し、電界放出で電子を取り出すことにより、待機時
間が非常に短縮されるようになった。
管、発光素子アレイ等に用いられる電子線のエミッタが
研究されている。しかしながら、従来の真空管では、動
作開始から使用可能になるまで数分間の長い待機時間を
要するという短所があった。そのため、マイクロ真空管
などの電子デバイスでは、Ｓｉ半導体デバイスの製造技
術によりエミッタ部の先端を非常に鋭い針のように微細
加工し、電界放出で電子を取り出すことにより、待機時
間が非常に短縮されるようになった。
【０００４】また、近年、電子デバイスの材料としてダ
イヤモンドを利用することが注目されている。ダイヤモ
ンドは熱伝導率が２０Ｗ／ｃｍ・Ｋであり、これは電子
デバイスの他の材料の中で最大であり、Ｓｉの１０倍以
上の値を有する。そのため、大きな電流密度に対して放
熱性に優れているので、高温下で動作可能な電子デバイ
スが形成され得る。
イヤモンドを利用することが注目されている。ダイヤモ
ンドは熱伝導率が２０Ｗ／ｃｍ・Ｋであり、これは電子
デバイスの他の材料の中で最大であり、Ｓｉの１０倍以
上の値を有する。そのため、大きな電流密度に対して放
熱性に優れているので、高温下で動作可能な電子デバイ
スが形成され得る。
【０００５】また、ダイヤモンドはノンドープの状態で
絶縁体であり、絶縁耐圧が大きい上に、誘電率が５．５
と小さく、破壊電界が５ｘ１０6 Ｖ／ｃｍと大きいとい
う特徴を有する。そのため、高周波で使用される大電力
用の電子デバイスとしても、有望である。
絶縁体であり、絶縁耐圧が大きい上に、誘電率が５．５
と小さく、破壊電界が５ｘ１０6 Ｖ／ｃｍと大きいとい
う特徴を有する。そのため、高周波で使用される大電力
用の電子デバイスとしても、有望である。
【０００６】低抵抗の導電性を有するダイヤモンドの作
製については、ＭＩＴのＧｅｉｓらがカーボンの注入に
よりｎ型ダイヤモンド半導体を形成している。
製については、ＭＩＴのＧｅｉｓらがカーボンの注入に
よりｎ型ダイヤモンド半導体を形成している。
【０００７】なお、このような先行技術に関しては、文
献"Appl.Phys.Lett.,vol.41,no.10,pp.950-952,Novembe
r 1982"などに詳細に記載されている。
献"Appl.Phys.Lett.,vol.41,no.10,pp.950-952,Novembe
r 1982"などに詳細に記載されている。
【０００８】
【発明が解決しようとする課題】上記従来の電子デバイ
スでは、容易に微細加工を行ってエミッタ部を作製する
ために、材料として単結晶シリコン基板やこれと併用し
て高融点を有する金属が用いられている。しかしなが
ら、このような材料から形成されているエミッタ部で
は、放出電流が１素子当りせいぜい１００μＡ程度であ
り、これにより構成されたトランジスタで評価された相
互コンダクタンスｇｍはμＳのオーダーに留まっている
という問題がある。これらの値は、通常の半導体デバイ
スに要求される放出電流、相互コンダクタンスそれぞれ
がｍＡ、ｍＳ程度のオーダーであることと比較し、非常
に小さいものである。
スでは、容易に微細加工を行ってエミッタ部を作製する
ために、材料として単結晶シリコン基板やこれと併用し
て高融点を有する金属が用いられている。しかしなが
ら、このような材料から形成されているエミッタ部で
は、放出電流が１素子当りせいぜい１００μＡ程度であ
り、これにより構成されたトランジスタで評価された相
互コンダクタンスｇｍはμＳのオーダーに留まっている
という問題がある。これらの値は、通常の半導体デバイ
スに要求される放出電流、相互コンダクタンスそれぞれ
がｍＡ、ｍＳ程度のオーダーであることと比較し、非常
に小さいものである。
【０００９】また、上記従来の電子デバイスでは、エミ
ッタ部を非常に低電圧で動作させるために、エミッタ部
の先端が非常に細く形成されている。そのため、このよ
うなエミッタ部では、動作中の電流密度が大きくなるの
で、耐電圧または耐電流が増大しないという問題があ
る。
ッタ部を非常に低電圧で動作させるために、エミッタ部
の先端が非常に細く形成されている。そのため、このよ
うなエミッタ部では、動作中の電流密度が大きくなるの
で、耐電圧または耐電流が増大しないという問題があ
る。
【００１０】さらに、上記従来のｎ型ダイヤモンド半導
体では、電子が効率良く取り出せないという問題があ
る。
体では、電子が効率良く取り出せないという問題があ
る。
【００１１】そこで、本発明は、以上の問題点に鑑みて
なされたものであり、マイクロ電子技術をダイヤモンド
に適用し、動作中のエミッタ部における電流密度を低減
することにより、放出電流及び電流利得が増大すると共
に、耐電圧または耐電流が増大する電子デバイスを提供
することを目的とする。
なされたものであり、マイクロ電子技術をダイヤモンド
に適用し、動作中のエミッタ部における電流密度を低減
することにより、放出電流及び電流利得が増大すると共
に、耐電圧または耐電流が増大する電子デバイスを提供
することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、上記の目的を
達成するために、真空容器内で電子を放出する電子デバ
イスにおいて、基板上に平滑な表面を有して形成された
ｎ型ダイヤモンド層を備え、このｎ型ダイヤモンド層
は、表面の所定領域に１０μｍ角以内の底部面積を有す
るエミッタ部が当該表面から突出して形成されているこ
とを特徴とする。
達成するために、真空容器内で電子を放出する電子デバ
イスにおいて、基板上に平滑な表面を有して形成された
ｎ型ダイヤモンド層を備え、このｎ型ダイヤモンド層
は、表面の所定領域に１０μｍ角以内の底部面積を有す
るエミッタ部が当該表面から突出して形成されているこ
とを特徴とする。
【００１３】また、本発明は、上記の目的を達成するた
めに、真空容器内で電子を放出する電子デバイスにおい
て、平滑な表面を有して形成された基板と、この基板の
表面の所定領域に１０μｍ角以内の底部面積を有し、当
該表面から突出して形成されたエミッタ部とを備え、こ
のエミッタ部は、先端領域にｎ型ダイヤモンド層が形成
されていることを特徴とする。
めに、真空容器内で電子を放出する電子デバイスにおい
て、平滑な表面を有して形成された基板と、この基板の
表面の所定領域に１０μｍ角以内の底部面積を有し、当
該表面から突出して形成されたエミッタ部とを備え、こ
のエミッタ部は、先端領域にｎ型ダイヤモンド層が形成
されていることを特徴とする。
【００１４】なお、上記エミッタ部は、基板上に複数個
が二次元的に配列されていることを特徴としてもよい。
が二次元的に配列されていることを特徴としてもよい。
【００１５】また、上記エミッタ部は、表面に対して所
定領域における最小幅の値の１／１０以上の高さを有し
て形成されていることを特徴としてもよい。
定領域における最小幅の値の１／１０以上の高さを有し
て形成されていることを特徴としてもよい。
【００１６】また、上記ｎ型ダイヤモンド層は、ｎ型ド
ーパントが窒素であることを特徴としてもよい。
ーパントが窒素であることを特徴としてもよい。
【００１７】また、上記ｎ型ダイヤモンド層は、窒素の
ドーパント濃度が１ｘ１０19ｃｍ−３以上であることを
特徴としてもよい。
ドーパント濃度が１ｘ１０19ｃｍ−３以上であることを
特徴としてもよい。
【００１８】また、上記ｎ型ダイヤモンド層は、窒素の
ドーパント濃度が硼素のドーパント濃度より大きく、か
つ当該硼素のドーパント濃度の１００倍以下であること
を特徴としてもよい。
ドーパント濃度が硼素のドーパント濃度より大きく、か
つ当該硼素のドーパント濃度の１００倍以下であること
を特徴としてもよい。
【００１９】さらに、上記ｎ型ダイヤモンド層は、窒素
のドーパント濃度が硼素のドーパント濃度より大きく、
かつ当該硼素のドーパント濃度の１０倍以下であること
を特徴としてもよい。
のドーパント濃度が硼素のドーパント濃度より大きく、
かつ当該硼素のドーパント濃度の１０倍以下であること
を特徴としてもよい。
【００２０】
【作用】本発明によれば、基板上に平滑な表面を有して
形成されたｎ型ダイヤモンド層に、当該表面の所定領域
に１０μｍ角以内の底部面積を有するエミッタ部が、当
該表面から突出して形成されている。
形成されたｎ型ダイヤモンド層に、当該表面の所定領域
に１０μｍ角以内の底部面積を有するエミッタ部が、当
該表面から突出して形成されている。
【００２１】このｎ型ダイヤモンド層を構成するダイヤ
モンドは、電子親和力がゼロに非常に近い値を有するこ
とにより、伝導帯と真空準位との差が微小である。ここ
で、本件出願の発明者は、ダイヤモンド中で電流を移動
させることにより、容易に電子を真空中に取り出せると
推測した。
モンドは、電子親和力がゼロに非常に近い値を有するこ
とにより、伝導帯と真空準位との差が微小である。ここ
で、本件出願の発明者は、ダイヤモンド中で電流を移動
させることにより、容易に電子を真空中に取り出せると
推測した。
【００２２】そこで、当該発明者は、ｎ型ドーパントと
して高濃度に窒素をドープすることにより、あるいは窒
素のドーパント濃度に対応して硼素をさらにドープする
ことによりｎ型ダイヤモンド層を形成し、電界放出によ
り非常に高効率で電子が真空中に放出されることを確認
した。このｎ型ダイヤモンド層では、ｎ型ドーパントが
高濃度にドープされていることにより、ドナー準位が縮
退して伝導帯付近に存在しているので、電子の伝導とし
て金属性伝導が支配的になっている。
して高濃度に窒素をドープすることにより、あるいは窒
素のドーパント濃度に対応して硼素をさらにドープする
ことによりｎ型ダイヤモンド層を形成し、電界放出によ
り非常に高効率で電子が真空中に放出されることを確認
した。このｎ型ダイヤモンド層では、ｎ型ドーパントが
高濃度にドープされていることにより、ドナー準位が縮
退して伝導帯付近に存在しているので、電子の伝導とし
て金属性伝導が支配的になっている。
【００２３】これにより、基板温度を約３００〜約６０
０℃程度の温度に上昇させると共に、エミッタ部の表面
付近で電界を発生すると、エミッタ部の先端部分から電
子が真空中に高効率で放出される。また、ｎ型ダイヤモ
ンド層における窒素のドーパント濃度が大きい場合は、
基板温度が室温程度であっても、電界放出によりエミッ
タ部の先端部分から電子が高効率で取り出される。
０℃程度の温度に上昇させると共に、エミッタ部の表面
付近で電界を発生すると、エミッタ部の先端部分から電
子が真空中に高効率で放出される。また、ｎ型ダイヤモ
ンド層における窒素のドーパント濃度が大きい場合は、
基板温度が室温程度であっても、電界放出によりエミッ
タ部の先端部分から電子が高効率で取り出される。
【００２４】そのため、ｎ型ダイヤモンドからなるエミ
ッタ部は先端部分を非常に微細に形成されていなくと
も、所定領域の内側部に１０μｍ角以内の底部面積を有
して当該所定領域の周辺部表面より突出していれば、小
さい電界強度による電界放出で容易に真空中に電子が取
り出される。
ッタ部は先端部分を非常に微細に形成されていなくと
も、所定領域の内側部に１０μｍ角以内の底部面積を有
して当該所定領域の周辺部表面より突出していれば、小
さい電界強度による電界放出で容易に真空中に電子が取
り出される。
【００２５】したがって、放出電流及び電流利得が増大
されると共に、エミッタ部における電流密度が低減され
るので、耐電流または耐電圧が増大される。
されると共に、エミッタ部における電流密度が低減され
るので、耐電流または耐電圧が増大される。
【００２６】また、本発明によれば、基板の平滑な表面
の所定領域に、１０μｍ角以内の底部面積を有するエミ
ッタが当該表面から突出して形成されており、このエミ
ッタ部の先端領域に、ｎ型ダイヤモンド層が形成されて
いる。
の所定領域に、１０μｍ角以内の底部面積を有するエミ
ッタが当該表面から突出して形成されており、このエミ
ッタ部の先端領域に、ｎ型ダイヤモンド層が形成されて
いる。
【００２７】これにより上記と同様にして、基板温度を
約３００〜約６００℃程度の温度に上昇させると共に、
エミッタ部の表面付近で電界を発生すると、エミッタ部
の先端部分から電子が真空中に放出される。また、ｎ型
ダイヤモンド層における窒素のドーパント濃度が大きい
場合は、基板温度が室温程度であっても、電界放出によ
りエミッタ部の先端部分から電子が取り出される。
約３００〜約６００℃程度の温度に上昇させると共に、
エミッタ部の表面付近で電界を発生すると、エミッタ部
の先端部分から電子が真空中に放出される。また、ｎ型
ダイヤモンド層における窒素のドーパント濃度が大きい
場合は、基板温度が室温程度であっても、電界放出によ
りエミッタ部の先端部分から電子が取り出される。
【００２８】
【実施例】以下、本発明に係る実施例の構成および作用
について、図１ないし図２６を参照して説明する。な
お、図面の説明においては同一要素には同一符号を付
し、重複する説明を省略する。また、図面の寸法比率
は、説明のものと必ずしも一致していない。
について、図１ないし図２６を参照して説明する。な
お、図面の説明においては同一要素には同一符号を付
し、重複する説明を省略する。また、図面の寸法比率
は、説明のものと必ずしも一致していない。
【００２９】図１（ａ）に、本発明の電子デバイスに係
る第１実施例の構成を示す。基板１上には、ｉ型層２及
びｎ型層３が順次積層して形成されている。ｎ型層３
は、平滑な表面を有しており、所定領域に凸状のエミッ
タ部が当該表面から突出して形成されている。このエミ
ッタ部は、範囲１〜１０μｍ角の底部面積を有し、底部
における最小幅の値の１／１０以上の高さを有してい
る。なお、エミッタ部の頂部面積は、底部面積とほぼ同
一の値を有する。
る第１実施例の構成を示す。基板１上には、ｉ型層２及
びｎ型層３が順次積層して形成されている。ｎ型層３
は、平滑な表面を有しており、所定領域に凸状のエミッ
タ部が当該表面から突出して形成されている。このエミ
ッタ部は、範囲１〜１０μｍ角の底部面積を有し、底部
における最小幅の値の１／１０以上の高さを有してい
る。なお、エミッタ部の頂部面積は、底部面積とほぼ同
一の値を有する。
【００３０】ここで、基板１は、高圧合成された人工の
単結晶ダイヤモンド（Ｉｂ型）からなる絶縁体基板、あ
るいはシリコンからなる半導体基板である。また、ｉ型
層２は、層厚約２μｍを有する高抵抗ダイヤモンドから
なる。さらに、ｎ型層３は、層厚約５μｍを有する低抵
抗ダイヤモンドからなる。
単結晶ダイヤモンド（Ｉｂ型）からなる絶縁体基板、あ
るいはシリコンからなる半導体基板である。また、ｉ型
層２は、層厚約２μｍを有する高抵抗ダイヤモンドから
なる。さらに、ｎ型層３は、層厚約５μｍを有する低抵
抗ダイヤモンドからなる。
【００３１】なお、ｎ型層３では、窒素が高濃度にドー
プされており、ドーパント濃度ＣＮが１ｘ１０19ｃｍ-3
以上である。あるいは、窒素と共に硼素がドープされて
おり、窒素のドーパント濃度ＣN は硼素のドーパント濃
度ＣB に対して１００ＣB ≧ＣN ＞ＣB の関係、望まし
くは１０ＣB ≧ＣN ＞ＣB の関係を有している。
プされており、ドーパント濃度ＣＮが１ｘ１０19ｃｍ-3
以上である。あるいは、窒素と共に硼素がドープされて
おり、窒素のドーパント濃度ＣN は硼素のドーパント濃
度ＣB に対して１００ＣB ≧ＣN ＞ＣB の関係、望まし
くは１０ＣB ≧ＣN ＞ＣB の関係を有している。
【００３２】また、ｉ型層２では、窒素及び硼素が実際
にほとんどドープされておらず、少なくともそれぞれの
ドーパント濃度は共にｎ型層３における窒素のドーパン
ト濃度の値未満である。
にほとんどドープされておらず、少なくともそれぞれの
ドーパント濃度は共にｎ型層３における窒素のドーパン
ト濃度の値未満である。
【００３３】さらに、図１（ｂ）、（ｃ）に、上記第１
実施例の第１及び第２変形例をそれぞれ示す。第１変形
例では、エミッタ部の頂部面積が範囲０．５〜５μｍ角
であり、範囲１〜１０μｍ角の底部面積に対応した値を
有する。また、第２変形例では、エミッタ部の頂部面積
が０．１μｍ角以内の値を有する。
実施例の第１及び第２変形例をそれぞれ示す。第１変形
例では、エミッタ部の頂部面積が範囲０．５〜５μｍ角
であり、範囲１〜１０μｍ角の底部面積に対応した値を
有する。また、第２変形例では、エミッタ部の頂部面積
が０．１μｍ角以内の値を有する。
【００３４】次に、上記第１実施例の作用について説明
する。
する。
【００３５】ｎ型層３を構成するダイヤモンドは、電子
親和力がゼロに非常に近い値を有することにより、伝導
帯と真空準位との差が微小である。このｎ型層３では、
ｎ型ドーパントとして高濃度に窒素がドープされてお
り、あるいは窒素のドーパント濃度に対応して硼素がさ
らにドープされているので、ドナー準位が縮退して伝導
帯付近に存在しているので、電子の伝導として金属性伝
導が支配的になっている。
親和力がゼロに非常に近い値を有することにより、伝導
帯と真空準位との差が微小である。このｎ型層３では、
ｎ型ドーパントとして高濃度に窒素がドープされてお
り、あるいは窒素のドーパント濃度に対応して硼素がさ
らにドープされているので、ドナー準位が縮退して伝導
帯付近に存在しているので、電子の伝導として金属性伝
導が支配的になっている。
【００３６】これにより、基板温度を約３００〜約６０
０℃程度の温度に上昇させると共に、エミッタ部の表面
付近で電界を発生すると、エミッタ部の先端部分から電
子が真空中に高効率で放出される。また、ｎ型層３にお
ける窒素のドーパント濃度が大きい場合は、基板温度が
室温程度であっても、電界放出によりエミッタ部の先端
部分から電子が高効率で取り出される。
０℃程度の温度に上昇させると共に、エミッタ部の表面
付近で電界を発生すると、エミッタ部の先端部分から電
子が真空中に高効率で放出される。また、ｎ型層３にお
ける窒素のドーパント濃度が大きい場合は、基板温度が
室温程度であっても、電界放出によりエミッタ部の先端
部分から電子が高効率で取り出される。
【００３７】そのため、ｎ型層３からなるエミッタ部は
先端部分を非常に微細に形成されていなくとも、小さい
電界強度による電界放出で容易に真空中に電子が取り出
される。したがって、放出電流及び電流利得が増大され
ると共に、エミッタ部における電流密度が低減されるの
で、耐電流または耐電圧が増大される。
先端部分を非常に微細に形成されていなくとも、小さい
電界強度による電界放出で容易に真空中に電子が取り出
される。したがって、放出電流及び電流利得が増大され
ると共に、エミッタ部における電流密度が低減されるの
で、耐電流または耐電圧が増大される。
【００３８】図２に、上記第１実施例の製造工程を示
す。
す。
【００３９】まず、基板１上に、マイクロ波プラズマＣ
ＶＤ法によりｉ型層２、ｎ型層３及びマスク層４を順次
積層して形成する（図２（ａ）参照）。
ＶＤ法によりｉ型層２、ｎ型層３及びマスク層４を順次
積層して形成する（図２（ａ）参照）。
【００４０】ここでは、ｉ型層２は、Ｈ2 流量１００ｓ
ｃｃｍ及びＣＨ4 流量６ｓｃｃｍからなる混合ガスに、
出力３００Ｗでマイクロ波を印加して高周波放電を行
い、圧力４０Ｔｏｒｒで温度約８００℃の基板１に蒸着
して形成されている。また、ｎ型層３は、ｉ型層２と同
様の製造条件に、ＮＨ3 流量５ｓｃｃｍをドーパントガ
スとして混合ガスに加えて形成されている。さらに、マ
スク４は、ＡｌまたはＳｉＯ2 を蒸着して形成されてい
る。
ｃｃｍ及びＣＨ4 流量６ｓｃｃｍからなる混合ガスに、
出力３００Ｗでマイクロ波を印加して高周波放電を行
い、圧力４０Ｔｏｒｒで温度約８００℃の基板１に蒸着
して形成されている。また、ｎ型層３は、ｉ型層２と同
様の製造条件に、ＮＨ3 流量５ｓｃｃｍをドーパントガ
スとして混合ガスに加えて形成されている。さらに、マ
スク４は、ＡｌまたはＳｉＯ2 を蒸着して形成されてい
る。
【００４１】次に、マスク層４上に、レジスト層５をス
ピンコートして形成する（図２（ｂ）参照）。
ピンコートして形成する（図２（ｂ）参照）。
【００４２】次に、通常のフォトリソグラフィー技術を
用いてレジスト層５に所定のパターン形成を行う。続い
て、通常のエッチング技術を用いてレジスト層５のパタ
ーンに対応してマスク層４を成形する（図２（ｃ）参
照）。
用いてレジスト層５に所定のパターン形成を行う。続い
て、通常のエッチング技術を用いてレジスト層５のパタ
ーンに対応してマスク層４を成形する（図２（ｃ）参
照）。
【００４３】次に、Ｏ2 １％を含むＡｒガスを用いるド
ライエッチングを用いてマスク層４のパターンに対応し
てｎ型層３を成形する（図２（ｄ）参照）。
ライエッチングを用いてマスク層４のパターンに対応し
てｎ型層３を成形する（図２（ｄ）参照）。
【００４４】なお、マスク層４のパターンの周辺部で
は、平滑な表面を有するようにエッチングを行い、結果
としてマスク層４のパターンの内側部に、周辺部の表面
から突出するようにエミッタ部を形成する。
は、平滑な表面を有するようにエッチングを行い、結果
としてマスク層４のパターンの内側部に、周辺部の表面
から突出するようにエミッタ部を形成する。
【００４５】また、図３及び図４に、それぞれ上記第１
及び第２変形例の製造工程を示す。これらの製造工程
は、上記第１実施例とほぼ同様に行われる。ただし、各
エミッタ部は、頂部面積が上記第１実施例よりもそれぞ
れ小さくなるように形成される。
及び第２変形例の製造工程を示す。これらの製造工程
は、上記第１実施例とほぼ同様に行われる。ただし、各
エミッタ部は、頂部面積が上記第１実施例よりもそれぞ
れ小さくなるように形成される。
【００４６】図５は、上記第１実施例に対する実験の説
明図である。真空チャンバ１１の内部はほぼ真空に保持
されており、底部に加熱ホルダ１２が設置され、その上
方に位置する設置部１３にアノード電極板１４が設置さ
れている。加熱ホルダ１２上には、電子デバイス１０が
設置され、アノード電極板１４との間に距離０．１〜５
ｍｍを保持している。
明図である。真空チャンバ１１の内部はほぼ真空に保持
されており、底部に加熱ホルダ１２が設置され、その上
方に位置する設置部１３にアノード電極板１４が設置さ
れている。加熱ホルダ１２上には、電子デバイス１０が
設置され、アノード電極板１４との間に距離０．１〜５
ｍｍを保持している。
【００４７】アノード電極板１４とｎ型層３との間に
は、電圧源及び電流計が直列に配線されており、アノー
ド電極板１４と電子デバイス１０との間に電界を発生す
る。また、電子デバイス１０から放出された電子はアノ
ード電極板１４に捕獲され、電子デバイス１０からの放
出電流として電流計により検出される。
は、電圧源及び電流計が直列に配線されており、アノー
ド電極板１４と電子デバイス１０との間に電界を発生す
る。また、電子デバイス１０から放出された電子はアノ
ード電極板１４に捕獲され、電子デバイス１０からの放
出電流として電流計により検出される。
【００４８】ここでは、電子デバイス１０は、１ｍｍ角
の基板１上にｎ型層３からなる複数個のエミッタ部が間
隔５〜５０μｍで二次元的に配列されている。各エミッ
タ部は、ｎ型層３における窒素及び硼素のドーパント濃
度を一定の範囲で変動させたことを除き、上記第１実施
例と同様にして形成されている。また、アノード電極板
１４は、板状のタングステン金属から形成されている。
の基板１上にｎ型層３からなる複数個のエミッタ部が間
隔５〜５０μｍで二次元的に配列されている。各エミッ
タ部は、ｎ型層３における窒素及び硼素のドーパント濃
度を一定の範囲で変動させたことを除き、上記第１実施
例と同様にして形成されている。また、アノード電極板
１４は、板状のタングステン金属から形成されている。
【００４９】まず、加熱ホルダを動作させることによ
り、基板１を温度２０〜６００℃に設定した。次に、電
圧源を動作させることにより、電子デバイス１０とアノ
ード電極板１４との間に電圧１０Ｖを印加し、発生した
電界により電子デバイス１０から放出された電流を電流
計で測定した。
り、基板１を温度２０〜６００℃に設定した。次に、電
圧源を動作させることにより、電子デバイス１０とアノ
ード電極板１４との間に電圧１０Ｖを印加し、発生した
電界により電子デバイス１０から放出された電流を電流
計で測定した。
【００５０】表１に、ｎ型層３が高圧合成されたバルク
単結晶ダイヤモンドからなる場合の、窒素及び硼素のド
ーパント濃度に対する放出電流の変化を示す。
単結晶ダイヤモンドからなる場合の、窒素及び硼素のド
ーパント濃度に対する放出電流の変化を示す。
【００５１】
【表１】
【００５２】また、表２に、ｎ型層３が単結晶ダイヤモ
ンドからなる基板１上に気相合成された単結晶ダイヤモ
ンド（エピタキシャル層）からなる場合の、窒素及び硼
素のドーパント濃度に対する放出電流の変化を示す。
ンドからなる基板１上に気相合成された単結晶ダイヤモ
ンド（エピタキシャル層）からなる場合の、窒素及び硼
素のドーパント濃度に対する放出電流の変化を示す。
【００５３】
【表２】
【００５４】さらに、表３に、ｎ型層３がシリコンから
なる基板１上に気相合成された多結晶ダイヤモンドから
なる場合の、窒素及び硼素のドーパント濃度に対する放
出電流の変化を示す。
なる基板１上に気相合成された多結晶ダイヤモンドから
なる場合の、窒素及び硼素のドーパント濃度に対する放
出電流の変化を示す。
【００５５】
【表３】
【００５６】これらの結果、ｎ型層３における窒素のド
ーパント濃度ＣN が１ｘ１０19ｃｍ-3以上である場合
に、十分な放出電流が得られることがわかる。また、ｎ
型層３における窒素及び硼素のドーパント濃度ＣN 、Ｃ
B が１００ＣB ≧ＣN ＞ＣB の関係を有する場合、さら
に望ましくは１０ＣB ≧ＣN ＞ＣB の関係を有する場合
に、十分な放出電流が得られることがわかる。
ーパント濃度ＣN が１ｘ１０19ｃｍ-3以上である場合
に、十分な放出電流が得られることがわかる。また、ｎ
型層３における窒素及び硼素のドーパント濃度ＣN 、Ｃ
B が１００ＣB ≧ＣN ＞ＣB の関係を有する場合、さら
に望ましくは１０ＣB ≧ＣN ＞ＣB の関係を有する場合
に、十分な放出電流が得られることがわかる。
【００５７】図６（ａ）に、本発明の電子デバイスに係
る第２実施例の構成を示す。基板１上には、ｉ型層２、
ｎ型層３、絶縁層６及びアノード電極層７が順次積層し
て形成されている。ｎ型層３は、平滑な表面を有してお
り、所定領域に凸状のエミッタ部が当該表面から突出し
て形成されている。このエミッタ部は、範囲１〜１０μ
ｍ角の底部面積を有し、底部における最小幅の値の１／
１０以上の高さを有しており、頂部が外部に露出されて
いる。なお、エミッタ部の頂部面積は、底部面積とほぼ
同一の値を有する。
る第２実施例の構成を示す。基板１上には、ｉ型層２、
ｎ型層３、絶縁層６及びアノード電極層７が順次積層し
て形成されている。ｎ型層３は、平滑な表面を有してお
り、所定領域に凸状のエミッタ部が当該表面から突出し
て形成されている。このエミッタ部は、範囲１〜１０μ
ｍ角の底部面積を有し、底部における最小幅の値の１／
１０以上の高さを有しており、頂部が外部に露出されて
いる。なお、エミッタ部の頂部面積は、底部面積とほぼ
同一の値を有する。
【００５８】また、絶縁層６は、エミッタ部の周辺部に
位置するｎ型層３上に形成されている。さらに、グリッ
ド電極層７は、絶縁層６上に形成されている。
位置するｎ型層３上に形成されている。さらに、グリッ
ド電極層７は、絶縁層６上に形成されている。
【００５９】ここで、基板１、ｉ型層２及びｎ型層３
は、上記第１実施例とほぼ同様に形成されている。ただ
し、絶縁層６は、ＡｌまたはＳｉＯ2 を蒸着して形成さ
れている。また、アノード電極層７は、良好な導電性を
有する金属を蒸着して形成されている。
は、上記第１実施例とほぼ同様に形成されている。ただ
し、絶縁層６は、ＡｌまたはＳｉＯ2 を蒸着して形成さ
れている。また、アノード電極層７は、良好な導電性を
有する金属を蒸着して形成されている。
【００６０】また、図６（ｂ）、（ｃ）に、上記第２実
施例の第１及び第２変形例をそれぞれ示す。第１変形例
では、エミッタ部の頂部面積が範囲０．５〜５μｍ角で
あり、範囲１〜１０μｍ角の底部面積に対応した値を有
する。また、第２変形例では、エミッタ部の頂部面積が
０．１μｍ角以内の値を有する。
施例の第１及び第２変形例をそれぞれ示す。第１変形例
では、エミッタ部の頂部面積が範囲０．５〜５μｍ角で
あり、範囲１〜１０μｍ角の底部面積に対応した値を有
する。また、第２変形例では、エミッタ部の頂部面積が
０．１μｍ角以内の値を有する。
【００６１】本実施例は、上記構成によれば、上記第１
実施例とほぼ同様に作用する。ただし、エミッタ部を除
いたｎ型層３の周辺部上方にアノード電極層７が形成さ
れていることにより、エミッタ部から放出された電子
は、アノード電極層７で捕獲されて検出される。
実施例とほぼ同様に作用する。ただし、エミッタ部を除
いたｎ型層３の周辺部上方にアノード電極層７が形成さ
れていることにより、エミッタ部から放出された電子
は、アノード電極層７で捕獲されて検出される。
【００６２】図７及び図８に、上記第２実施例の製造工
程を示す。
程を示す。
【００６３】まず、基板１上に、マイクロ波プラズマＣ
ＶＤ法によりｉ型層２、ｎ型層３及びマスク層４を順次
積層して形成する（図７（ａ）参照）。
ＶＤ法によりｉ型層２、ｎ型層３及びマスク層４を順次
積層して形成する（図７（ａ）参照）。
【００６４】ここでは、ｉ型層２、ｎ型層３及びマスク
４は、上記第１実施例の形成方法とほぼ同様にして形成
されている。
４は、上記第１実施例の形成方法とほぼ同様にして形成
されている。
【００６５】次に、マスク層４上に、レジスト層５をス
ピンコートして形成する（図７（ｂ）参照）。
ピンコートして形成する（図７（ｂ）参照）。
【００６６】次に、通常のフォトリソグラフィー技術を
用いてレジスト層５に所定のパターン形成を行う。次
に、通常のエッチング技術を用いてレジスト層５のパタ
ーンに対応してマスク層４を成形する（図７（ｃ）参
照）。
用いてレジスト層５に所定のパターン形成を行う。次
に、通常のエッチング技術を用いてレジスト層５のパタ
ーンに対応してマスク層４を成形する（図７（ｃ）参
照）。
【００６７】次に、Ｏ2 １％を含むＡｒガスを用いるド
ライエッチングを用いてマスク層４のパターンに対応し
てｎ型層３を成形する（図８（ａ）参照）。
ライエッチングを用いてマスク層４のパターンに対応し
てｎ型層３を成形する（図８（ａ）参照）。
【００６８】なお、マスク層４のパターンの周辺部で
は、平滑な表面を有するようにエッチングを行い、結果
としてマスク層４のパターンの内側部に、周辺部の表面
から突出するようにエミッタ部を形成する。
は、平滑な表面を有するようにエッチングを行い、結果
としてマスク層４のパターンの内側部に、周辺部の表面
から突出するようにエミッタ部を形成する。
【００６９】次に、ｎ型層３及びマスク層４上に、Ａｌ
またはＳｉＯ2 を蒸着して絶縁層６を形成する（図８
（ｂ）参照）。
またはＳｉＯ2 を蒸着して絶縁層６を形成する（図８
（ｂ）参照）。
【００７０】次に、エミッタ部の周辺部に位置する絶縁
層６上に、金属を蒸着してアノード電極層７を形成する
（図８（ｃ）参照）。
層６上に、金属を蒸着してアノード電極層７を形成する
（図８（ｃ）参照）。
【００７１】また、図９及び図１０、図１１及び図１２
に、それぞれ上記第１及び第２変形例の製造工程を示
す。これらの製造工程は、上記第２実施例とほぼ同様に
行われる。ただし、各エミッタ部は、頂部面積が上記第
１実施例よりもそれぞれ小さくなるように形成される。
に、それぞれ上記第１及び第２変形例の製造工程を示
す。これらの製造工程は、上記第２実施例とほぼ同様に
行われる。ただし、各エミッタ部は、頂部面積が上記第
１実施例よりもそれぞれ小さくなるように形成される。
【００７２】図１３は、上記第２実施例に対する実験の
説明図である。真空チャンバ１１の内部では、上記第１
実施例に対する実験とほぼ同様にして、電子デバイス１
０が設置されている。ただし、アノード電極板１４が設
置されておらず、アノード電極層７とｎ型層３との間に
電圧源及び電流計が直列に配線されている。
説明図である。真空チャンバ１１の内部では、上記第１
実施例に対する実験とほぼ同様にして、電子デバイス１
０が設置されている。ただし、アノード電極板１４が設
置されておらず、アノード電極層７とｎ型層３との間に
電圧源及び電流計が直列に配線されている。
【００７３】ここでは、電子デバイス１０は、１ｍｍ角
の基板１上にｎ型層３からなる複数個のエミッタ部が間
隔５〜５０μｍで二次元的に配列されている。各エミッ
タ部は、ｎ型層３における窒素及び硼素のドーパント濃
度を一定の範囲で変動させたことを除き、上記第２実施
例と同様にして形成されている。また、各エミッタ部に
対応するアノード電極層７は、それぞれ独立して形成さ
れている。さらに、アノード電極層７とｎ型層３との間
で電圧源及び電流計を介する配線は、スイッチングによ
り、選択されたエミッタ部と電気的に接続するように構
成することも可能である。
の基板１上にｎ型層３からなる複数個のエミッタ部が間
隔５〜５０μｍで二次元的に配列されている。各エミッ
タ部は、ｎ型層３における窒素及び硼素のドーパント濃
度を一定の範囲で変動させたことを除き、上記第２実施
例と同様にして形成されている。また、各エミッタ部に
対応するアノード電極層７は、それぞれ独立して形成さ
れている。さらに、アノード電極層７とｎ型層３との間
で電圧源及び電流計を介する配線は、スイッチングによ
り、選択されたエミッタ部と電気的に接続するように構
成することも可能である。
【００７４】まず、加熱ホルダを動作させることによ
り、基板１を温度２０〜６００℃に設定した。次に、電
圧源を動作させることにより、電子デバイス１０の選択
したエミッタ部とアノード電極層７との間に電圧１０Ｖ
を印加し、発生した電界により電子デバイス１０から放
出された電流を電流計で測定した。
り、基板１を温度２０〜６００℃に設定した。次に、電
圧源を動作させることにより、電子デバイス１０の選択
したエミッタ部とアノード電極層７との間に電圧１０Ｖ
を印加し、発生した電界により電子デバイス１０から放
出された電流を電流計で測定した。
【００７５】表４に、ｎ型層３が高圧合成されたバルク
単結晶ダイヤモンドからなる場合の、窒素及び硼素のド
ーパント濃度に対する放出電流の変化を示す。
単結晶ダイヤモンドからなる場合の、窒素及び硼素のド
ーパント濃度に対する放出電流の変化を示す。
【００７６】
【表４】
【００７７】また、表５に、ｎ型層３が単結晶ダイヤモ
ンドからなる基板１上に気相合成された単結晶ダイヤモ
ンド（エピタキシャル層）からなる場合の、窒素及び硼
素のドーパント濃度に対する放出電流の変化を示す。
ンドからなる基板１上に気相合成された単結晶ダイヤモ
ンド（エピタキシャル層）からなる場合の、窒素及び硼
素のドーパント濃度に対する放出電流の変化を示す。
【００７８】
【表５】
【００７９】さらに、表６に、ｎ型層３がシリコンから
なる基板１上に気相合成された多結晶ダイヤモンドから
なる場合の、窒素及び硼素のドーパント濃度に対する放
出電流の変化を示す。
なる基板１上に気相合成された多結晶ダイヤモンドから
なる場合の、窒素及び硼素のドーパント濃度に対する放
出電流の変化を示す。
【００８０】
【表６】
【００８１】これらの結果、ｎ型層３における窒素のド
ーパント濃度ＣN が１ｘ１０19ｃｍ-3以上である場合
に、十分な放出電流が得られることがわかる。また、ｎ
型層３における窒素及び硼素のドーパント濃度ＣN 、Ｃ
B が１００ＣB ≧ＣN ＞ＣB の関係を有する場合、さら
に望ましくは１０ＣB ≧ＣN ＞ＣB の関係を有する場合
に、十分な放出電流が得られることがわかる。
ーパント濃度ＣN が１ｘ１０19ｃｍ-3以上である場合
に、十分な放出電流が得られることがわかる。また、ｎ
型層３における窒素及び硼素のドーパント濃度ＣN 、Ｃ
B が１００ＣB ≧ＣN ＞ＣB の関係を有する場合、さら
に望ましくは１０ＣB ≧ＣN ＞ＣB の関係を有する場合
に、十分な放出電流が得られることがわかる。
【００８２】図１４（ａ）に、本発明の電子デバイスに
係る第３実施例の構成を示す。基板１上には、ｉ型層２
及びｎ型層３が順次積層して形成されている。基板１
は、平滑な表面を有している。この基板１の所定領域
に、ｉ型層２及びｎ型層３が凸状のエミッタ部として基
板１の表面から突出して形成されている。このエミッタ
部は、範囲１〜１０μｍ角の底部面積を有し、底部にお
ける最小幅の値の１／１０以上の高さを有している。
係る第３実施例の構成を示す。基板１上には、ｉ型層２
及びｎ型層３が順次積層して形成されている。基板１
は、平滑な表面を有している。この基板１の所定領域
に、ｉ型層２及びｎ型層３が凸状のエミッタ部として基
板１の表面から突出して形成されている。このエミッタ
部は、範囲１〜１０μｍ角の底部面積を有し、底部にお
ける最小幅の値の１／１０以上の高さを有している。
【００８３】なお、エミッタ部の頂部面積は、底部面積
とほぼ同一の値を有する。また、エミッタ部周辺におけ
る基板１上の所定領域に、配線層８がｉ型層２と接触す
るように形成されている。
とほぼ同一の値を有する。また、エミッタ部周辺におけ
る基板１上の所定領域に、配線層８がｉ型層２と接触す
るように形成されている。
【００８４】ここで、基板１、ｉ型層２及びｎ型層３
は、上記第１実施例とほぼ同様に形成されている。ただ
し、ｎ型層３は、層厚約１μｍを有する低抵抗ダイヤモ
ンドからなる。また、配線層８は、良好な導電性を有す
る金属を蒸着して形成されている。
は、上記第１実施例とほぼ同様に形成されている。ただ
し、ｎ型層３は、層厚約１μｍを有する低抵抗ダイヤモ
ンドからなる。また、配線層８は、良好な導電性を有す
る金属を蒸着して形成されている。
【００８５】さらに、図１４（ｂ）、（ｃ）に、上記第
３実施例の第１及び第２変形例をそれぞれ示す。第１変
形例では、エミッタ部の頂部面積が範囲０．５〜５μｍ
角であり、範囲１〜１０μｍ角の底部面積に対応した値
を有する。また、第２変形例では、エミッタ部の頂部面
積が０．１μｍ角以内の値を有する。
３実施例の第１及び第２変形例をそれぞれ示す。第１変
形例では、エミッタ部の頂部面積が範囲０．５〜５μｍ
角であり、範囲１〜１０μｍ角の底部面積に対応した値
を有する。また、第２変形例では、エミッタ部の頂部面
積が０．１μｍ角以内の値を有する。
【００８６】本実施例は、上記構成によれば、上記第１
実施例とほぼ同様に作用する。
実施例とほぼ同様に作用する。
【００８７】図１５に、上記第３実施例の製造工程を示
す。
す。
【００８８】まず、基板１上に、マイクロ波プラズマＣ
ＶＤ法によりｉ型層２、ｎ型層３及びマスク層４を順次
積層して形成する（図１５（ａ）参照）。
ＶＤ法によりｉ型層２、ｎ型層３及びマスク層４を順次
積層して形成する（図１５（ａ）参照）。
【００８９】ここでは、ｉ型層２、ｎ型層３及びマスク
４は、上記第１実施例の形成方法とほぼ同様にして形成
されている。
４は、上記第１実施例の形成方法とほぼ同様にして形成
されている。
【００９０】次に、マスク層４上に、レジスト層５をス
ピンコートして形成する（図１５（ｂ）参照）。
ピンコートして形成する（図１５（ｂ）参照）。
【００９１】次に、通常のフォトリソグラフィー技術を
用いてレジスト層５に所定のパターン形成を行う。続い
て、通常のエッチング技術を用いてレジスト層５のパタ
ーンに対応してマスク層４を成形する（図１５（ｃ）参
照）。
用いてレジスト層５に所定のパターン形成を行う。続い
て、通常のエッチング技術を用いてレジスト層５のパタ
ーンに対応してマスク層４を成形する（図１５（ｃ）参
照）。
【００９２】次に、Ｏ2 １％を含むＡｒガスを用いるド
ライエッチングを用いてマスク層４のパターンに対応し
てｎ型層３及びｉ型層２を成形する（図１５（ｄ）参
照）。
ライエッチングを用いてマスク層４のパターンに対応し
てｎ型層３及びｉ型層２を成形する（図１５（ｄ）参
照）。
【００９３】なお、マスク層４のパターンの周辺部で
は、基板１が平滑な表面を有するようにエッチングを行
い、結果としてマスク層４のパターンの内側部に、基板
１の表面から突出するようにエミッタ部を形成する。
は、基板１が平滑な表面を有するようにエッチングを行
い、結果としてマスク層４のパターンの内側部に、基板
１の表面から突出するようにエミッタ部を形成する。
【００９４】次に、エミッタ部周辺における基板１上の
所定領域に、良好な導電性を有する金属をｉ型層２に接
触するように蒸着して配線層８を形成する（図１５
（ｅ）参照）。
所定領域に、良好な導電性を有する金属をｉ型層２に接
触するように蒸着して配線層８を形成する（図１５
（ｅ）参照）。
【００９５】また、図１６及び図１７に、それぞれ上記
第１及び第２変形例の製造工程を示す。これらの製造工
程は、上記第３実施例とほぼ同様に行われる。ただし、
各エミッタ部は、頂部面積が上記第１実施例よりもそれ
ぞれ小さくなるように形成される。
第１及び第２変形例の製造工程を示す。これらの製造工
程は、上記第３実施例とほぼ同様に行われる。ただし、
各エミッタ部は、頂部面積が上記第１実施例よりもそれ
ぞれ小さくなるように形成される。
【００９６】図１８は、上記第３実施例に対する実験の
説明図である。真空チャンバ１１の内部では、上記第１
実施例に対する実験とほぼ同様にして、電子デバイス１
０が設置されている。
説明図である。真空チャンバ１１の内部では、上記第１
実施例に対する実験とほぼ同様にして、電子デバイス１
０が設置されている。
【００９７】ここでは、電子デバイス１０は、１ｍｍ角
の基板１上にｉ型層２及びｎ型層３からなる複数個のエ
ミッタ部が間隔５〜５０μｍで二次元的に配列されてい
る。各エミッタ部は、ｎ型層３における窒素及び硼素の
ドーパント濃度を一定の範囲で変動させたことを除き、
上記第３実施例と同様にして形成されている。
の基板１上にｉ型層２及びｎ型層３からなる複数個のエ
ミッタ部が間隔５〜５０μｍで二次元的に配列されてい
る。各エミッタ部は、ｎ型層３における窒素及び硼素の
ドーパント濃度を一定の範囲で変動させたことを除き、
上記第３実施例と同様にして形成されている。
【００９８】まず、加熱ホルダを動作させることによ
り、基板１を温度２０〜６００℃に設定した。次に、電
圧源を動作させることにより、電子デバイス１０とアノ
ード電極板１４との間に電圧１０Ｖを印加し、発生した
電界により電子デバイス１０から放出された電流を電流
計で測定した。
り、基板１を温度２０〜６００℃に設定した。次に、電
圧源を動作させることにより、電子デバイス１０とアノ
ード電極板１４との間に電圧１０Ｖを印加し、発生した
電界により電子デバイス１０から放出された電流を電流
計で測定した。
【００９９】表７に、ｎ型層３が単結晶ダイヤモンドか
らなる基板１上に気相合成された単結晶ダイヤモンド
（エピタキシャル層）からなる場合の、窒素及び硼素の
ドーパント濃度に対する放出電流の変化を示す。
らなる基板１上に気相合成された単結晶ダイヤモンド
（エピタキシャル層）からなる場合の、窒素及び硼素の
ドーパント濃度に対する放出電流の変化を示す。
【０１００】
【表７】
【０１０１】また、表８に、ｎ型層３がシリコンからな
る基板１上に気相合成された多結晶ダイヤモンドからな
る場合の、窒素及び硼素のドーパント濃度に対する放出
電流の変化を示す。
る基板１上に気相合成された多結晶ダイヤモンドからな
る場合の、窒素及び硼素のドーパント濃度に対する放出
電流の変化を示す。
【０１０２】
【表８】
【０１０３】これらの結果、ｎ型層３における窒素のド
ーパント濃度ＣN が１ｘ１０19ｃｍ-3以上である場合
に、十分な放出電流が得られることがわかる。また、ｎ
型層３における窒素及び硼素のドーパント濃度ＣN 、Ｃ
B が１００ＣB ≧ＣN ＞ＣB の関係を有する場合、さら
に望ましくは１０ＣB ≧ＣN ＞ＣB の関係を有する場合
に、十分な放出電流が得られることがわかる。
ーパント濃度ＣN が１ｘ１０19ｃｍ-3以上である場合
に、十分な放出電流が得られることがわかる。また、ｎ
型層３における窒素及び硼素のドーパント濃度ＣN 、Ｃ
B が１００ＣB ≧ＣN ＞ＣB の関係を有する場合、さら
に望ましくは１０ＣB ≧ＣN ＞ＣB の関係を有する場合
に、十分な放出電流が得られることがわかる。
【０１０４】図１９（ａ）に、本発明の電子デバイスに
係る第４実施例の構成を示す。基板１上には、ｉ型層
２、ｎ型層３、配線層８、絶縁層６及びアノード電極層
７が順次積層して形成されている。基板１は、平滑な表
面を有している。この基板１の所定領域に、ｉ型層２及
びｎ型層３が凸状のエミッタ部として基板１の表面から
突出して形成されている。このエミッタ部は、範囲１〜
１０μｍ角の底部面積を有し、底部における最小幅の値
の１／１０以上の高さを有しており、頂部が外部に露出
されている。
係る第４実施例の構成を示す。基板１上には、ｉ型層
２、ｎ型層３、配線層８、絶縁層６及びアノード電極層
７が順次積層して形成されている。基板１は、平滑な表
面を有している。この基板１の所定領域に、ｉ型層２及
びｎ型層３が凸状のエミッタ部として基板１の表面から
突出して形成されている。このエミッタ部は、範囲１〜
１０μｍ角の底部面積を有し、底部における最小幅の値
の１／１０以上の高さを有しており、頂部が外部に露出
されている。
【０１０５】なお、エミッタ部の頂部面積は、底部面積
とほぼ同一の値を有する。また、エミッタ部周辺におけ
る基板１上の所定領域に、配線層８がｉ型層２と接触す
るように形成されている。さらに、絶縁層６及びアノー
ド電極層７は、配線層８上に順次積層して形成されてい
る。
とほぼ同一の値を有する。また、エミッタ部周辺におけ
る基板１上の所定領域に、配線層８がｉ型層２と接触す
るように形成されている。さらに、絶縁層６及びアノー
ド電極層７は、配線層８上に順次積層して形成されてい
る。
【０１０６】ここで、基板１、ｉ型層２及びｎ型層３
は、上記第１実施例とほぼ同様に形成されている。ただ
し、ｎ型層３は、層厚約１μｍを有する低抵抗ダイヤモ
ンドからなる。また、配線層８は、良好な導電性を有す
る金属を蒸着して形成されている。また、絶縁層６は、
ＡｌまたはＳｉＯ2 を蒸着して形成されている。さら
に、アノード電極層７は、良好な導電性を有する金属を
蒸着して形成されている。
は、上記第１実施例とほぼ同様に形成されている。ただ
し、ｎ型層３は、層厚約１μｍを有する低抵抗ダイヤモ
ンドからなる。また、配線層８は、良好な導電性を有す
る金属を蒸着して形成されている。また、絶縁層６は、
ＡｌまたはＳｉＯ2 を蒸着して形成されている。さら
に、アノード電極層７は、良好な導電性を有する金属を
蒸着して形成されている。
【０１０７】また、図１９（ｂ）、（ｃ）に、上記第４
実施例の第１及び第２変形例をそれぞれ示す。第１変形
例では、エミッタ部の頂部面積が範囲０．５〜５μｍ角
であり、範囲１〜１０μｍ角の底部面積に対応した値を
有する。また、第２変形例では、エミッタ部の頂部面積
が０．１μｍ角以内の値を有する。
実施例の第１及び第２変形例をそれぞれ示す。第１変形
例では、エミッタ部の頂部面積が範囲０．５〜５μｍ角
であり、範囲１〜１０μｍ角の底部面積に対応した値を
有する。また、第２変形例では、エミッタ部の頂部面積
が０．１μｍ角以内の値を有する。
【０１０８】本実施例は、上記構成によれば、上記第１
実施例とほぼ同様に作用する。ただし、エミッタ部を除
いたｎ型層３の周辺部上方にアノード電極層７が形成さ
れていることにより、エミッタ部から放出された電子
は、アノード電極層７で捕獲されて検出される。
実施例とほぼ同様に作用する。ただし、エミッタ部を除
いたｎ型層３の周辺部上方にアノード電極層７が形成さ
れていることにより、エミッタ部から放出された電子
は、アノード電極層７で捕獲されて検出される。
【０１０９】図２０及び図２１に、上記第４実施例の製
造工程を示す。
造工程を示す。
【０１１０】まず、基板１上に、マイクロ波プラズマＣ
ＶＤ法によりｉ型層２、ｎ型層３及びマスク層４を順次
積層して形成する（図２０（ａ）参照）。
ＶＤ法によりｉ型層２、ｎ型層３及びマスク層４を順次
積層して形成する（図２０（ａ）参照）。
【０１１１】ここでは、ｉ型層２、ｎ型層３及びマスク
４は、上記第１実施例の形成方法とほぼ同様にして形成
されている。
４は、上記第１実施例の形成方法とほぼ同様にして形成
されている。
【０１１２】次に、マスク層４上に、レジスト層５をス
ピンコートして形成する（図２０（ｂ）参照）。
ピンコートして形成する（図２０（ｂ）参照）。
【０１１３】次に、通常のフォトリソグラフィー技術を
用いてレジスト層５に所定のパターン形成を行う。次
に、通常のエッチング技術を用いてレジスト層５のパタ
ーンに対応してマスク層４を成形する（図２０（ｃ）参
照）。
用いてレジスト層５に所定のパターン形成を行う。次
に、通常のエッチング技術を用いてレジスト層５のパタ
ーンに対応してマスク層４を成形する（図２０（ｃ）参
照）。
【０１１４】次に、Ｏ2 １％を含むＡｒガスを用いるド
ライエッチングを用いてマスク層４のパターンに対応し
てｎ型層３及びｉ型層２を成形し、基板１上に突起部を
形成する（図２０（ｄ）参照）。
ライエッチングを用いてマスク層４のパターンに対応し
てｎ型層３及びｉ型層２を成形し、基板１上に突起部を
形成する（図２０（ｄ）参照）。
【０１１５】なお、マスク層４のパターンの周辺部で
は、基板１が平滑な表面を有するようにエッチングを行
い、結果としてマスク層４のパターンの内側部に、基板
１の表面から突出するようにエミッタ部を形成する。
は、基板１が平滑な表面を有するようにエッチングを行
い、結果としてマスク層４のパターンの内側部に、基板
１の表面から突出するようにエミッタ部を形成する。
【０１１６】次に、エミッタ部周辺における基板１上の
所定領域に、良好な導電性を有する金属をｉ型層２に接
触するように蒸着して配線層８を形成する（図２１
（ａ）参照）。
所定領域に、良好な導電性を有する金属をｉ型層２に接
触するように蒸着して配線層８を形成する（図２１
（ａ）参照）。
【０１１７】次に、基板１及びマスク層４上に、Ａｌま
たはＳｉＯ2 を蒸着して絶縁層６を形成する（図２１
（ｂ）参照）。
たはＳｉＯ2 を蒸着して絶縁層６を形成する（図２１
（ｂ）参照）。
【０１１８】次に、エミッタ部周辺の絶縁層６上に、良
好な導電性を有する金属を蒸着してアノード電極層７を
形成し、エミッタ部上の絶縁層６及びマスク層４を除去
する（図２１（ｃ）参照）。
好な導電性を有する金属を蒸着してアノード電極層７を
形成し、エミッタ部上の絶縁層６及びマスク層４を除去
する（図２１（ｃ）参照）。
【０１１９】また、図２２及び図２３、図２４及び図２
５に、それぞれ上記第１及び第２変形例の製造工程を示
す。これらの製造工程は、上記第４実施例とほぼ同様に
行われる。ただし、各エミッタ部は、頂部面積が上記第
１実施例よりもそれぞれ小さくなるように形成される。
５に、それぞれ上記第１及び第２変形例の製造工程を示
す。これらの製造工程は、上記第４実施例とほぼ同様に
行われる。ただし、各エミッタ部は、頂部面積が上記第
１実施例よりもそれぞれ小さくなるように形成される。
【０１２０】図２６は、上記第４実施例に対する実験の
説明図である。真空チャンバ１１の内部では、上記第２
実施例に対する実験とほぼ同様にして、電子デバイス１
０が設置されている。
説明図である。真空チャンバ１１の内部では、上記第２
実施例に対する実験とほぼ同様にして、電子デバイス１
０が設置されている。
【０１２１】ここでは、電子デバイス１０は、１ｍｍ角
の基板１上にｉ型層２及びｎ型層３からなる複数個のエ
ミッタ部が間隔５〜５０μｍで二次元的に配列されてい
る。各エミッタ部は、ｎ型層３における窒素及び硼素の
ドーパント濃度を一定の範囲で変動させたことを除き、
上記第４実施例と同様にして形成されている。また、各
エミッタ部に対応するアノード電極層７は、それぞれ独
立して形成されている。さらに、アノード電極層７とｎ
型層との間で電圧源及び電流計を介する配線は、スイッ
チングにより、選択されたエミッタ部と電気的に接続す
るように構成することも可能である。
の基板１上にｉ型層２及びｎ型層３からなる複数個のエ
ミッタ部が間隔５〜５０μｍで二次元的に配列されてい
る。各エミッタ部は、ｎ型層３における窒素及び硼素の
ドーパント濃度を一定の範囲で変動させたことを除き、
上記第４実施例と同様にして形成されている。また、各
エミッタ部に対応するアノード電極層７は、それぞれ独
立して形成されている。さらに、アノード電極層７とｎ
型層との間で電圧源及び電流計を介する配線は、スイッ
チングにより、選択されたエミッタ部と電気的に接続す
るように構成することも可能である。
【０１２２】まず、加熱ホルダを動作させることによ
り、基板１を温度２０〜６００℃に設定した。次に、電
圧源を動作させることにより、電子デバイス１０とアノ
ード電極層７との間に電圧１０Ｖを印加し、発生した電
界により電子デバイス１０から放出された電流を電流計
で測定した。
り、基板１を温度２０〜６００℃に設定した。次に、電
圧源を動作させることにより、電子デバイス１０とアノ
ード電極層７との間に電圧１０Ｖを印加し、発生した電
界により電子デバイス１０から放出された電流を電流計
で測定した。
【０１２３】表９に、ｎ型層３が単結晶ダイヤモンドか
らなる基板１上に気相合成された単結晶ダイヤモンド
（エピタキシャル層）からなる場合の、窒素及び硼素の
ドーパント濃度に対する放出電流の変化を示す。
らなる基板１上に気相合成された単結晶ダイヤモンド
（エピタキシャル層）からなる場合の、窒素及び硼素の
ドーパント濃度に対する放出電流の変化を示す。
【０１２４】
【表９】
【０１２５】また、表１０に、ｎ型層３がシリコンから
なる基板１上に気相合成された多結晶ダイヤモンドから
なる場合の、窒素及び硼素のドーパント濃度に対する放
出電流の変化を示す。
なる基板１上に気相合成された多結晶ダイヤモンドから
なる場合の、窒素及び硼素のドーパント濃度に対する放
出電流の変化を示す。
【０１２６】
【表１０】
【０１２７】これらの結果、ｎ型層３における窒素のド
ーパント濃度ＣN が１ｘ１０19ｃｍ-3以上である場合
に、十分な放出電流が得られることがわかる。また、ｎ
型層３における窒素及び硼素のドーパント濃度ＣN 、Ｃ
B が１００ＣB ≧ＣN ＞ＣB の関係を有する場合、さら
に望ましくは１０ＣB ≧ＣN ＞ＣB の関係を有する場合
に、十分な放出電流が得られることがわかる。
ーパント濃度ＣN が１ｘ１０19ｃｍ-3以上である場合
に、十分な放出電流が得られることがわかる。また、ｎ
型層３における窒素及び硼素のドーパント濃度ＣN 、Ｃ
B が１００ＣB ≧ＣN ＞ＣB の関係を有する場合、さら
に望ましくは１０ＣB ≧ＣN ＞ＣB の関係を有する場合
に、十分な放出電流が得られることがわかる。
【０１２８】本発明は上記諸実施例に限られるものでは
なく、種々の変形が可能である。
なく、種々の変形が可能である。
【０１２９】例えば、上記諸実施例では、ダイヤモンド
半導体層は気相合成された薄膜単結晶（エピタキシャル
層）であるが、高圧合成された人工のバルク単結晶、あ
るいは気相合成された薄膜多結晶であっても同様な作用
効果が得られる。しかしながら、半導体デバイスの作製
上における制御性を考慮すると、単結晶基板、あるいは
平坦に研磨された表面を有する多結晶基板上にＣＶＤ法
により気相合成された薄膜単結晶を用いることが好適で
ある。
半導体層は気相合成された薄膜単結晶（エピタキシャル
層）であるが、高圧合成された人工のバルク単結晶、あ
るいは気相合成された薄膜多結晶であっても同様な作用
効果が得られる。しかしながら、半導体デバイスの作製
上における制御性を考慮すると、単結晶基板、あるいは
平坦に研磨された表面を有する多結晶基板上にＣＶＤ法
により気相合成された薄膜単結晶を用いることが好適で
ある。
【０１３０】また、上記諸実施例では、各種導電型のダ
イヤモンド半導体層はプラズマＣＶＤ法により形成され
ているが、次に例示するＣＶＤ法を用いても同様な作用
効果が得られる。第１の方法は、直流電界または交流電
界で放電を起こすことにより、原料ガスを活性化する。
また、第２の方法は、熱電子放射材を加熱することによ
り、原料ガスを活性化する。また、第３の方法は、イオ
ンで衝撃された表面にダイヤモンドを成長させる。ま
た、第４の方法は、レーザ、紫外線等の光を照射するこ
とにより、原料ガスを励起させる。さらに、第５の方法
は、原料ガスを燃焼させる。
イヤモンド半導体層はプラズマＣＶＤ法により形成され
ているが、次に例示するＣＶＤ法を用いても同様な作用
効果が得られる。第１の方法は、直流電界または交流電
界で放電を起こすことにより、原料ガスを活性化する。
また、第２の方法は、熱電子放射材を加熱することによ
り、原料ガスを活性化する。また、第３の方法は、イオ
ンで衝撃された表面にダイヤモンドを成長させる。ま
た、第４の方法は、レーザ、紫外線等の光を照射するこ
とにより、原料ガスを励起させる。さらに、第５の方法
は、原料ガスを燃焼させる。
【０１３１】また、上記諸実施例では、ｎ型層はＣＶＤ
法によりダイヤモンド中に窒素を添加されているが、高
圧合成容器中に炭素を含む原料、窒素を含む原料及び溶
媒を添加して高圧合成法を用いて形成しても、同様な作
用効果が得られる。
法によりダイヤモンド中に窒素を添加されているが、高
圧合成容器中に炭素を含む原料、窒素を含む原料及び溶
媒を添加して高圧合成法を用いて形成しても、同様な作
用効果が得られる。
【０１３２】また、上記諸実施例では、基板は、単結晶
ダイヤモンドからなる絶縁体基板、あるいはシリコンか
らなる半導体基板としているが、その他の材料からなる
絶縁体基板または半導体基板としてもよい。さらに、基
板は、金属から形成されていてもよい。
ダイヤモンドからなる絶縁体基板、あるいはシリコンか
らなる半導体基板としているが、その他の材料からなる
絶縁体基板または半導体基板としてもよい。さらに、基
板は、金属から形成されていてもよい。
【０１３３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ｎ型ダイヤモンド層からなるエミッタ部が、１０
μｍ角以内の底部面積を有し、周囲の平滑な表面から突
出して形成されている。
れば、ｎ型ダイヤモンド層からなるエミッタ部が、１０
μｍ角以内の底部面積を有し、周囲の平滑な表面から突
出して形成されている。
【０１３４】このｎ型ダイヤモンド層を構成するダイヤ
モンドは、電子親和力がゼロに非常に近い値を有するこ
とにより、伝導帯と真空準位との差が微小である。ま
た、ｎ型ドーパントが高濃度にドープされていることに
より、ドナー準位が縮退してそれぞれ伝導帯付近に存在
しているので、電子の伝導として金属性伝導が支配的に
なっている。
モンドは、電子親和力がゼロに非常に近い値を有するこ
とにより、伝導帯と真空準位との差が微小である。ま
た、ｎ型ドーパントが高濃度にドープされていることに
より、ドナー準位が縮退してそれぞれ伝導帯付近に存在
しているので、電子の伝導として金属性伝導が支配的に
なっている。
【０１３５】そのため、室温〜約６００℃程度の温度範
囲においてエミッタ部の表面付近で電界を発生すると、
エミッタ部は先端部分を非常に微細に形成されていなく
とも、小さい電界強度による電界放出で真空中に電子が
高効率で放出される。
囲においてエミッタ部の表面付近で電界を発生すると、
エミッタ部は先端部分を非常に微細に形成されていなく
とも、小さい電界強度による電界放出で真空中に電子が
高効率で放出される。
【０１３６】したがって、エミッタ部における電流密度
が低減されるので、放出電流及び電流利得が増大される
と共に、耐電流または耐電圧が増大される電子デバイス
を提供することができるという効果がある。
が低減されるので、放出電流及び電流利得が増大される
と共に、耐電流または耐電圧が増大される電子デバイス
を提供することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の電子デバイスに係る第１実施例の構成
を示す断面図である。
を示す断面図である。
【図２】本発明の電子デバイスに係る第１実施例の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図３】本発明の電子デバイスに係る第１実施例の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図４】本発明の電子デバイスに係る第１実施例の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図５】本発明の電子デバイスに係る第１実施例の実験
を示す説明図である。
を示す説明図である。
【図６】本発明の電子デバイスに係る第２実施例の構成
を示す断面図である。
を示す断面図である。
【図７】本発明の電子デバイスに係る第２実施例の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図８】本発明の電子デバイスに係る第２実施例の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図９】本発明の電子デバイスに係る第２実施例の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図１０】本発明の電子デバイスに係る第２実施例の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図１１】本発明の電子デバイスに係る第２実施例の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図１２】本発明の電子デバイスに係る第２実施例の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図１３】本発明の電子デバイスに係る第２実施例の実
験を示す説明図である。
験を示す説明図である。
【図１４】本発明の電子デバイスに係る第３実施例の構
成を示す断面図である。
成を示す断面図である。
【図１５】本発明の電子デバイスに係る第３実施例の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図１６】本発明の電子デバイスに係る第３実施例の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図１７】本発明の電子デバイスに係る第３実施例の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図１８】本発明の電子デバイスに係る第３実施例の実
験を示す説明図である。
験を示す説明図である。
【図１９】本発明の電子デバイスに係る第４実施例の構
成を示す断面図である。
成を示す断面図である。
【図２０】本発明の電子デバイスに係る第４実施例の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図２１】本発明の電子デバイスに係る第４実施例の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図２２】本発明の電子デバイスに係る第４実施例の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図２３】本発明の電子デバイスに係る第４実施例の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図２４】本発明の電子デバイスに係る第４実施例の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図２５】本発明の電子デバイスに係る第４実施例の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図２６】本発明の電子デバイスに係る第４実施例の実
験を示す説明図である。
験を示す説明図である。
１…基板、２…ｉ型層、３…ｎ型層、４０…マスク層、
５…レジスト層、６…絶縁層、７…グリッド電極層、８
…配線層、１０…電子デバイス、１１…真空チャンバ、
１２…加熱ホルダ、１３…設置部、１４…プレート、１
５…アノード電極板。
５…レジスト層、６…絶縁層、７…グリッド電極層、８
…配線層、１０…電子デバイス、１１…真空チャンバ、
１２…加熱ホルダ、１３…設置部、１４…プレート、１
５…アノード電極板。
Claims (8)
- 【請求項１】 真空容器内で電子を放出する電子デバイ
スにおいて、 基板上に平滑な表面を有して形成されたｎ型ダイヤモン
ド層を備え、このｎ型ダイヤモンド層は、前記表面の所
定領域に１０μｍ角以内の底部面積を有するエミッタ部
が該表面から突出して形成されていることを特徴とする
電子デバイス。 - 【請求項２】 真空容器内で電子を放出する電子デバイ
スにおいて、 平滑な表面を有して形成された基板と、この基板の前記
表面の所定領域に１０μｍ角以内の底部面積を有し、該
表面から突出して形成されたエミッタ部とを備え、この
エミッタ部は、先端領域にｎ型ダイヤモンド層が形成さ
れていることを特徴とする電子デバイス。 - 【請求項３】 前記エミッタ部は、前記基板上に複数個
が二次元的に配列されていることを特徴とする請求項１
または請求項２記載の電子デバイス。 - 【請求項４】 前記エミッタ部は、前記表面に対して前
記所定領域における最小幅の値の１／１０以上の高さを
有して形成されていることを特徴とする請求項１または
請求項２記載の電子デバイス。 - 【請求項５】 前記ｎ型ダイヤモンド層は、ｎ型ドーパ
ントが窒素であることを特徴とする請求項１または請求
項２記載の電子デバイス。 - 【請求項６】 前記ｎ型ダイヤモンド層は、窒素のドー
パント濃度が１ｘ１０19ｃｍ-3以上であることを特徴と
する請求項５記載の電子デバイス。 - 【請求項７】 前記ｎ型ダイヤモンド層は、窒素のドー
パント濃度が硼素のドーパント濃度より大きく、かつ該
硼素のドーパント濃度の１００倍以下であることを特徴
とする請求項５記載の電子デバイス。 - 【請求項８】 前記ｎ型ダイヤモンド層は、窒素のドー
パント濃度が硼素のドーパント濃度より大きく、かつ該
硼素のドーパント濃度の１０倍以下であることを特徴と
する請求項７記載の電子デバイス。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23857193A JP3269065B2 (ja) | 1993-09-24 | 1993-09-24 | 電子デバイス |
| DE69401694T DE69401694T2 (de) | 1993-09-24 | 1994-09-21 | Elektroner emittierende Vorrichtung |
| AT94114875T ATE148805T1 (de) | 1993-09-24 | 1994-09-21 | Elektroner emittierende vorrichtung |
| EP94114875A EP0645793B1 (en) | 1993-09-24 | 1994-09-21 | Electron emitting device |
| US08/311,463 US5552613A (en) | 1993-09-24 | 1994-09-22 | Electron device |
| US08/690,173 US5844252A (en) | 1993-09-24 | 1996-07-25 | Field emission devices having diamond field emitter, methods for making same, and methods for fabricating porous diamond |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23857193A JP3269065B2 (ja) | 1993-09-24 | 1993-09-24 | 電子デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794077A true JPH0794077A (ja) | 1995-04-07 |
| JP3269065B2 JP3269065B2 (ja) | 2002-03-25 |
Family
ID=17032205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23857193A Expired - Fee Related JP3269065B2 (ja) | 1993-09-24 | 1993-09-24 | 電子デバイス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5552613A (ja) |
| EP (1) | EP0645793B1 (ja) |
| JP (1) | JP3269065B2 (ja) |
| AT (1) | ATE148805T1 (ja) |
| DE (1) | DE69401694T2 (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09199001A (ja) * | 1996-01-18 | 1997-07-31 | Sumitomo Electric Ind Ltd | 電子放出装置 |
| WO1997036309A1 (fr) * | 1996-03-27 | 1997-10-02 | Matsushita Electric Industrial Co., Ltd. | Dispositif emetteur d'electrons et procede de fabrication |
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