JPH0793581B2 - シグマデルタアナログ／デジタル変換器 - Google Patents
シグマデルタアナログ／デジタル変換器Info
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- JPH0793581B2 JPH0793581B2 JP3094175A JP9417591A JPH0793581B2 JP H0793581 B2 JPH0793581 B2 JP H0793581B2 JP 3094175 A JP3094175 A JP 3094175A JP 9417591 A JP9417591 A JP 9417591A JP H0793581 B2 JPH0793581 B2 JP H0793581B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/352—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M3/354—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
- H03M3/416—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type all these quantisers being multiple bit quantisers
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【従来の技術及びその課題】本発明はアナログ／デジタ
ル変換器、特に、シグマデルタ変調を用いたアナログ／
デジタル変換器に関する。
ル変換器、特に、シグマデルタ変調を用いたアナログ／
デジタル変換器に関する。
【０００２】デジタル信号処理の分野、特に、レーダ、
デジタルラジオ、デジタルテレビの領域での近年の発達
によって、速くて精度が良いアナログ／デジタル（Ａ／
Ｄ）変換器に対する要求が高まっている。精度は、変換
器で発生する出力の信号対雑音比を各ビット分解能でよ
く表される結果を使って測定することによって評価され
る。従来、連続近似法かあるいは二重ランプ変換法のど
ちらかが高分解能（すなわち、１６ビット以上）のＡ／
Ｄ変換器に用いられている。連続近似法における１つの
問題は、１５ビットを越える変換精度を達成するため
に、後述する重みネットワークをトリミングすることが
必要であるということである。トリミングするための必
要条件は生産効率を抑制し、単位コストを増加する。高
分解能は、例えば、精度良い高速積分器とサンプル／ホ
ールド回路を用いることによって、二重ランプ法によっ
て得られる。これらの回路は、一般にある特殊なバイポ
ーラ処理技術において、いくつかの問題を残しながら実
現される。
デジタルラジオ、デジタルテレビの領域での近年の発達
によって、速くて精度が良いアナログ／デジタル（Ａ／
Ｄ）変換器に対する要求が高まっている。精度は、変換
器で発生する出力の信号対雑音比を各ビット分解能でよ
く表される結果を使って測定することによって評価され
る。従来、連続近似法かあるいは二重ランプ変換法のど
ちらかが高分解能（すなわち、１６ビット以上）のＡ／
Ｄ変換器に用いられている。連続近似法における１つの
問題は、１５ビットを越える変換精度を達成するため
に、後述する重みネットワークをトリミングすることが
必要であるということである。トリミングするための必
要条件は生産効率を抑制し、単位コストを増加する。高
分解能は、例えば、精度良い高速積分器とサンプル／ホ
ールド回路を用いることによって、二重ランプ法によっ
て得られる。これらの回路は、一般にある特殊なバイポ
ーラ処理技術において、いくつかの問題を残しながら実
現される。
【０００３】従って、この方法論ではトリミングおよび
精度良い回路が不要であるので、オーバーサンプリング
を基にしたＡ／Ｄ変換技術が有望になっている。オーバ
ーサンプリングを利用したＡ／Ｄ変換器は、処理される
サンプリングされるアナログ信号のデータレートよりも
非常に高いクロックレートで動作する。Ａ／Ｄ変換器の
オーバーサンプリング比とは、入力アナログ信号に関連
するナイキストサンプリングレートに対するＡ／Ｄ変換
器のクロックレートの比をいう。良く知られているよう
に、ナイキストレートの値は入力アナログ信号に含まれ
る関心最大周波数に依存する。
精度良い回路が不要であるので、オーバーサンプリング
を基にしたＡ／Ｄ変換技術が有望になっている。オーバ
ーサンプリングを利用したＡ／Ｄ変換器は、処理される
サンプリングされるアナログ信号のデータレートよりも
非常に高いクロックレートで動作する。Ａ／Ｄ変換器の
オーバーサンプリング比とは、入力アナログ信号に関連
するナイキストサンプリングレートに対するＡ／Ｄ変換
器のクロックレートの比をいう。良く知られているよう
に、ナイキストレートの値は入力アナログ信号に含まれ
る関心最大周波数に依存する。
【０００４】オーバーサンプリングＡ／Ｄ変換器の１つ
のクラスはシグマデルタ変調として知られている処理構
成を基にしている。従来のシグマデルタ変調器は内部１
ビット量子化器を用い、パルス密度が入力信号の振幅に
比例する連続ビットを出力する。単一ビット内部量子化
器は、理論的に歪のない量子化がなされるので、分解能
の本質的な不足にもかかわらず、ある程度、利用され
る。シグマデルタ変換器の精度および安定性のどちらも
多重ビット内部量子化によって向上するが、多重ビット
量子化には多重ビット内部デジタル／アナログ変換器
（ＤＡＣ）が必要である。内部ＤＡＣの非線形性が多重
ビット量子化によってなされる精度の向上を妨げないよ
うに、ＤＡＣはシグマデルタ変換器全体の最大の精度と
線形にならなければならない。高分解能Ａ／Ｄ変換器に
対して、ＤＡＣにおける必要な線形性は、補助（オフチ
ップ）補償素子の使用および／あるいは素子トリミング
によってのみ得られる。
のクラスはシグマデルタ変調として知られている処理構
成を基にしている。従来のシグマデルタ変調器は内部１
ビット量子化器を用い、パルス密度が入力信号の振幅に
比例する連続ビットを出力する。単一ビット内部量子化
器は、理論的に歪のない量子化がなされるので、分解能
の本質的な不足にもかかわらず、ある程度、利用され
る。シグマデルタ変換器の精度および安定性のどちらも
多重ビット内部量子化によって向上するが、多重ビット
量子化には多重ビット内部デジタル／アナログ変換器
（ＤＡＣ）が必要である。内部ＤＡＣの非線形性が多重
ビット量子化によってなされる精度の向上を妨げないよ
うに、ＤＡＣはシグマデルタ変換器全体の最大の精度と
線形にならなければならない。高分解能Ａ／Ｄ変換器に
対して、ＤＡＣにおける必要な線形性は、補助（オフチ
ップ）補償素子の使用および／あるいは素子トリミング
によってのみ得られる。
【０００５】高分解能を得るためのさらなる成果におい
て、従来のシグマデルタＡ／Ｄ変換器は高いオーバーサ
ンプリング比を生じさせるサンプリングレートで動作し
ている。しかし、高いオーバーサンプリング比は信号変
換器によって精度良く処理されるアナログ信号のバンド
幅を制限する。結果として、従来のシグマデルタＡ／Ｄ
変換器は、例えば、コンパクトディスクあるいはオーデ
ィオシステムのようなアプリケーションに制約される。
さらに、オーバーサンプリング比はアナログ信号がデジ
タル領域に変換される速度に逆比例する。従って、高い
オーバーサンプリング比を有する従来のシグマデルタＡ
／Ｄ変換器をある高速処理アプリケーションに包含させ
るのは不可能であるということになる。例えば、一般
に、１５から１６ビットの分解能を得るためには、１ビ
ット量子化と６４を越えるオーバーサンプリング比を用
いる３つの１次シグマデルタ変調器のカスケードが必要
である。
て、従来のシグマデルタＡ／Ｄ変換器は高いオーバーサ
ンプリング比を生じさせるサンプリングレートで動作し
ている。しかし、高いオーバーサンプリング比は信号変
換器によって精度良く処理されるアナログ信号のバンド
幅を制限する。結果として、従来のシグマデルタＡ／Ｄ
変換器は、例えば、コンパクトディスクあるいはオーデ
ィオシステムのようなアプリケーションに制約される。
さらに、オーバーサンプリング比はアナログ信号がデジ
タル領域に変換される速度に逆比例する。従って、高い
オーバーサンプリング比を有する従来のシグマデルタＡ
／Ｄ変換器をある高速処理アプリケーションに包含させ
るのは不可能であるということになる。例えば、一般
に、１５から１６ビットの分解能を得るためには、１ビ
ット量子化と６４を越えるオーバーサンプリング比を用
いる３つの１次シグマデルタ変調器のカスケードが必要
である。
【０００６】Matsuyaらは、″Ａ １６−ｂｉｔ Ｏｖ
ｅｒｓａｍｐｌｉｎｇ Ａ−ｔｏ−Ｄ Ｃｏｎｖｅｒｓ
ｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ ＵｓｉｎｇＴｒｉｐｌ
ｅ−Ｉｎｔｅｇｒａｔｉｏｎ Ｎｏｉｓｅ Ｓｈａｐｉ
ｎｇ″， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉ
ｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ． ＳＣ−
２２， ｎｏ． ６， ｐ． ９２１， Ｄｅｃｅｍｂ
ｅｒ １９８７． において、１ビット内部量子化の多
重カスケードシグマデルタ回路を有するアナログ／デジ
タル変換器について開示している。ここで開示されてい
るカスケード変換器では、ｎ段のカスケード変換器の第
１のｎ−１段によって生じる量子化雑音をキャンセルす
るために配置されるネットワークによって分解能が向上
した。雑音キャンセルネットワークによってもたらされ
る利点にもかかわらず、与えられたオーバーサンプリン
グ比に対するMatsuya らの変換器の最大分解能は単一ビ
ット内部量子化を利用することによって制限される。ま
た、Matsuya らの変換器内の各回路は量子化誤差信号を
そのすぐ後の回路に出力するように配置される。しか
し、各シグマデルタ回路のダイナミックレンジに関して
低い強度の誤差信号によって、素子の変動に対してより
敏感な雑音キャンセルの段階が生じる。さらに、誤差信
号の相対強度は各連続する回路で小さくなるので、Mats
uya らの変換器を多重回路に拡張することはＡ／Ｄ変換
精度全体の向上の低下をもたらす。
ｅｒｓａｍｐｌｉｎｇ Ａ−ｔｏ−Ｄ Ｃｏｎｖｅｒｓ
ｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ ＵｓｉｎｇＴｒｉｐｌ
ｅ−Ｉｎｔｅｇｒａｔｉｏｎ Ｎｏｉｓｅ Ｓｈａｐｉ
ｎｇ″， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉ
ｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ． ＳＣ−
２２， ｎｏ． ６， ｐ． ９２１， Ｄｅｃｅｍｂ
ｅｒ １９８７． において、１ビット内部量子化の多
重カスケードシグマデルタ回路を有するアナログ／デジ
タル変換器について開示している。ここで開示されてい
るカスケード変換器では、ｎ段のカスケード変換器の第
１のｎ−１段によって生じる量子化雑音をキャンセルす
るために配置されるネットワークによって分解能が向上
した。雑音キャンセルネットワークによってもたらされ
る利点にもかかわらず、与えられたオーバーサンプリン
グ比に対するMatsuya らの変換器の最大分解能は単一ビ
ット内部量子化を利用することによって制限される。ま
た、Matsuya らの変換器内の各回路は量子化誤差信号を
そのすぐ後の回路に出力するように配置される。しか
し、各シグマデルタ回路のダイナミックレンジに関して
低い強度の誤差信号によって、素子の変動に対してより
敏感な雑音キャンセルの段階が生じる。さらに、誤差信
号の相対強度は各連続する回路で小さくなるので、Mats
uya らの変換器を多重回路に拡張することはＡ／Ｄ変換
精度全体の向上の低下をもたらす。
【０００７】そこで、従来、相対的に低いオーバーサン
プリング比を生じさせるサンプリングレートで動作する
所定数のカスケード回路に拡張されるように配置される
精度良いシグマデルタＡ／Ｄ変換器が必要であった。
プリング比を生じさせるサンプリングレートで動作する
所定数のカスケード回路に拡張されるように配置される
精度良いシグマデルタＡ／Ｄ変換器が必要であった。
【０００８】所定数のカスケード回路を有する精度良い
シグマデルタＡ／Ｄ変換器の必要性から、本発明である
多重回路シグマデルタアナログ／デジタル変換器を提案
する。本発明の多重回路シグマデルタ変換器は、アナロ
グ入力信号をデジタルワードの出力シーケンスに変換す
る。第１シグマデルタ変換回路はアナログ入力信号に応
じてデジタルワードの第１シーケンスおよび量子化誤差
信号を発生する。中間増幅器は第１ゲインファクタによ
って量子化誤差信号を増幅する。さらに、第２シグマデ
ルタ変換回路は増幅された量子化誤差信号に応じてデジ
タルワードの第２シーケンスを発生する。第１および第
２シーケンスはデジタル雑音キャンセルネットワークに
よってフィルタリングされ、フィルタリングされた第２
シーケンスは除算回路を通して第１ゲインファクタによ
って除算される。加算回路はフィルタリングされた第１
シーケンスと除算された第２シーケンスを加算すること
によってデジタルワードの出力シーケンスを供給する。
この構成は３以上の回路にも拡張可能であり、各回路は
さらに量子化誤差を抑制する中間増幅器を有する。
シグマデルタＡ／Ｄ変換器の必要性から、本発明である
多重回路シグマデルタアナログ／デジタル変換器を提案
する。本発明の多重回路シグマデルタ変換器は、アナロ
グ入力信号をデジタルワードの出力シーケンスに変換す
る。第１シグマデルタ変換回路はアナログ入力信号に応
じてデジタルワードの第１シーケンスおよび量子化誤差
信号を発生する。中間増幅器は第１ゲインファクタによ
って量子化誤差信号を増幅する。さらに、第２シグマデ
ルタ変換回路は増幅された量子化誤差信号に応じてデジ
タルワードの第２シーケンスを発生する。第１および第
２シーケンスはデジタル雑音キャンセルネットワークに
よってフィルタリングされ、フィルタリングされた第２
シーケンスは除算回路を通して第１ゲインファクタによ
って除算される。加算回路はフィルタリングされた第１
シーケンスと除算された第２シーケンスを加算すること
によってデジタルワードの出力シーケンスを供給する。
この構成は３以上の回路にも拡張可能であり、各回路は
さらに量子化誤差を抑制する中間増幅器を有する。
【０００９】
【実施例】図１は本発明の多重回路シグマデルタアナロ
グ／デジタル（Ａ／Ｄ）変換器の構成を示すブロック図
である。多重回路シグマデルタＡ／Ｄ変換器１０はシグ
マデルタ変換回路１４および１８を有する。本発明で
は、明瞭な説明を行うために図１で２つの実施例回路の
みしか示していないが、本発明の望ましい実施例では、
２つ以上の回路を含むように拡張できることは以下の説
明からわかるであろう。シグマデルタ変換回路１４およ
び１８は、それぞれ、積分器２０、２２、ＭビットＡ／
Ｄ変換器２４、２６、およびＭビットデジタル／アナロ
グ（Ｄ／Ａ）変換器２８、３０を有するフィードバック
構成となっている。シグマデルタ変換回路１４および１
８に電気的に接続されるのはデジタル雑音キャンセルネ
ットワーク３１、３２である。デジタル雑音キャンセル
ネットワーク３２は係数ＣおよびＤを含む。係数Ｃおよ
びＤはアナログ素子におけるアナログアレイを補償する
ために用いられ、例えば、積分器ゲイン、一定有限演算
増幅器ゲイン等である。
グ／デジタル（Ａ／Ｄ）変換器の構成を示すブロック図
である。多重回路シグマデルタＡ／Ｄ変換器１０はシグ
マデルタ変換回路１４および１８を有する。本発明で
は、明瞭な説明を行うために図１で２つの実施例回路の
みしか示していないが、本発明の望ましい実施例では、
２つ以上の回路を含むように拡張できることは以下の説
明からわかるであろう。シグマデルタ変換回路１４およ
び１８は、それぞれ、積分器２０、２２、ＭビットＡ／
Ｄ変換器２４、２６、およびＭビットデジタル／アナロ
グ（Ｄ／Ａ）変換器２８、３０を有するフィードバック
構成となっている。シグマデルタ変換回路１４および１
８に電気的に接続されるのはデジタル雑音キャンセルネ
ットワーク３１、３２である。デジタル雑音キャンセル
ネットワーク３２は係数ＣおよびＤを含む。係数Ｃおよ
びＤはアナログ素子におけるアナログアレイを補償する
ために用いられ、例えば、積分器ゲイン、一定有限演算
増幅器ゲイン等である。
【００１０】シグマデルタ変換回路１４および１８は入
力ノード３３に与えられるアナログ入力信号Ｘ（ｚ）の
最高関心周波数を著しく越えるサンプリング周波数で動
作する。以下に十分に記述するように、シグマデルタ変
換回路１４はアナログ入力信号Ｘ（ｚ）を表すデジタル
ワードの第１シーケンスを発生するために配置される。
この第１シーケンスはデジタル雑音キャンセルネットワ
ーク３１を通過する。積分器２０はアナログ入力信号と
デジタルワードの第１シーケンスとの差を累積し、これ
によって、ＭビットＡ／Ｄ変換器２４に関する量子化雑
音に比例する誤差信号を中間増幅器３４に出力すること
ができる。中間増幅器３４はシグマデルタ変換回路１８
のダイナミックレンジを十分に利用するために誤差信号
を増幅する。増幅された誤差信号はシグマデルタ変換回
路１８によって量子化され、デジタル雑音キャンセルネ
ットワーク３２（係数Ｃ、Ｄを含む）によって処理され
る。中間デジタル除算器は中間増幅器３４のゲインＧに
相当するファクタＧによってデジタル雑音キャンセルネ
ットワーク３２の出力の強度を減少させる。デジタル雑
音キャンセルネットワーク３１、３２は、伝達関数ＨA
（ｚ）およびＨB （ｚ）によって特徴付けられる。伝達
関数ＨA （ｚ）およびＨB （ｚ）は出力加算ノード４０
におけるデジタル雑音キャンセルネットワーク３１、３
２からのデジタル出力の加算においてシグマデルタ変換
回路１４に関する量子化雑音がキャンセルされるように
選択される。この方法では、本発明の多重回路シグマデ
ルタ変換器１０は、アナログ入力信号Ｘ（ｚ）を高分解
能でデジタル表示するように動作する。
力ノード３３に与えられるアナログ入力信号Ｘ（ｚ）の
最高関心周波数を著しく越えるサンプリング周波数で動
作する。以下に十分に記述するように、シグマデルタ変
換回路１４はアナログ入力信号Ｘ（ｚ）を表すデジタル
ワードの第１シーケンスを発生するために配置される。
この第１シーケンスはデジタル雑音キャンセルネットワ
ーク３１を通過する。積分器２０はアナログ入力信号と
デジタルワードの第１シーケンスとの差を累積し、これ
によって、ＭビットＡ／Ｄ変換器２４に関する量子化雑
音に比例する誤差信号を中間増幅器３４に出力すること
ができる。中間増幅器３４はシグマデルタ変換回路１８
のダイナミックレンジを十分に利用するために誤差信号
を増幅する。増幅された誤差信号はシグマデルタ変換回
路１８によって量子化され、デジタル雑音キャンセルネ
ットワーク３２（係数Ｃ、Ｄを含む）によって処理され
る。中間デジタル除算器は中間増幅器３４のゲインＧに
相当するファクタＧによってデジタル雑音キャンセルネ
ットワーク３２の出力の強度を減少させる。デジタル雑
音キャンセルネットワーク３１、３２は、伝達関数ＨA
（ｚ）およびＨB （ｚ）によって特徴付けられる。伝達
関数ＨA （ｚ）およびＨB （ｚ）は出力加算ノード４０
におけるデジタル雑音キャンセルネットワーク３１、３
２からのデジタル出力の加算においてシグマデルタ変換
回路１４に関する量子化雑音がキャンセルされるように
選択される。この方法では、本発明の多重回路シグマデ
ルタ変換器１０は、アナログ入力信号Ｘ（ｚ）を高分解
能でデジタル表示するように動作する。
【００１１】図１に示すように、アナログ入力信号Ｘ
（ｚ）は、ＭビットＤ／Ａ変換器２８によってフィード
バックライン４６上に与えられるフィードバック信号と
入力加算ノード４４で加算される。入力加算ノード４４
に連結しているのは積分器２０である。積分器２０の伝
達関数はｚ領域でｋA ／（１−ｚ-1）（ｋA は積分定
数）として表される。積分器２０で発生するアナログ信
号はＭビットＡ／Ｄ変換器２４に供給される。図２は積
分器２０から出力されるアナログ信号とＭビットＡ／Ｄ
変換器２４の量子化雑音（ｅ1 ）の加算を示す図であ
る。図２に示すように、この加算はＭビットＡ／Ｄ変換
器２４を通して伝達遅延を表す遅延ブロック５０に関連
して加算ノード４８で起こる。入力ノード３３とＭビッ
トＡ／Ｄ変換器２４の出力との間のｚ領域信号伝達関数
ＨS （ｚ）は次式によって与えられる。
（ｚ）は、ＭビットＤ／Ａ変換器２８によってフィード
バックライン４６上に与えられるフィードバック信号と
入力加算ノード４４で加算される。入力加算ノード４４
に連結しているのは積分器２０である。積分器２０の伝
達関数はｚ領域でｋA ／（１−ｚ-1）（ｋA は積分定
数）として表される。積分器２０で発生するアナログ信
号はＭビットＡ／Ｄ変換器２４に供給される。図２は積
分器２０から出力されるアナログ信号とＭビットＡ／Ｄ
変換器２４の量子化雑音（ｅ1 ）の加算を示す図であ
る。図２に示すように、この加算はＭビットＡ／Ｄ変換
器２４を通して伝達遅延を表す遅延ブロック５０に関連
して加算ノード４８で起こる。入力ノード３３とＭビッ
トＡ／Ｄ変換器２４の出力との間のｚ領域信号伝達関数
ＨS （ｚ）は次式によって与えられる。
【００１２】 ＨS （ｚ）＝ｋA ｚ-1／［１＋（ｋA −１）ｚ-1］ （１） 同様に、加算ノード４８（図２参照）とＡ／Ｄ変換器２
４の出力との間のｚ領域雑音伝達関数ＨN （ｚ）は次式
のように表される。
４の出力との間のｚ領域雑音伝達関数ＨN （ｚ）は次式
のように表される。
【００１３】 ＨN （ｚ）＝ｚ-1（１−ｚ-1）／［１＋（ｋA −１）ｚ-1］ （２） 従って、シグマデルタ変換回路１４、あるいは等価的
に、Ａ／Ｄ変換器２４の出力Ｖout1（ｚ）は次式のよう
に与えられるということになる。
に、Ａ／Ｄ変換器２４の出力Ｖout1（ｚ）は次式のよう
に与えられるということになる。
【００１４】 Ｖout1（ｚ）＝ＨS （ｚ）［Ｘ（ｚ）］＋ＨN （ｚ）［ｅ1 ］ （３） 図１に示すように、アナログ入力信号Ｘ（ｚ）は中間加
算ノード５１で積分器２０で発生したアナログ信号と加
算される。この加算によって１クロック周期で遅延され
る量子化雑音ｅ1 に実質上同一である誤差信号が生成さ
れ、中間増幅器３４によって増幅される。量子化雑音ｅ
1 の最大強度はＭビットＡ／Ｄ変換器２４の最下位ビッ
ト（ＬＳＢ）の値と実質上同等であろうから、中間増幅
器３４のゲインＧは特に２M （ＭはＡ／Ｄ変換器２４に
おけるビット数）以下の最大値に設定することができ
る。しかし、多重回路シグマデルタＡ／Ｄ変換器１０の
物理的な実現の範囲内で存在する可能性のある外部雑音
源により、この最大値の約２／３のゲインＧが選択され
る。
算ノード５１で積分器２０で発生したアナログ信号と加
算される。この加算によって１クロック周期で遅延され
る量子化雑音ｅ1 に実質上同一である誤差信号が生成さ
れ、中間増幅器３４によって増幅される。量子化雑音ｅ
1 の最大強度はＭビットＡ／Ｄ変換器２４の最下位ビッ
ト（ＬＳＢ）の値と実質上同等であろうから、中間増幅
器３４のゲインＧは特に２M （ＭはＡ／Ｄ変換器２４に
おけるビット数）以下の最大値に設定することができ
る。しかし、多重回路シグマデルタＡ／Ｄ変換器１０の
物理的な実現の範囲内で存在する可能性のある外部雑音
源により、この最大値の約２／３のゲインＧが選択され
る。
【００１５】増幅された誤差信号はＭビットＤ／Ａ変換
器３０によってフィードバックライン５４上に与えられ
るフィードバック信号と加算ノード５２で加算される。
増幅された誤差信号はＸ′（ｚ）として示され、次式の
ように表される。
器３０によってフィードバックライン５４上に与えられ
るフィードバック信号と加算ノード５２で加算される。
増幅された誤差信号はＸ′（ｚ）として示され、次式の
ように表される。
【００１６】 Ｘ′（ｚ）＝Ｇ［｛（１−ｋA ）（１−ｚ-1）Ｘ（ｚ）＋ｋA ｚ-1ｅ1 ｝ ／｛１＋（ｋA −１）ｚ-1｝］ （４） 図１の実施例において、積分器２２、ＭビットＡ／Ｄ変
換器２６、およびＭビットＤ／Ａ変換器３０は、積分器
２２が積分定数ＫB を有するということを除いて、積分
器２０、ＭビットＡ／Ｄ変換器２４およびＭビットＤ／
Ａ変換器２８と実質上等価である。従って、シグマデル
タ変換回路１４で発生され、デジタル雑音キャンセルネ
ットワーク３２に供給されるデジタル出力Ｖout2（ｚ）
は次式のように表される。
換器２６、およびＭビットＤ／Ａ変換器３０は、積分器
２２が積分定数ＫB を有するということを除いて、積分
器２０、ＭビットＡ／Ｄ変換器２４およびＭビットＤ／
Ａ変換器２８と実質上等価である。従って、シグマデル
タ変換回路１４で発生され、デジタル雑音キャンセルネ
ットワーク３２に供給されるデジタル出力Ｖout2（ｚ）
は次式のように表される。
【００１７】 Ｖout2（ｚ）＝ＨS （ｚ）［Ｘ（ｚ）′］＋ＨN （ｚ）［ｅ2 ］ （５） なお、ｅ2 はＭビットＡ／Ｄ変換器２６で生成される量
子化雑音を示している。（４）式を（５）式に代入する
と次式が得られる。
子化雑音を示している。（４）式を（５）式に代入する
と次式が得られる。
【００１８】 Ｖout2＝Ｇ［｛ｚ-1ｋB （１−ｋA ）（１−ｚ-1）Ｘ（ｚ）＋ｋA ｋB ｚ-2 ｅ1 ｝／｛１＋（ｋA −１）ｚ-1｝＋｛ｚ-1（１−ｚ-1）ｅ2 ｝ ／Ｇ］ （６） 図１から、出力加算ノード４０で発生する多重回路シグ
マデルタＡ／Ｄ変換器１０のデジタル出力Ｖout は次式
のように表される。
マデルタＡ／Ｄ変換器１０のデジタル出力Ｖout は次式
のように表される。
【００１９】 Ｖout ＝Ｖout1［ＨA （ｚ）］＋（１／Ｇ）Ｖout2［ＨB （ｚ）］ （７） 積分器２０、２２、が理想的（すなわち、ｋA ＝ｋB ＝
１．０）である場合においては、（７）式は次式のよう
に変形する。
１．０）である場合においては、（７）式は次式のよう
に変形する。
【００２０】 Ｖout ＝ｚ-1ＨA （ｚ）Ｘ（ｚ）＋［ｚ-1（１−ｚ-1）ＨA （ｚ）＋ｚ-2 ＨB （ｚ）］ｅ1 ＋｛ｚ-1（１−ｚ-1）ＨB （ｚ）ｅ2 ｝／Ｇ （８） （８）式を基にして、デジタル雑音キャンセルネットワ
ーク３１、３２の伝達関数はＨA （ｚ）およびＨB
（ｚ）は量子化雑音ｅ1 を多重回路シグマデルタＡ／Ｄ
変換器１０のデジタル出力から有効に除去するように表
される。特に、伝達関数ＨA （ｚ）およびＨB （ｚ）が
次式で表される場合を考える。
ーク３１、３２の伝達関数はＨA （ｚ）およびＨB
（ｚ）は量子化雑音ｅ1 を多重回路シグマデルタＡ／Ｄ
変換器１０のデジタル出力から有効に除去するように表
される。特に、伝達関数ＨA （ｚ）およびＨB （ｚ）が
次式で表される場合を考える。
【００２１】 ＨA （ｚ）＝ｚ-1 （９） ＨB （ｚ）＝（１−ｚ-1） （１０） このような伝達関数ＨA （ｚ）およびＨB （ｚ）におい
て、出力加算ノード４０で発生する多重回路シグマデル
タＡ／Ｄ変換器１０のデジタル出力Ｖout は次式のよう
になる。
て、出力加算ノード４０で発生する多重回路シグマデル
タＡ／Ｄ変換器１０のデジタル出力Ｖout は次式のよう
になる。
【００２２】 Ｖout ＝ｚ-2Ｘ（ｚ）−（１／Ｇ）ｚ-1（１−ｚ-1）2 ｅ2 （１１） （１１）式を良くみると、量子化雑音ｅ1 は多重回路シ
グマデルタＡ／Ｄ変換器１０の出力から除去され、その
信号対雑音比（ＳＮＲ）が向上することがわかる。さら
に、量子化雑音ｅ2 は２次でハイパスフィルタリングさ
れ、中間ゲインファクタＧによって減少するが、後者の
特徴はMatsuya の変換器にはない。従って、ゲインＧに
よってシグマデルタ変換回路１８のダイナミックレンジ
の十分な利用が可能となることに加えて、付加された雑
音が抑制される。なお、本発明では、多重ビット内部量
子化を与えることによって、１を越えて中間ゲインＧの
使用が可能となる。すなわち、量子化誤差信号の強度は
ＭビットＡ／Ｄ変換器２４の最下位ビットの大きさにほ
ぼ制限される。量子化誤差信号はシグマデルタ変換回路
１８においてオーバーフローを生じることなしに増幅可
能である。より多いビットを含むことによってＭビット
Ａ／Ｄ変換器２４の分解能を増加させることは、本質的
に多重回路シグマデルタＡ／Ｄ変換器１０の分解能全体
を向上させることになり、ゲインＧの値を同じように増
加できることになる。また、ゲインＧは、特に、実際に
典型的に用いられる２M 以下の最大値の２／３のゲイン
で設定することができる。
グマデルタＡ／Ｄ変換器１０の出力から除去され、その
信号対雑音比（ＳＮＲ）が向上することがわかる。さら
に、量子化雑音ｅ2 は２次でハイパスフィルタリングさ
れ、中間ゲインファクタＧによって減少するが、後者の
特徴はMatsuya の変換器にはない。従って、ゲインＧに
よってシグマデルタ変換回路１８のダイナミックレンジ
の十分な利用が可能となることに加えて、付加された雑
音が抑制される。なお、本発明では、多重ビット内部量
子化を与えることによって、１を越えて中間ゲインＧの
使用が可能となる。すなわち、量子化誤差信号の強度は
ＭビットＡ／Ｄ変換器２４の最下位ビットの大きさにほ
ぼ制限される。量子化誤差信号はシグマデルタ変換回路
１８においてオーバーフローを生じることなしに増幅可
能である。より多いビットを含むことによってＭビット
Ａ／Ｄ変換器２４の分解能を増加させることは、本質的
に多重回路シグマデルタＡ／Ｄ変換器１０の分解能全体
を向上させることになり、ゲインＧの値を同じように増
加できることになる。また、ゲインＧは、特に、実際に
典型的に用いられる２M 以下の最大値の２／３のゲイン
で設定することができる。
【００２３】一般に、中間ゲインの低下に起因する本発
明のシグマデルタＡ／Ｄ変換器のｎ番目の回路からの量
子化雑音はＧn-1 と同等に減少する。これによって、本
発明のシグマデルタＡ／Ｄ変換器を最小の付加量子化雑
音のみを有する多重回路に拡張することができ、さらに
ＳＮＲを向上させることができる。
明のシグマデルタＡ／Ｄ変換器のｎ番目の回路からの量
子化雑音はＧn-1 と同等に減少する。これによって、本
発明のシグマデルタＡ／Ｄ変換器を最小の付加量子化雑
音のみを有する多重回路に拡張することができ、さらに
ＳＮＲを向上させることができる。
【００２４】理想的でない積分器２０、２２（ｋA およ
びｋB が１に等しくない）の場合、本発明の多重回路シ
グマデルタＡ／Ｄ変換器１０のデジタル出力から量子化
雑音ｅ1 を十分除去するデジタル雑音キャンセルネット
ワークＨA ′およびＨB ′が示される。特に、零までの
ｅ1 を含む（１１）式の全ての項を加算することによっ
て、量子化雑音ｅ1 の除去のために次のような条件が得
られる。
びｋB が１に等しくない）の場合、本発明の多重回路シ
グマデルタＡ／Ｄ変換器１０のデジタル出力から量子化
雑音ｅ1 を十分除去するデジタル雑音キャンセルネット
ワークＨA ′およびＨB ′が示される。特に、零までの
ｅ1 を含む（１１）式の全ての項を加算することによっ
て、量子化雑音ｅ1 の除去のために次のような条件が得
られる。
【００２５】 ｚ-1（１−ｚ-1）ＨA ′（ｚ）＝｛ｋA ｋB ｚ-2ＨB ′（ｚ）｝ ／｛１＋（ｋB −１）ｚ-1｝ （１２） ＨA ′（ｚ）＝ｚ-1を選択すると、（１２）式からＨB
′（ｚ）が次式で表される。
′（ｚ）が次式で表される。
【００２６】 ＨB ′（ｚ）＝（ｚ-1−１）（ｃ＋ｄｚ-1） （１３） なお、ｃ＝１／ｋA ｋB 、ｄ＝（１−１／ｋB ）／ｋA
である。ｃおよびｄの値は理想値１からのｋA およびｋ
B の値の偏差に応じて調整される。これらの調整によっ
て、シグマデルタ変換回路１４、１８内の欠陥のあるア
ナログ素子とデジタル雑音キャンセルネットワーク３
１、３２との間の精度良いマッチングが可能となる。デ
ジタル雑音キャンセルネットワークは量子化雑音ｅ1 を
ほぼ十分にキャンセルすることができる。また、ｃおよ
びｄの値は、積分器内の演算増幅器が有限の開ルーブゲ
インを有することにより誤差を補償するように調整する
ことができる。
である。ｃおよびｄの値は理想値１からのｋA およびｋ
B の値の偏差に応じて調整される。これらの調整によっ
て、シグマデルタ変換回路１４、１８内の欠陥のあるア
ナログ素子とデジタル雑音キャンセルネットワーク３
１、３２との間の精度良いマッチングが可能となる。デ
ジタル雑音キャンセルネットワークは量子化雑音ｅ1 を
ほぼ十分にキャンセルすることができる。また、ｃおよ
びｄの値は、積分器内の演算増幅器が有限の開ルーブゲ
インを有することにより誤差を補償するように調整する
ことができる。
【００２７】図３は本発明の多重回路シグマデルタＡ／
Ｄ変換器１００のより詳細で部分的な図である。図３に
示す２つの実施例回路において、本発明の多重回路シグ
マデルタＡ／Ｄ変換器１００は、システムクロック（図
示しない）によるタイミング制御の下でシグマデルタ変
換回路１０８および１１２を有する。シグマデルタ変換
回路１０８、１１２は、それぞれ、積分器１１６、１２
０、４ビットＡ／Ｄ変換器１２４、１２８、４ビットＤ
／Ａ変換器１３２、１３６を有するフィードバック構成
となっている。
Ｄ変換器１００のより詳細で部分的な図である。図３に
示す２つの実施例回路において、本発明の多重回路シグ
マデルタＡ／Ｄ変換器１００は、システムクロック（図
示しない）によるタイミング制御の下でシグマデルタ変
換回路１０８および１１２を有する。シグマデルタ変換
回路１０８、１１２は、それぞれ、積分器１１６、１２
０、４ビットＡ／Ｄ変換器１２４、１２８、４ビットＤ
／Ａ変換器１３２、１３６を有するフィードバック構成
となっている。
【００２８】アナログ入力は入力ノード１４０に与えら
れ、サンプリング回路１４４によってサンプリングされ
る。サンプリング回路１４４は電気的なスイッチ１４
６、１４８を有する。スイッチ１４６、１４８は、典型
的には、ＣＭＯＳあるいはＮＭＯＳ転送ゲートによって
実現される。スイッチ１４６、１４８の両方にはシステ
ムクロック（図示しない）が接続され、システムクロッ
クからの方形波に応じてスイッチ１４６、１４８が交互
に開閉する。例えば、方形波のハイ状態に応じてスイッ
チ１４６が閉じ、スイッチ１４８が開く。スイッチ１４
６、１４８は入力キャパシタ１５０に接続される。
れ、サンプリング回路１４４によってサンプリングされ
る。サンプリング回路１４４は電気的なスイッチ１４
６、１４８を有する。スイッチ１４６、１４８は、典型
的には、ＣＭＯＳあるいはＮＭＯＳ転送ゲートによって
実現される。スイッチ１４６、１４８の両方にはシステ
ムクロック（図示しない）が接続され、システムクロッ
クからの方形波に応じてスイッチ１４６、１４８が交互
に開閉する。例えば、方形波のハイ状態に応じてスイッ
チ１４６が閉じ、スイッチ１４８が開く。スイッチ１４
６、１４８は入力キャパシタ１５０に接続される。
【００２９】図３に示すように、積分器１１６は交互に
開閉するスイッチ１５２、１５４を有し、スイッチ１５
２はスイッチ１４８に同期して動作する。スイッチ１５
２は結合ノード１５６と接地との間に接続されるが、ス
イッチ１５４は結合ノード１５６を演算増幅器１６０の
反転端子１５８に連結する。積分キャパシタ１６２は反
転端子１５８と演算増幅器１６０の出力ノード１６４と
の間に接続される。出力ノード１６４での電圧は４ビッ
トＡ／Ｄ変換器１２４によって変換されるサンプリング
されるアナログ電圧値とする。４ビットＡ／Ｄ変換器１
２４は、例えば、１５の比較器と１つのエンコーダのネ
ットワークを有する従来の４ビットＡ／Ｄ変換器によっ
て実現できる。４ビットＡ／Ｄ変換器１２４は、各クロ
ック周期中において、４つの信号ライン１６８上に４ビ
ットのデジタルワードを与えるように動作する。
開閉するスイッチ１５２、１５４を有し、スイッチ１５
２はスイッチ１４８に同期して動作する。スイッチ１５
２は結合ノード１５６と接地との間に接続されるが、ス
イッチ１５４は結合ノード１５６を演算増幅器１６０の
反転端子１５８に連結する。積分キャパシタ１６２は反
転端子１５８と演算増幅器１６０の出力ノード１６４と
の間に接続される。出力ノード１６４での電圧は４ビッ
トＡ／Ｄ変換器１２４によって変換されるサンプリング
されるアナログ電圧値とする。４ビットＡ／Ｄ変換器１
２４は、例えば、１５の比較器と１つのエンコーダのネ
ットワークを有する従来の４ビットＡ／Ｄ変換器によっ
て実現できる。４ビットＡ／Ｄ変換器１２４は、各クロ
ック周期中において、４つの信号ライン１６８上に４ビ
ットのデジタルワードを与えるように動作する。
【００３０】４ビットＡ／Ｄ変換器１２４のデジタル出
力は４ビットＤ／Ａ変換器１３２によってモニタされ
る。４ビットＤ／Ａ変換器１３２は従来実現できるもの
であり、フィードバックライン１７６上に第１アナログ
フィードバック信号を与えるために、強度基準器１７２
によって供給される電圧を測るように動作する。４ビッ
トＤ／Ａ変換器１３２は電気的にシステムクロックに接
続され、システムクロックのクロックレートで第１アナ
ログフィードバック信号の値を更新する。第１アナログ
フィードバック信号は交互に開閉するスイッチ１７８、
１８０によって演算増幅器１６０の非反転端子１７９に
供給される。キャパシタ１８２はスイッチ１４６に同期
して動作するスイッチ１７８に結合ノード１５６を接続
する。
力は４ビットＤ／Ａ変換器１３２によってモニタされ
る。４ビットＤ／Ａ変換器１３２は従来実現できるもの
であり、フィードバックライン１７６上に第１アナログ
フィードバック信号を与えるために、強度基準器１７２
によって供給される電圧を測るように動作する。４ビッ
トＤ／Ａ変換器１３２は電気的にシステムクロックに接
続され、システムクロックのクロックレートで第１アナ
ログフィードバック信号の値を更新する。第１アナログ
フィードバック信号は交互に開閉するスイッチ１７８、
１８０によって演算増幅器１６０の非反転端子１７９に
供給される。キャパシタ１８２はスイッチ１４６に同期
して動作するスイッチ１７８に結合ノード１５６を接続
する。
【００３１】また、シグマデルタ変換回路１０８はラン
ダムアクセスメモリ（ＲＡＭ）補正モジュール１８４を
有する。ＲＡＭ補正モジュール１８４は４ビットＤ／Ａ
変換器１３２の伝達関数に固有の非線形なデジタルキャ
ンセルを行う。このデジタル補正の基となる原理を図４
を参照して説明する。図４は、２ポートＮ1 、Ｎ2 、Ｎ
3 を有するシステムのブロック図である。２ポートＮ1
、Ｎ2、 Ｎ3 は時間不変量で、メモリのないものであ
り、緩やかな非線形単調入出力特性Ｖout （ｔ）＝Ｎi
［Ｖin′（ｔ）］を有する。２ポートＮ1 、Ｎ3 はフィ
ードバックループＬにおいて線形ダイナミック２ポート
Ｈ1 （ｚ）（典型的には、１あるいは２次）とともに配
置される。図４のシステムに示される信号は、すべてサ
ンプリングされたアナログ、デジタル、あるいは混合の
信号である。
ダムアクセスメモリ（ＲＡＭ）補正モジュール１８４を
有する。ＲＡＭ補正モジュール１８４は４ビットＤ／Ａ
変換器１３２の伝達関数に固有の非線形なデジタルキャ
ンセルを行う。このデジタル補正の基となる原理を図４
を参照して説明する。図４は、２ポートＮ1 、Ｎ2 、Ｎ
3 を有するシステムのブロック図である。２ポートＮ1
、Ｎ2、 Ｎ3 は時間不変量で、メモリのないものであ
り、緩やかな非線形単調入出力特性Ｖout （ｔ）＝Ｎi
［Ｖin′（ｔ）］を有する。２ポートＮ1 、Ｎ3 はフィ
ードバックループＬにおいて線形ダイナミック２ポート
Ｈ1 （ｚ）（典型的には、１あるいは２次）とともに配
置される。図４のシステムに示される信号は、すべてサ
ンプリングされたアナログ、デジタル、あるいは混合の
信号である。
【００３２】フィードバックループＬのループゲインが
１を大きく越えるような周波数範囲があり、図４のシス
テムが安定であるとする。従って、この周波数範囲内の
信号周波数に対して、フィードバックループにおいて
は、入力電圧Ｖin（ｔ）に近づくためのフィードバック
電圧Ｖf （ｔ）が誘導されることになる。また、図４か
ら、Ｖf （ｔ）＝Ｎ3 ［Ｖ1 （ｔ）］、Ｖout （ｔ）＝
Ｎ2 ［Ｖ1 （ｔ）］であることがわかる。ここで、Ｎ2
［Ｖ1 （ｔ）］がＮ3 ［Ｖ1 （ｔ）］と等価であるとす
る。すなわち、２ポートＮ2 およびＮ3 の非線形特性を
適合させるとする。従って、実質上Ｖin（ｔ）に等価で
ある、Ｖout （ｔ）＝Ｎ2 ［Ｖ1 （ｔ）］＝Ｎ3 ［Ｖ1
（ｔ）］＝Ｖf （ｔ）となる。もし、Ｎ3 が４ビットＤ
／Ａ変換器１３２（図３）を表し、Ｈ1 （ｚ）が積分器
１１６を表し、Ｎ1 が４ビットＡ／Ｄ変換器１２４を表
し、Ｎ2 がＲＡＭ補正モジュール１８４を表すならば、
Ｄ／Ａ変換器１３２に存在する非線形にもかかわらず、
線形なデータ変換を行うことができることがわかる。
１を大きく越えるような周波数範囲があり、図４のシス
テムが安定であるとする。従って、この周波数範囲内の
信号周波数に対して、フィードバックループにおいて
は、入力電圧Ｖin（ｔ）に近づくためのフィードバック
電圧Ｖf （ｔ）が誘導されることになる。また、図４か
ら、Ｖf （ｔ）＝Ｎ3 ［Ｖ1 （ｔ）］、Ｖout （ｔ）＝
Ｎ2 ［Ｖ1 （ｔ）］であることがわかる。ここで、Ｎ2
［Ｖ1 （ｔ）］がＮ3 ［Ｖ1 （ｔ）］と等価であるとす
る。すなわち、２ポートＮ2 およびＮ3 の非線形特性を
適合させるとする。従って、実質上Ｖin（ｔ）に等価で
ある、Ｖout （ｔ）＝Ｎ2 ［Ｖ1 （ｔ）］＝Ｎ3 ［Ｖ1
（ｔ）］＝Ｖf （ｔ）となる。もし、Ｎ3 が４ビットＤ
／Ａ変換器１３２（図３）を表し、Ｈ1 （ｚ）が積分器
１１６を表し、Ｎ1 が４ビットＡ／Ｄ変換器１２４を表
し、Ｎ2 がＲＡＭ補正モジュール１８４を表すならば、
Ｄ／Ａ変換器１３２に存在する非線形にもかかわらず、
線形なデータ変換を行うことができることがわかる。
【００３３】図３において、ＲＡＭ補正モジュール１８
４はプログラマブルメモリ、例えば、ＥＰＲＯＭによっ
て実現される。ＲＡＭ補正モジュール１８４は信号ライ
ン１６８上の４ビットのデジタルワードをＭビットのデ
ジタルワード（Ｍはシグマデルタ変換回路１０８からの
補正された出力のビット精度を示す）に変換するように
プログラムされる。図３の実施例では、１６ビットの精
度が達成され、シグマデルタ変換回路１０８の補正され
たデジタル出力は１６の信号ライン１８６に与えられ
る。
４はプログラマブルメモリ、例えば、ＥＰＲＯＭによっ
て実現される。ＲＡＭ補正モジュール１８４は信号ライ
ン１６８上の４ビットのデジタルワードをＭビットのデ
ジタルワード（Ｍはシグマデルタ変換回路１０８からの
補正された出力のビット精度を示す）に変換するように
プログラムされる。図３の実施例では、１６ビットの精
度が達成され、シグマデルタ変換回路１０８の補正され
たデジタル出力は１６の信号ライン１８６に与えられ
る。
【００３４】ＲＡＭ補正モジュール１８４は較正処理中
にプログラムされる。この較正処理中、Ｄ／Ａ変換器１
３２における一般的に非線形な伝達関数が評価され、そ
の結果のデータがＲＡＭ補正モジュール１８４に記憶さ
れる。例えば、個々の較正処理では、Ｄ／Ａ変換器１３
２はＡ／Ｄ変換器１２４から電気的に絶縁され、４ビッ
トカウンタによって発生したデジタルランプ信号がＤ／
Ａ変換器１３２に供給される。較正処理中、Ａ／Ｄ変換
器１２４は単一ビット量子化器に置換えられ、デジタル
１０進フィルタは１６ビットのデジタル出力を供給する
ためにそれに連結される。単一ビットシグマデルタ変換
器は本来線形であるので、デジィタル１０進フィルタか
らの１６ビットのデジタル出力によって、ＲＡＭ補正モ
ジュールに記憶される４ビットＤ／Ａ変換器の非線形デ
ータが与えられる。較正処理には約２N+M のクロック期
間（Ｎは較正されるＤ／Ａ変換器のビット精度、ＭはＲ
ＡＭ補正モジュール１８４によって発生するデジタルワ
ード内のビット数）が必要である。従って、図３の実施
例においては、較正は２20のクロック期間で行われる。
較正処理はシグマデルタ変換回路１０８の相対的に速い
（例えば、オーバーサンプリング）クロックレートで行
うことができ、従って、短時間で行える。
にプログラムされる。この較正処理中、Ｄ／Ａ変換器１
３２における一般的に非線形な伝達関数が評価され、そ
の結果のデータがＲＡＭ補正モジュール１８４に記憶さ
れる。例えば、個々の較正処理では、Ｄ／Ａ変換器１３
２はＡ／Ｄ変換器１２４から電気的に絶縁され、４ビッ
トカウンタによって発生したデジタルランプ信号がＤ／
Ａ変換器１３２に供給される。較正処理中、Ａ／Ｄ変換
器１２４は単一ビット量子化器に置換えられ、デジタル
１０進フィルタは１６ビットのデジタル出力を供給する
ためにそれに連結される。単一ビットシグマデルタ変換
器は本来線形であるので、デジィタル１０進フィルタか
らの１６ビットのデジタル出力によって、ＲＡＭ補正モ
ジュールに記憶される４ビットＤ／Ａ変換器の非線形デ
ータが与えられる。較正処理には約２N+M のクロック期
間（Ｎは較正されるＤ／Ａ変換器のビット精度、ＭはＲ
ＡＭ補正モジュール１８４によって発生するデジタルワ
ード内のビット数）が必要である。従って、図３の実施
例においては、較正は２20のクロック期間で行われる。
較正処理はシグマデルタ変換回路１０８の相対的に速い
（例えば、オーバーサンプリング）クロックレートで行
うことができ、従って、短時間で行える。
【００３５】図３に示すように、演算増幅器１６０によ
って出力ノード１６４に与えられる電圧とアナログ入力
信号は中間増幅器１８８に供給される。中間増幅器１８
８は４ビットＡ／Ｄ変換器の量子化誤差を示す誤差信号
を入力ライン１９０上に与えるために配置される。外部
雑音源がなく、シグマデルタ変換回路１０８、１１２が
理想的に実現されると仮定した場合、量子化誤差信号の
最大強度は４ビットＡ／Ｄ変換器１２４の最下位ビット
の値にほぼ等しい。これらの状況とさらにシグマデルタ
変換回路１０８、１１２がほぼ等しいダイナミックレン
ジを有するとすると、中間増幅器１８８のゲインは１６
に設定することができる。しかし、本発明の多重回路デ
ジタルシグマデルタＡ／Ｄ変換器１００を実際に物理的
に実現する場合、約１０のゲインファクタによってシグ
マデルタ変換回路１１２がオーバーフローするのを防止
するであろう。従って、中間増幅器１８８では量子化誤
差信号ｅ1 を処理するためのシグマデルタ変換回路１１
２のダイナミックレンジのかなりの部分を利用すること
ができる。この場合、この中間ゲインによって、従来の
カスケードシグマデルタ変換器によって生成される量子
化雑音のキャンセルよりも、より精度良くシグマデルタ
変換回路１０８の量子化雑音のキャンセルを行うことが
できる。
って出力ノード１６４に与えられる電圧とアナログ入力
信号は中間増幅器１８８に供給される。中間増幅器１８
８は４ビットＡ／Ｄ変換器の量子化誤差を示す誤差信号
を入力ライン１９０上に与えるために配置される。外部
雑音源がなく、シグマデルタ変換回路１０８、１１２が
理想的に実現されると仮定した場合、量子化誤差信号の
最大強度は４ビットＡ／Ｄ変換器１２４の最下位ビット
の値にほぼ等しい。これらの状況とさらにシグマデルタ
変換回路１０８、１１２がほぼ等しいダイナミックレン
ジを有するとすると、中間増幅器１８８のゲインは１６
に設定することができる。しかし、本発明の多重回路デ
ジタルシグマデルタＡ／Ｄ変換器１００を実際に物理的
に実現する場合、約１０のゲインファクタによってシグ
マデルタ変換回路１１２がオーバーフローするのを防止
するであろう。従って、中間増幅器１８８では量子化誤
差信号ｅ1 を処理するためのシグマデルタ変換回路１１
２のダイナミックレンジのかなりの部分を利用すること
ができる。この場合、この中間ゲインによって、従来の
カスケードシグマデルタ変換器によって生成される量子
化雑音のキャンセルよりも、より精度良くシグマデルタ
変換回路１０８の量子化雑音のキャンセルを行うことが
できる。
【００３６】量子化誤差信号はサンプリング回路１９２
によってサンプリングされる。このサンプリング回路１
９２は、システムクロック（図示しない）によって交互
に開閉する電気的なスイッチ１９４、１９６を有する。
スイッチ１９４はスイッチ１４６に同期することによっ
て動作する。スイッチ１９４、１９６は入力キャパシタ
１９８に接続される。
によってサンプリングされる。このサンプリング回路１
９２は、システムクロック（図示しない）によって交互
に開閉する電気的なスイッチ１９４、１９６を有する。
スイッチ１９４はスイッチ１４６に同期することによっ
て動作する。スイッチ１９４、１９６は入力キャパシタ
１９８に接続される。
【００３７】図３に示すように、積分器１２０は交互に
開閉するスイッチ２０２、２０４を有し、スイッチ２０
２はスイッチ１４８に同期して動作する。スイッチ２０
２は結合ノード２０６と接地との間に接続されるが、ス
イッチ２０４は結合ノード２０６を演算増幅器２１０の
反転端子２０８に連結する。積分キャパシタ２１２は反
転端子２０８と演算増幅器２１０の出力ノード２１４と
の間に接続される。出力ノード２１４における信号値は
４ビットＡ／Ｄ変換器１２８によって変換されるサンプ
リングされたアナログ電圧値とする。４ビットＡ／Ｄ変
換器１２８は、例えば、７つの比較器と１つのエンコー
ダのネットワークを有する従来の４ビットＡ／Ｄ変換器
によって実現できる。４ビットＡ／Ｄ変換器１２８は、
各クロック周期中において、４つの信号ライン２１８上
に４ビットのデジタルワードを与えるように動作する。
開閉するスイッチ２０２、２０４を有し、スイッチ２０
２はスイッチ１４８に同期して動作する。スイッチ２０
２は結合ノード２０６と接地との間に接続されるが、ス
イッチ２０４は結合ノード２０６を演算増幅器２１０の
反転端子２０８に連結する。積分キャパシタ２１２は反
転端子２０８と演算増幅器２１０の出力ノード２１４と
の間に接続される。出力ノード２１４における信号値は
４ビットＡ／Ｄ変換器１２８によって変換されるサンプ
リングされたアナログ電圧値とする。４ビットＡ／Ｄ変
換器１２８は、例えば、７つの比較器と１つのエンコー
ダのネットワークを有する従来の４ビットＡ／Ｄ変換器
によって実現できる。４ビットＡ／Ｄ変換器１２８は、
各クロック周期中において、４つの信号ライン２１８上
に４ビットのデジタルワードを与えるように動作する。
【００３８】４ビットＡ／Ｄ変換器１２８のデジタル出
力は４ビットＤ／Ａ変換器１３６によってモニタされ
る。４ビットＤ／Ａ変換器１３６は従来実現できるもの
であり、フィードバックライン２２２上に第２アナログ
フィードバック信号を与えるために、強度基準器２２０
によって供給される電圧を測るように動作する。４ビッ
トＤ／Ａ変換器１３６は電気的にシステムクロックに接
続され、システムクロックのクロックレートで第２アナ
ログフィードバック信号の値を更新する。第２アナログ
フィードバック信号は交互に開閉するスイッチ２２６、
２２８によって演算増幅器２１０の非反転端子２２４に
供給される。キャパシタ２３０は結合ノード２０６をス
イッチ２２６、２２８に接続する。スイッチ２２６はス
イッチ１４６に同期して動作する。
力は４ビットＤ／Ａ変換器１３６によってモニタされ
る。４ビットＤ／Ａ変換器１３６は従来実現できるもの
であり、フィードバックライン２２２上に第２アナログ
フィードバック信号を与えるために、強度基準器２２０
によって供給される電圧を測るように動作する。４ビッ
トＤ／Ａ変換器１３６は電気的にシステムクロックに接
続され、システムクロックのクロックレートで第２アナ
ログフィードバック信号の値を更新する。第２アナログ
フィードバック信号は交互に開閉するスイッチ２２６、
２２８によって演算増幅器２１０の非反転端子２２４に
供給される。キャパシタ２３０は結合ノード２０６をス
イッチ２２６、２２８に接続する。スイッチ２２６はス
イッチ１４６に同期して動作する。
【００３９】また、シグマデルタ変換回路１１２はＲＡ
Ｍ補正モジュール２３４を有している。上述したよう
に、ＲＡＭ補正モジュール２３４は４ビットＤ／Ａ変換
器１３６の伝達関数に固有に非線形なデジタルキャンセ
ルを行う。また、ＲＡＭ補正モジュール２３４は、プロ
グラマブルメモリ、例えば、ＥＰＲＯＭによって実現で
き、ＲＡＭ補正モジュール１８４を参照して上述したの
とほぼ同じ較正処理の実行を通してプログラムされる。
ＲＡＭ補正モジュール２３４は信号ライン２１８上にあ
る４ビットのデジタルワードをＭビットのデジタルワー
ド（Ｍはシグマデルタ変換回路１１２からの補正出力の
ビット精度を示す）に変換するために動作する。図３の
実施例において、本発明の多重回路シグマデルタＡ／Ｄ
変換器１００は１６ビットの精度を与えるために配置さ
れる。従って、シグマデルタ変換回路１１２からの補正
デジタル出力は１６の信号ライン２３８に与えられる。
Ｍ補正モジュール２３４を有している。上述したよう
に、ＲＡＭ補正モジュール２３４は４ビットＤ／Ａ変換
器１３６の伝達関数に固有に非線形なデジタルキャンセ
ルを行う。また、ＲＡＭ補正モジュール２３４は、プロ
グラマブルメモリ、例えば、ＥＰＲＯＭによって実現で
き、ＲＡＭ補正モジュール１８４を参照して上述したの
とほぼ同じ較正処理の実行を通してプログラムされる。
ＲＡＭ補正モジュール２３４は信号ライン２１８上にあ
る４ビットのデジタルワードをＭビットのデジタルワー
ド（Ｍはシグマデルタ変換回路１１２からの補正出力の
ビット精度を示す）に変換するために動作する。図３の
実施例において、本発明の多重回路シグマデルタＡ／Ｄ
変換器１００は１６ビットの精度を与えるために配置さ
れる。従って、シグマデルタ変換回路１１２からの補正
デジタル出力は１６の信号ライン２３８に与えられる。
【００４０】図３に示すように、信号ライン１８６、２
３８上にあるシグマデルタ変換回路１０８、１１２から
の１６ビットのデジタル出力は、デジタル雑音キャンセ
ルネットワーク２４２、２４６に与えられる。前述した
ように、デジタル雑音キャンセルネットワーク２４２、
２４６の伝達関数ＨA1（ｚ）およびＨB1（ｚ）は、本発
明のシグマデルタＡ／Ｄ変換器１００のデジタル出力か
ら量子化雑音ｅ1 を有効に除去するように表される。本
発明のシグマデルタＡ／Ｄ変換器１００における雑音キ
ャンセルを行うのに適した伝達関数ＨA1（ｚ）、ＨB1
（ｚ）は次式によって与えられる。
３８上にあるシグマデルタ変換回路１０８、１１２から
の１６ビットのデジタル出力は、デジタル雑音キャンセ
ルネットワーク２４２、２４６に与えられる。前述した
ように、デジタル雑音キャンセルネットワーク２４２、
２４６の伝達関数ＨA1（ｚ）およびＨB1（ｚ）は、本発
明のシグマデルタＡ／Ｄ変換器１００のデジタル出力か
ら量子化雑音ｅ1 を有効に除去するように表される。本
発明のシグマデルタＡ／Ｄ変換器１００における雑音キ
ャンセルを行うのに適した伝達関数ＨA1（ｚ）、ＨB1
（ｚ）は次式によって与えられる。
【００４１】 ＨA1（ｚ）＝ｚ-1 （１４） ＨB1（ｚ）＝ｚ-1−１ （１５） なお、ｃおよびｄは適切に他の値を用いることができ
る。有限なオペアンプゲイン誤差に対しては、ｃおよび
ｄは異なっている。
る。有限なオペアンプゲイン誤差に対しては、ｃおよび
ｄは異なっている。
【００４２】デジタル雑音キャンセルネットワーク２４
２、２４６は電気的にシステムクロック（図示しない）
に接続され、それぞれ、信号ラインセット２５０、２５
４上に１６ビットのデジタルワードを与える。信号ライ
ンセット２５４上にある１６ビットのデジタルワード
は、従来の除算回路２５８を通して１０で除算される。
除算回路２５８によって生じる強度減少の度合は中間増
幅器１８８のゲインと同等であるように選択される。こ
の方法において、シグマデルタ変換回路１０８からの量
子化雑音の強度はシグマデルタ変換回路１１２とデジタ
ル雑音キャンセルネットワーク２４６による処理の後に
正規化される。従って、本発明の変形実施例における付
加されるシグマデルタ変換回路は分離した中間増幅器お
よび補足的な除算回路を含むことによって実現される。
２、２４６は電気的にシステムクロック（図示しない）
に接続され、それぞれ、信号ラインセット２５０、２５
４上に１６ビットのデジタルワードを与える。信号ライ
ンセット２５４上にある１６ビットのデジタルワード
は、従来の除算回路２５８を通して１０で除算される。
除算回路２５８によって生じる強度減少の度合は中間増
幅器１８８のゲインと同等であるように選択される。こ
の方法において、シグマデルタ変換回路１０８からの量
子化雑音の強度はシグマデルタ変換回路１１２とデジタ
ル雑音キャンセルネットワーク２４６による処理の後に
正規化される。従って、本発明の変形実施例における付
加されるシグマデルタ変換回路は分離した中間増幅器お
よび補足的な除算回路を含むことによって実現される。
【００４３】図３に示すように、除算回路２５８の１６
ビット出力は信号ラインセット２６２上に与えられる。
信号ラインセット２５０、２６２上にある１６ビットの
デジタルワードは従来の１６ビット加算器２６６で加算
される。加算器２６６は出力信号ラインセット２７０上
に本発明のシグマデルタＡ／Ｄ変換器１００の１６ビッ
トデジタル出力を与える。シグマデルタＡ／Ｄ変換器１
００の１６ビットデジタル出力はそのクロックレートで
発生する。このクロックレートは、アナルグ入力信号の
最高関心周波数がナイキスト標準を満足するようにサン
プリングされるのに必要なレートと比較して高い。従っ
て、一般に、デジタル１０進フィルタを出力信号ライン
セット２７０に連結することが望まれる。従来技術にお
いて通常の知識を有する者は、本発明のシグマデルタＡ
／Ｄ変換器１００のオーバーサンプリングされた１６ビ
ット出力を低いサンプリングレートに変換するための１
０進フィルタ技術を理解しているであろう。１０進フィ
ルタが実現できるフィルタの２つのカテゴリーには、有
限インパルス応答（ＦＩＲ）と無限インパルス応答（Ｉ
ＩＲ）フィルタが含まれる。これらのフィルタの設計
は、例えば、LawrenceR. Rabiner とBernard Gold によ
るTheory and Application of Digital SignalProcessi
ng, 1975 Prentice-Hall International, Inc に記載さ
れている。
ビット出力は信号ラインセット２６２上に与えられる。
信号ラインセット２５０、２６２上にある１６ビットの
デジタルワードは従来の１６ビット加算器２６６で加算
される。加算器２６６は出力信号ラインセット２７０上
に本発明のシグマデルタＡ／Ｄ変換器１００の１６ビッ
トデジタル出力を与える。シグマデルタＡ／Ｄ変換器１
００の１６ビットデジタル出力はそのクロックレートで
発生する。このクロックレートは、アナルグ入力信号の
最高関心周波数がナイキスト標準を満足するようにサン
プリングされるのに必要なレートと比較して高い。従っ
て、一般に、デジタル１０進フィルタを出力信号ライン
セット２７０に連結することが望まれる。従来技術にお
いて通常の知識を有する者は、本発明のシグマデルタＡ
／Ｄ変換器１００のオーバーサンプリングされた１６ビ
ット出力を低いサンプリングレートに変換するための１
０進フィルタ技術を理解しているであろう。１０進フィ
ルタが実現できるフィルタの２つのカテゴリーには、有
限インパルス応答（ＦＩＲ）と無限インパルス応答（Ｉ
ＩＲ）フィルタが含まれる。これらのフィルタの設計
は、例えば、LawrenceR. Rabiner とBernard Gold によ
るTheory and Application of Digital SignalProcessi
ng, 1975 Prentice-Hall International, Inc に記載さ
れている。
【００４４】（１３）式を参照すると、係数ｃおよびｄ
は１からのｋA 、ｋB の値における偏差に応じて調整で
きることがわかる。ｋA 、ｋB の値は積分器２０、２２
のゲインを表し、積分器２０、２２におけるゲイン（位
相は別として）の不十分さはゲイン定数ｋA 、ｋB の変
動を生じる。内部素子の変動によって位相誤差よりもむ
しろ主にゲインが増加するように積分器２０、２２が設
計される範囲において、このような素子の変動を補償す
るために係数ｃおよびｄの値が選択されるであろう。図
５は初期状態におけるアナログ素子の不完全さがゲイン
誤差のみを生じさせるように設計されたオフセット／ゲ
イン補償切換キャパシタ積分器３００を示す図である。
このようなアナログ素子の変動には、例えば、有限演算
増幅器ゲインおよびキャパシタの不適切な組合せが含ま
れる。
は１からのｋA 、ｋB の値における偏差に応じて調整で
きることがわかる。ｋA 、ｋB の値は積分器２０、２２
のゲインを表し、積分器２０、２２におけるゲイン（位
相は別として）の不十分さはゲイン定数ｋA 、ｋB の変
動を生じる。内部素子の変動によって位相誤差よりもむ
しろ主にゲインが増加するように積分器２０、２２が設
計される範囲において、このような素子の変動を補償す
るために係数ｃおよびｄの値が選択されるであろう。図
５は初期状態におけるアナログ素子の不完全さがゲイン
誤差のみを生じさせるように設計されたオフセット／ゲ
イン補償切換キャパシタ積分器３００を示す図である。
このようなアナログ素子の変動には、例えば、有限演算
増幅器ゲインおよびキャパシタの不適切な組合せが含ま
れる。
【００４５】図５に示すように、積分器３００は、積分
器１１６がシグマデルタ変換回路１０８（図３）で動作
するモードと同様にシグマデルタ変換回路で動作するよ
うに配置される。従って、アナログ入力は入力ノード３
０４に与えられ、サンプリング回路３０８によってサン
プリングされる。サンプリング回路３０８はサンプリン
グ回路１４４（図３）と実質上等価である。サンプリン
グ回路３０８は積分器３００の結合ノード３１０に接続
される。結合ノード３１０は交互に開閉するスイッチ３
１２、３１４によって入力ノード３０４に連結され、キ
ャパシタ３１６を通してスイッチ３１８に接続される。
スイッチ３１８はスイッチ３１２に同期して動作する。
さらに、積分器３００はスイッチ３１８をスイッチ３１
２、３１４に連結するキャパシタ３２０を有する。ま
た、結合ノード３１０に連結されるのは演算増幅器３２
４の反転端子３２２である。演算増幅器３２４の非反転
端子３２６は接地に接続されるが、演算増幅器３２４は
出力ノード３２８に出力電圧を与える。出力電圧はＭビ
ットＡ／Ｄ変換器（図示しない）に与えられる。
器１１６がシグマデルタ変換回路１０８（図３）で動作
するモードと同様にシグマデルタ変換回路で動作するよ
うに配置される。従って、アナログ入力は入力ノード３
０４に与えられ、サンプリング回路３０８によってサン
プリングされる。サンプリング回路３０８はサンプリン
グ回路１４４（図３）と実質上等価である。サンプリン
グ回路３０８は積分器３００の結合ノード３１０に接続
される。結合ノード３１０は交互に開閉するスイッチ３
１２、３１４によって入力ノード３０４に連結され、キ
ャパシタ３１６を通してスイッチ３１８に接続される。
スイッチ３１８はスイッチ３１２に同期して動作する。
さらに、積分器３００はスイッチ３１８をスイッチ３１
２、３１４に連結するキャパシタ３２０を有する。ま
た、結合ノード３１０に連結されるのは演算増幅器３２
４の反転端子３２２である。演算増幅器３２４の非反転
端子３２６は接地に接続されるが、演算増幅器３２４は
出力ノード３２８に出力電圧を与える。出力電圧はＭビ
ットＡ／Ｄ変換器（図示しない）に与えられる。
【００４６】また、積分器３００は交互に開閉するスイ
ッチ３３０、３３２を有し、スイッチ３３０はスイッチ
３１４に同期して動作する。スイッチ３３０、３３２は
ＭビットＤ／Ａ変換器（図示しない）によって供給され
るアナログフィードバック電圧をサンプリングする。こ
のアナログフィードバック電圧はフィードバックライン
３３３に与えられる。キャパシタ３３４はスイッチ３３
０、３３２を結合ノード３１０に接続する。交互に開閉
するスイッチ３３６、３３８によって、フィードバック
ライン３３３と結合ノード３１０との間のパスが与えら
れる。スイッチ３３６はスイッチ３１２に同期して動作
する。キャパシタ３４０はスイッチ３３６、３３８を出
力ノード３２８に連結する。キャパシタ３１６、３２
０、３３４、３４０は等価なキャパシタンスＣを有す
る。
ッチ３３０、３３２を有し、スイッチ３３０はスイッチ
３１４に同期して動作する。スイッチ３３０、３３２は
ＭビットＤ／Ａ変換器（図示しない）によって供給され
るアナログフィードバック電圧をサンプリングする。こ
のアナログフィードバック電圧はフィードバックライン
３３３に与えられる。キャパシタ３３４はスイッチ３３
０、３３２を結合ノード３１０に接続する。交互に開閉
するスイッチ３３６、３３８によって、フィードバック
ライン３３３と結合ノード３１０との間のパスが与えら
れる。スイッチ３３６はスイッチ３１２に同期して動作
する。キャパシタ３４０はスイッチ３３６、３３８を出
力ノード３２８に連結する。キャパシタ３１６、３２
０、３３４、３４０は等価なキャパシタンスＣを有す
る。
【００４７】本発明の多重回路シグマデルタＡ／Ｄ変換
器は個別素子で物理的に実現できるが、積分回路として
容易に組立てることもできる。また、本発明変換器の主
なデジタル部品を大規模集積回路（ＶＬＳＩチップ）と
して実現することは容易である。デジタル構成が種々の
半導体技術で積分回路として実現容易であることは良く
知られている。
器は個別素子で物理的に実現できるが、積分回路として
容易に組立てることもできる。また、本発明変換器の主
なデジタル部品を大規模集積回路（ＶＬＳＩチップ）と
して実現することは容易である。デジタル構成が種々の
半導体技術で積分回路として実現容易であることは良く
知られている。
【００４８】以上、アプリケーションに関して実施例を
基にして本発明を説明した。従来技術において通常の知
識を有し、従来技術において与えられる教えを利用でき
る者は、本発明の範囲内においてさらなる変形や応用を
認めることであろう。例えば、各シグマデルタ変換回路
内の積分ネットワークは、本発明の範囲から離れること
なく、ここで述べた切換キャパシタ積分ネットワーク以
外の回路トポロジーによって実現することができる。同
様に、本発明の望ましい実施例では、約４ビットの内部
量子化器を用いたけれども、本発明は内部量子化のスケ
ールに限定されない。さらに、本発明のシグマデルタ変
換器は２以上の回路を有しても良い。
基にして本発明を説明した。従来技術において通常の知
識を有し、従来技術において与えられる教えを利用でき
る者は、本発明の範囲内においてさらなる変形や応用を
認めることであろう。例えば、各シグマデルタ変換回路
内の積分ネットワークは、本発明の範囲から離れること
なく、ここで述べた切換キャパシタ積分ネットワーク以
外の回路トポロジーによって実現することができる。同
様に、本発明の望ましい実施例では、約４ビットの内部
量子化器を用いたけれども、本発明は内部量子化のスケ
ールに限定されない。さらに、本発明のシグマデルタ変
換器は２以上の回路を有しても良い。
【図１】本発明の多重回路シグマデルタアナログ／デジ
タル変換器の構成を示すブロック図。
タル変換器の構成を示すブロック図。
【図２】積分器からのアナログ出力に対する内部アナロ
グ／デジタル変換器の量子化雑音（ｅ1 ）の付加を示す
図。
グ／デジタル変換器の量子化雑音（ｅ1 ）の付加を示す
図。
【図３】本発明の多重回路シグマデルタアナログ／デジ
タル変換器のより詳細で部分的な構成を示すブロック
図。
タル変換器のより詳細で部分的な構成を示すブロック
図。
【図４】本発明の範囲内で配置されるデジタル量子化雑
音補正を説明するための、２つのシーケンス加算ネット
ワークとデジタル係数ＣおよびＤ、２ポートＮ1 、Ｎ
2、Ｎ3 を含むシステムのブロック図。
音補正を説明するための、２つのシーケンス加算ネット
ワークとデジタル係数ＣおよびＤ、２ポートＮ1 、Ｎ
2、Ｎ3 を含むシステムのブロック図。
【図５】アナログ素子を含み、そのアナログ素子の不完
全さの結果として初期のゲイン誤差のみを発生するよう
に配置されるオフセット／ゲイン切換キャパシタ積分器
を示す図。
全さの結果として初期のゲイン誤差のみを発生するよう
に配置されるオフセット／ゲイン切換キャパシタ積分器
を示す図。
１４、１８…シグマデルタ変換回路、２０、２２…積分
器、２４、２６…ＭビットＡ／Ｄ変換器、２８、３０…
ＭビットＤ／Ａ変換器、３１、３２…デジタル雑音キャ
ンセルネットワーク、３３…入力ノード、３４…中間増
幅器、３８…除算器、４０…出力加算ノード、４４…入
力加算ノード、５１…中間加算ノード、５２…加算ノー
ド、４６、５４…フィードバックライン。
器、２４、２６…ＭビットＡ／Ｄ変換器、２８、３０…
ＭビットＤ／Ａ変換器、３１、３２…デジタル雑音キャ
ンセルネットワーク、３３…入力ノード、３４…中間増
幅器、３８…除算器、４０…出力加算ノード、４４…入
力加算ノード、５１…中間加算ノード、５２…加算ノー
ド、４６、５４…フィードバックライン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲイバー・シー・テメス アメリカ合衆国、カリフォルニア州 90077、ロサンゼルス、ストラデッラ・ロ ード 2015 (72)発明者 タンジュ・カタルテペ アメリカ合衆国、ニュージャージー州 07701、レッド・バンク、レクター・プレ イス 25エー (56)参考文献 特開 平１−254023（ＪＰ，Ａ) 特開 昭63−248222（ＪＰ，Ａ) 特開 平４−302223（ＪＰ，Ａ) 特開 昭59−171221（ＪＰ，Ａ) 特開 昭59−4323（ＪＰ，Ａ) 特開 平３−218121（ＪＰ，Ａ) 特公 平６−83150（ＪＰ，Ｂ２) 特公 平３−928（ＪＰ，Ｂ２) 特公 平３−927（ＪＰ，Ｂ２) 米国特許5153593（ＵＳ，Ａ) 欧州特許出願公開454406（ＥＰ，Ａ) ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯ ＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ, ＶＯＬ．ＳＣ−22，ＮＯ．６，ＤＥＣＥＭ ＢＥＲ 1987，ＹＡＳＵＹＵＫＩ ＭＡＴ ＳＵＹＡ ＥＴ ＡＬ，“Ａ 16−ＢＩＴ ＯＶＥＲＳＡＭＰＬＩＮＧ Ａ−ＴＯ− Ｄ ＣＯＮＶＥＲＳＩＯＮ ＴＥＣＨＮＯ ＬＯＧＹ ＵＳＩＮＧ ＴＲＩＰＬＥ−Ｉ ＮＴＥＧＲＡＴＩＯＮ ＮＯＩＳＥ ＳＨ ＡＰＩＮＧ”，Ｐ．921−929
Claims (24)
- 【請求項１】 アナログ入力信号をデジタルワードの出
力シーケンスに変換するためのシグマデルタアナログ／
デジタル変換器において、 前記アナログ入力信号に応じてデジタルワードの第１シ
ーケンスと量子化誤差信号を発生する第１シグマデルタ
変換手段と、 前記量子化誤差信号に応じてデジタルワードの第２シー
ケンスを発生する第２シグマデルタ変換手段と、 非線形を補正するためにデジタルワードの前記第１シー
ケンスを調整する補正ＲＡＭ手段と、 前記調整された第１シーケンスをフィルタリングするデ
ジタル雑音キャンセルネットワーク手段と、 前記デジタル雑音キャンセルネットワーク手段に接続さ
れ、デジタルワードの前記出力シーケンスを供給する手
段とを有することを特徴とするシグマデルタアナログ／
デジタル変換器。 - 【請求項２】 アナログ入力信号をデジタルワードの出
力シーケンスに変換するためのシグマデルタアナログ／
デジタル変換器において、 前記アナログ入力信号に応じてデジタルワードの第１シ
ーケンスと量子化誤差信号を発生する第１シグマデルタ
変換手段と、 前記量子化誤差信号に応じてデジタルワードの第２シー
ケンスを発生する第２シグマデルタ変換手段と、 非線形を補正するためにデジタルワードの前記第１およ
び第２シーケンスを修正する補正ＲＡＭ手段と、 前記修正された第１および第２シーケンスをフィルタリ
ングするデジタル雑音キャンセルネットワーク手段と、 前記デジタル雑音キャンセルネットワーク手段に接続さ
れ、デジタルワードの前記出力シーケンスを供給する手
段とを有することを特徴とするシグマデルタアナログ／
デジタル変換器。 - 【請求項３】 前記第１シグマデルタ変換手段は第１多
重ビット量子化器を有し、前記第２シグマデルタ変換手
段は第２多重ビット量子化器を有することを特徴とする
請求項２記載のシグマデルタアナログ／デジタル変換
器。 - 【請求項４】 前記第１および第２シグマデルタ変換手
段はそれぞれ前記第１および第２多重ビット量子化器に
連結される第１および第２フィードバックループを有
し、前記第１フィードバックループは第１非線形を伴う
第１伝達関数を有する第１多重ビットデジタル／アナロ
グ変換器を含み、前記第２フードバックループは第２非
線形を伴う第２伝達関数を有する第２多重ビットデジタ
ル／アナログ変換器を含むことを特徴とする請求項３記
載のシグマデルタアナログ／デジタル変換器。 - 【請求項５】 前記補正ＲＡＭ手段は、前記第１および
第２非線形を補償するために前記第１および第２シーケ
ンスを修正する前記第１および第２多重ビットデジタル
／アナログ変換器に連結された第１および第２ＤＡＣ補
正モジュールを有することを特徴とする請求項４記載の
シグマデルタアナログ／デジタル変換器。 - 【請求項６】 前記第１シグマデルタ変換手段は前記第
１多重ビット量子化器と前記第１多重ビットデジタル／
アナログ変換器との間を接続する第１積分ネットワーク
を有し、前記第２シグマデルタ変換手段は前記第２多重
ビット量子化器と前記第２多重ビットデジタル／アナロ
グ変換器との間を接続する第２積分ネットワークを有す
ることを特徴とする請求項５記載のシグマデルタアナロ
グ／デジタル変換器。 - 【請求項７】 アナログ入力信号をデジタルワードの出
力シーケンスに変換するシグマデルタアナログ／デジタ
ル変換器において、 前記アナログ入力信号に応じてデジタルワードの第１シ
ーケンスと量子化誤差信号を発生する第１シグマデルタ
変換手段と、 第１ゲインファクタによって前記量子化誤差信号を増幅
する中間増幅手段と、 前記増幅された量子化誤差信号に応じてデジタルワード
の第２シーケンスを発生する第２シグマデルタ変換手段
と、 前記第１および第２シーケンスをフィルタリングするデ
ジタル雑音キャンセルネットワーク手段と、 前記ゲインファクタによって前記フィルタリングされた
第２シーケンスを除算する除算手段と、 前記フィルタリングされた第１シーケンスおよび前記除
算された第２シーケンスに応じてデジタルワードの前記
出力シーケンスを供給する手段を有することを特徴とす
るシグマデルタアナログ／デジタル変換器。 - 【請求項８】 前記第１シグマデルタ変換手段は第１多
重ビット量子化器を有し、前記第２シグマデルタ変換手
段は第２多重ビット量子化器を有し、前記第１多重ビッ
ト量子化器は量子化雑音を発生するために配置されるこ
とを特徴とする請求項７記載のシグマデルタアナログ／
デジタル変換器。 - 【請求項９】 前記第１および第２シグマデルタ変換手
段はそれぞれ前記第１および第２多重ビット量子化器に
連結される第１および第２フィードバックループを有
し、前記第１フィードバックループは第１多重ビットデ
ジタル／アナログ変換器を有し、前記第２フィードバッ
クループは第２多重ビットデジタル／アナログ変換器を
有することを特徴とする請求項８記載のシグマデルタア
ナログ／デジタル変換器。 - 【請求項１０】 前記第１シグマデルタ変換手段は前記
第１多重ビット量子化器と前記第１多重ビットデジタル
／アナログ変換器との間を接続する第１積分ネットワー
クを有し、前記第２シグマデルタ変換手段は前記第２多
重ビット量子化器と前記第２多重ビットデジタル／アナ
ログ変換器との間を接続する第２積分ネットワークを有
することを特徴とする請求項９記載のシグマデルタアナ
ログ／デジタル変換器。 - 【請求項１１】 前記デジタル雑音キャンセルネットワ
ーク手段は前記第１および第２シーケンスをフィルタリ
ングする第１および第２デジタル雑音キャンセルネット
ワークを有し、前記第１および第２雑音キャンセルネッ
トワークは前記量子化雑音がデジタルワードの前記出力
シーケンスを変動するのを十分防ぐために選択される第
１および第２伝達関数を有することを特徴とする請求項
８記載のシグマデルタアナログ／デジタル変換器。 - 【請求項１２】 アナログ入力信号をデジタルワードの
出力シーケンスに変換するシグマデルタアナログ／デジ
タル変換器において、 前記アナログ入力信号に応じてデジタルワードの第１シ
ーケンスと量子化誤差信号を発生する第１シグマデルタ
変換手段と、 第１ゲインファクタによって前記量子化誤差信号を増幅
する中間増幅手段と、 前記増幅された量子化誤差信号に応じてデジタルワード
の第２シーケンスを発生する第２シグマデルタ変換手段
と、 非線形を補正するために前記第１および第２シーケンス
を修正する補正ＲＡＭ手段と、 前記修正された第１および第２シーケンスをフィルタリ
ングするデジタル雑音キャンセルネットワーク手段と、 前記ゲインファクタによって前記フィルタリングされた
第２シーケンスを除算する除算手段と、 前記フィルタリングされた第１シーケンスおよび前記除
算された第２シーケンスに応じてデジタルワードの前記
出力シーケンスを供給する手段を有することを特徴とす
るシグマデルタアナログ／デジタル変換器。 - 【請求項１３】 前記第１シグマデルタ変換手段は第１
多重ビット量子化器を有し、前記第２シグマデルタ変換
手段は第２多重ビット量子化器を有し、前記第１多重ビ
ット量子化器は量子化雑音を発生するために配置される
ことを特徴とする請求項１２記載のシグマデルタアナロ
グ／デジタル変換器。 - 【請求項１４】 前記第１および第２シグマデルタ変換
手段はそれぞれ前記第１および第２多重ビット量子化器
に連結される第１および第２フィードバックループを有
し、前記第１フィードバックループは第１多重ビットデ
ジタル／アナログ変換器を有し、前記第２フィードバッ
クループは第２多重ビットデジタル／アナログ変換器を
有することを特徴とする請求項１３記載のシグマデルタ
アナログ／デジタル変換器。 - 【請求項１５】 前記補正ＲＡＭ手段はケンスを修正す
る前記第１および第２多重ビットデジタル／アナログ変
換器に連結された第１および第２ＤＡＣ補正モジュール
を有することを特徴とする請求項１４記載のシグマデル
タアナログ／デジタル変換器。 - 【請求項１６】 前記第１シグマデルタ変換手段は前記
第１多重ビット量子化器と前記第１多重ビットデジタル
／アナログ変換器との間を接続する第１積分ネットワー
クを有し、前記第２シグマデルタ変換手段は前記第２多
重ビット量子化器と前記第２多重ビットデジタル／アナ
ログ変換器との間を接続する第２積分ネットワークを有
することを特徴とする請求項５記載のシグマデルタアナ
ログ／デジタル変換器。 - 【請求項１７】 前記デジタル雑音キャンセルネットワ
ーク手段は前記第１および第２シーケンスをフィルタリ
ングする第１および第２デジタル雑音キャンセルネット
ワークを有し、前記第１および第２雑音キャンセルネッ
トワークは前記量子化雑音がデジタルワードの前記出力
シーケンスを変動するのを十分防ぐために選択される第
１および第２伝達関数を有することを特徴とする請求項
１６記載のシグマデルタアナログ／デジタル変換器。 - 【請求項１８】 アナログ入力信号をデジタルワードの
出力シーケンスに変換するシグマデルタアナログ／デジ
タル変換器において、 第１内部１ビット量子化器を有し、前記アナログ入力信
号に応じて第１デジタルシーケンスと量子化誤差信号を
発生する第１シグマデルタ変換手段と、 第１ゲインファクタによって前記量子化誤差信号を増幅
する中間増幅手段と、 第２内部１ビット量子化器を有し、前記増幅された量子
化誤差信号に応じて第２デジタルシーケンスを発生する
第２シグマデルタ変換手段と、 前記ゲインファクタによって前記第２デジタルシーケン
スを除算する除算手段と、 前記第１デジタルシーケンスおよび前記除算された第２
デジタルシーケンスに応じて第３デジタルシーケンスを
供給する手段と、 前記第３のデジタルシーケンスに応じてデジタルワード
の前記出力シーケンスを発生する１０進フィルタ手段と
を有することを特徴とするシグマデルタアナログ／デジ
タル変換器。 - 【請求項１９】 デジタルワードの前記出力シーケンス
に応じてデジタルワードのフィルタリングシーケンスを
発生する１０進フィルタ手段をさらに有することを特徴
とする請求項２記載のシグマデルタアナログ／デジタル
変換器。 - 【請求項２０】 デジタルワードの前記出力シーケンス
に応じてデジタルワードのフィルタリングシーケンスを
発生する１０進フィルタ手段をさらに有することを特徴
とする請求項７記載のシグマデルタアナログ／デジタル
変換器。 - 【請求項２１】 デジタルワードの前記出力シーケンス
に応じてデジタルワードのフィルタリングシーケンスを
発生する１０進フィルタ手段をさらに有することを特徴
とする請求項１２記載のシグマデルタアナログ／デジタ
ル変換器。 - 【請求項２２】 アナログ入力信号をデジタルワードの
出力シーケンスに変換するシグマデルタアナログ／デジ
タル変換器において、 第１回路ゲイン誤差によって所定の第１回路ゲインから
逸脱する第１ゲインを有し、前記アナログ入力信号に応
じてデジタルワードの第１シーケンスと量子化誤差信号
を発生する第１シグマデルタ変換手段と、 第２回路ゲイン誤差によって所定の第２回路ゲインから
逸脱する第２ゲインを有し、前記量子化誤差信号に応じ
てデジタルワードの第２シーケンスを発生する第２シグ
マデルタ変換手段と、 非線形を補正するためにデジタルワードの前記第１シー
ケンスを修正する補正ＲＡＭ手段と、 前記修正された第１および第２シーケンスをフィルタリ
ングし、前記第１および第２ゲイン誤差を補償するデジ
タル雑音キャンセルネットワーク手段と、 前記デジタル雑音キャンセルネットワークに連結され、
デジタルワードの前記出力シーケンスを供給する手段と
を有することを特徴とするシグマデルタアナログ／デジ
タル変換器。 - 【請求項２３】 前記デジタル雑音キャンセルネットワ
ーク手段は第１および第２雑音キャンセルネットワーク
を有し、前記第１および第２雑音キャンセルネットワー
クは前記第１および第２シグマデルタ変換手段に電気的
に連結していることを特徴とする請求項２２記載のシグ
マデルタアナログ／デジタル変換器。 - 【請求項２４】 前記第１および第２雑音キャンセルネ
ットワークは第１および第２ゲイン定数ｋA およびｋB
によって特徴付られる第１および第２積分器を有し、前
記第１および第２雑音キャンセルネットワークは、 ＨA （ｚ）＝ｚ-1、 ＨB （ｚ）＝（ｚ-1−１）（ｃ＋ｄｚ-1）、 ｃ＝１／ｋA ｋB 、 ｄ＝（１−１／ｋA ）／ｋB で表されるｚ領域伝達関数を有することを特徴とする請
求項２３記載のシグマデルタアナログ／デジタル変換
器。
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| ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ，ＶＯＬ．ＳＣ−２２，ＮＯ．６，ＤＥＣＥＭＢＥＲ１９８７，ＹＡＳＵＹＵＫＩＭＡＴＳＵＹＡＥＴＡＬ，"Ａ１６−ＢＩＴＯＶＥＲＳＡＭＰＬＩＮＧＡ−ＴＯ−ＤＣＯＮＶＥＲＳＩＯＮＴＥＣＨＮＯＬＯＧＹＵＳＩＮＧＴＲＩＰＬＥ−ＩＮＴＥＧＲＡＴＩＯＮＮＯＩＳＥＳＨＡＰＩＮＧ"，Ｐ．９２１−９２９ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0454406B1 (en) | 1996-03-13 |
| DE69117794T2 (de) | 1996-11-07 |
| EP0454406A1 (en) | 1991-10-30 |
| DE69117794D1 (de) | 1996-04-18 |
| US5153593A (en) | 1992-10-06 |
| JPH05152967A (ja) | 1993-06-18 |
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