JPH05152967A - シグマデルタアナログ/デジタル変換器 - Google Patents
シグマデルタアナログ/デジタル変換器Info
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- JPH05152967A JPH05152967A JP3094175A JP9417591A JPH05152967A JP H05152967 A JPH05152967 A JP H05152967A JP 3094175 A JP3094175 A JP 3094175A JP 9417591 A JP9417591 A JP 9417591A JP H05152967 A JPH05152967 A JP H05152967A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/352—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M3/354—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
- H03M3/416—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type all these quantisers being multiple bit quantisers
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】本発明はシグマデルタ変調を用いた多重回路ア
ナログ/デジタル変換器において量子化誤差を抑制する
ことを特徴とする。 【構成】シグマデルタA/D変換器10のシグマデルタ
変換回路14はアナログ入力信号に応じてデジタルワー
ドの第1シーケンスと量子化誤差信号を発生する。中間
増幅器34はゲインファクタGで量子化誤差信号を増幅
する。シグマデルタ変換回路18は増幅された量子化誤
差信号に応じてデジタルワードの第2シーケンスを発生
する。第1および第2シーケンスは雑音キャンセルネッ
トワーク31、32でフィルタリングされ、フィルタリ
ングされた第2シーケンスは除算回路38でゲインファ
クタGにより除算される。出力加算ノード40はフィル
タリングされた第1シーケンスと除算された第2シーケ
ンスを加算することによりデジタルワードの出力シーケ
ンスを供給する。
ナログ/デジタル変換器において量子化誤差を抑制する
ことを特徴とする。 【構成】シグマデルタA/D変換器10のシグマデルタ
変換回路14はアナログ入力信号に応じてデジタルワー
ドの第1シーケンスと量子化誤差信号を発生する。中間
増幅器34はゲインファクタGで量子化誤差信号を増幅
する。シグマデルタ変換回路18は増幅された量子化誤
差信号に応じてデジタルワードの第2シーケンスを発生
する。第1および第2シーケンスは雑音キャンセルネッ
トワーク31、32でフィルタリングされ、フィルタリ
ングされた第2シーケンスは除算回路38でゲインファ
クタGにより除算される。出力加算ノード40はフィル
タリングされた第1シーケンスと除算された第2シーケ
ンスを加算することによりデジタルワードの出力シーケ
ンスを供給する。
Description
【0001】
【従来の技術及びその課題】本発明はアナログ/デジタ
ル変換器、特に、シグマデルタ変調を用いたアナログ/
デジタル変換器に関する。
ル変換器、特に、シグマデルタ変調を用いたアナログ/
デジタル変換器に関する。
【0002】デジタル信号処理の分野、特に、レーダ、
デジタルラジオ、デジタルテレビの領域での近年の発達
によって、速くて精度が良いアナログ/デジタル(A/
D)変換器に対する要求が高まっている。精度は、変換
器で発生する出力の信号対雑音比を各ビット分解能でよ
く表される結果を使って測定することによって評価され
る。従来、連続近似法かあるいは二重ランプ変換法のど
ちらかが高分解能(すなわち、16ビット以上)のA/
D変換器に用いられている。連続近似法における1つの
問題は、15ビットを越える変換精度を達成するため
に、後述する重みネットワークをトリミングすることが
必要であるということである。トリミングするための必
要条件は生産効率を抑制し、単位コストを増加する。高
分解能は、例えば、精度良い高速積分器とサンプル/ホ
ールド回路を用いることによって、二重ランプ法によっ
て得られる。これらの回路は、一般にある特殊なバイポ
ーラ処理技術において、いくつかの問題を残しながら実
現される。
デジタルラジオ、デジタルテレビの領域での近年の発達
によって、速くて精度が良いアナログ/デジタル(A/
D)変換器に対する要求が高まっている。精度は、変換
器で発生する出力の信号対雑音比を各ビット分解能でよ
く表される結果を使って測定することによって評価され
る。従来、連続近似法かあるいは二重ランプ変換法のど
ちらかが高分解能(すなわち、16ビット以上)のA/
D変換器に用いられている。連続近似法における1つの
問題は、15ビットを越える変換精度を達成するため
に、後述する重みネットワークをトリミングすることが
必要であるということである。トリミングするための必
要条件は生産効率を抑制し、単位コストを増加する。高
分解能は、例えば、精度良い高速積分器とサンプル/ホ
ールド回路を用いることによって、二重ランプ法によっ
て得られる。これらの回路は、一般にある特殊なバイポ
ーラ処理技術において、いくつかの問題を残しながら実
現される。
【0003】従って、この方法論ではトリミングおよび
精度良い回路が不要であるので、オーバーサンプリング
を基にしたA/D変換技術が有望になっている。オーバ
ーサンプリングを利用したA/D変換器は、処理される
サンプリングされるアナログ信号のデータレートよりも
非常に高いクロックレートで動作する。A/D変換器の
オーバーサンプリング比とは、入力アナログ信号に関連
するナイキストサンプリングレートに対するA/D変換
器のクロックレートの比をいう。良く知られているよう
に、ナイキストレートの値は入力アナログ信号に含まれ
る関心最大周波数に依存する。
精度良い回路が不要であるので、オーバーサンプリング
を基にしたA/D変換技術が有望になっている。オーバ
ーサンプリングを利用したA/D変換器は、処理される
サンプリングされるアナログ信号のデータレートよりも
非常に高いクロックレートで動作する。A/D変換器の
オーバーサンプリング比とは、入力アナログ信号に関連
するナイキストサンプリングレートに対するA/D変換
器のクロックレートの比をいう。良く知られているよう
に、ナイキストレートの値は入力アナログ信号に含まれ
る関心最大周波数に依存する。
【0004】オーバーサンプリングA/D変換器の1つ
のクラスはシグマデルタ変調として知られている処理構
成を基にしている。従来のシグマデルタ変調器は内部1
ビット量子化器を用い、パルス密度が入力信号の振幅に
比例する連続ビットを出力する。単一ビット内部量子化
器は、理論的に歪のない量子化がなされるので、分解能
の本質的な不足にもかかわらず、ある程度、利用され
る。シグマデルタ変換器の精度および安定性のどちらも
多重ビット内部量子化によって向上するが、多重ビット
量子化には多重ビット内部デジタル/アナログ変換器
(DAC)が必要である。内部DACの非線形性が多重
ビット量子化によってなされる精度の向上を妨げないよ
うに、DACはシグマデルタ変換器全体の最大の精度と
線形にならなければならない。高分解能A/D変換器に
対して、DACにおける必要な線形性は、補助(オフチ
ップ)補償素子の使用および/あるいは素子トリミング
によってのみ得られる。
のクラスはシグマデルタ変調として知られている処理構
成を基にしている。従来のシグマデルタ変調器は内部1
ビット量子化器を用い、パルス密度が入力信号の振幅に
比例する連続ビットを出力する。単一ビット内部量子化
器は、理論的に歪のない量子化がなされるので、分解能
の本質的な不足にもかかわらず、ある程度、利用され
る。シグマデルタ変換器の精度および安定性のどちらも
多重ビット内部量子化によって向上するが、多重ビット
量子化には多重ビット内部デジタル/アナログ変換器
(DAC)が必要である。内部DACの非線形性が多重
ビット量子化によってなされる精度の向上を妨げないよ
うに、DACはシグマデルタ変換器全体の最大の精度と
線形にならなければならない。高分解能A/D変換器に
対して、DACにおける必要な線形性は、補助(オフチ
ップ)補償素子の使用および/あるいは素子トリミング
によってのみ得られる。
【0005】高分解能を得るためのさらなる成果におい
て、従来のシグマデルタA/D変換器は高いオーバーサ
ンプリング比を生じさせるサンプリングレートで動作し
ている。しかし、高いオーバーサンプリング比は信号変
換器によって精度良く処理されるアナログ信号のバンド
幅を制限する。結果として、従来のシグマデルタA/D
変換器は、例えば、コンパクトディスクあるいはオーデ
ィオシステムのようなアプリケーションに制約される。
さらに、オーバーサンプリング比はアナログ信号がデジ
タル領域に変換される速度に逆比例する。従って、高い
オーバーサンプリング比を有する従来のシグマデルタA
/D変換器をある高速処理アプリケーションに包含させ
るのは不可能であるということになる。例えば、一般
に、15から16ビットの分解能を得るためには、1ビ
ット量子化と64を越えるオーバーサンプリング比を用
いる3つの1次シグマデルタ変調器のカスケードが必要
である。
て、従来のシグマデルタA/D変換器は高いオーバーサ
ンプリング比を生じさせるサンプリングレートで動作し
ている。しかし、高いオーバーサンプリング比は信号変
換器によって精度良く処理されるアナログ信号のバンド
幅を制限する。結果として、従来のシグマデルタA/D
変換器は、例えば、コンパクトディスクあるいはオーデ
ィオシステムのようなアプリケーションに制約される。
さらに、オーバーサンプリング比はアナログ信号がデジ
タル領域に変換される速度に逆比例する。従って、高い
オーバーサンプリング比を有する従来のシグマデルタA
/D変換器をある高速処理アプリケーションに包含させ
るのは不可能であるということになる。例えば、一般
に、15から16ビットの分解能を得るためには、1ビ
ット量子化と64を越えるオーバーサンプリング比を用
いる3つの1次シグマデルタ変調器のカスケードが必要
である。
【0006】Matsuyaらは、″A 16−bit Ov
ersampling A−to−D Convers
ion Technology UsingTripl
e−Integration Noise Shapi
ng″, IEEE Journal of Soli
d State Circuits,Vol. SC−
22, no. 6, p. 921, Decemb
er 1987. において、1ビット内部量子化の多
重カスケードシグマデルタ回路を有するアナログ/デジ
タル変換器について開示している。ここで開示されてい
るカスケード変換器では、n段のカスケード変換器の第
1のn−1段によって生じる量子化雑音をキャンセルす
るために配置されるネットワークによって分解能が向上
した。雑音キャンセルネットワークによってもたらされ
る利点にもかかわらず、与えられたオーバーサンプリン
グ比に対するMatsuya らの変換器の最大分解能は単一ビ
ット内部量子化を利用することによって制限される。ま
た、Matsuya らの変換器内の各回路は量子化誤差信号を
そのすぐ後の回路に出力するように配置される。しか
し、各シグマデルタ回路のダイナミックレンジに関して
低い強度の誤差信号によって、素子の変動に対してより
敏感な雑音キャンセルの段階が生じる。さらに、誤差信
号の相対強度は各連続する回路で小さくなるので、Mats
uya らの変換器を多重回路に拡張することはA/D変換
精度全体の向上の低下をもたらす。
ersampling A−to−D Convers
ion Technology UsingTripl
e−Integration Noise Shapi
ng″, IEEE Journal of Soli
d State Circuits,Vol. SC−
22, no. 6, p. 921, Decemb
er 1987. において、1ビット内部量子化の多
重カスケードシグマデルタ回路を有するアナログ/デジ
タル変換器について開示している。ここで開示されてい
るカスケード変換器では、n段のカスケード変換器の第
1のn−1段によって生じる量子化雑音をキャンセルす
るために配置されるネットワークによって分解能が向上
した。雑音キャンセルネットワークによってもたらされ
る利点にもかかわらず、与えられたオーバーサンプリン
グ比に対するMatsuya らの変換器の最大分解能は単一ビ
ット内部量子化を利用することによって制限される。ま
た、Matsuya らの変換器内の各回路は量子化誤差信号を
そのすぐ後の回路に出力するように配置される。しか
し、各シグマデルタ回路のダイナミックレンジに関して
低い強度の誤差信号によって、素子の変動に対してより
敏感な雑音キャンセルの段階が生じる。さらに、誤差信
号の相対強度は各連続する回路で小さくなるので、Mats
uya らの変換器を多重回路に拡張することはA/D変換
精度全体の向上の低下をもたらす。
【0007】そこで、従来、相対的に低いオーバーサン
プリング比を生じさせるサンプリングレートで動作する
所定数のカスケード回路に拡張されるように配置される
精度良いシグマデルタA/D変換器が必要であった。
プリング比を生じさせるサンプリングレートで動作する
所定数のカスケード回路に拡張されるように配置される
精度良いシグマデルタA/D変換器が必要であった。
【0008】所定数のカスケード回路を有する精度良い
シグマデルタA/D変換器の必要性から、本発明である
多重回路シグマデルタアナログ/デジタル変換器を提案
する。本発明の多重回路シグマデルタ変換器は、アナロ
グ入力信号をデジタルワードの出力シーケンスに変換す
る。第1シグマデルタ変換回路はアナログ入力信号に応
じてデジタルワードの第1シーケンスおよび量子化誤差
信号を発生する。中間増幅器は第1ゲインファクタによ
って量子化誤差信号を増幅する。さらに、第2シグマデ
ルタ変換回路は増幅された量子化誤差信号に応じてデジ
タルワードの第2シーケンスを発生する。第1および第
2シーケンスはデジタル雑音キャンセルネットワークに
よってフィルタリングされ、フィルタリングされた第2
シーケンスは除算回路を通して第1ゲインファクタによ
って除算される。加算回路はフィルタリングされた第1
シーケンスと除算された第2シーケンスを加算すること
によってデジタルワードの出力シーケンスを供給する。
この構成は3以上の回路にも拡張可能であり、各回路は
さらに量子化誤差を抑制する中間増幅器を有する。
シグマデルタA/D変換器の必要性から、本発明である
多重回路シグマデルタアナログ/デジタル変換器を提案
する。本発明の多重回路シグマデルタ変換器は、アナロ
グ入力信号をデジタルワードの出力シーケンスに変換す
る。第1シグマデルタ変換回路はアナログ入力信号に応
じてデジタルワードの第1シーケンスおよび量子化誤差
信号を発生する。中間増幅器は第1ゲインファクタによ
って量子化誤差信号を増幅する。さらに、第2シグマデ
ルタ変換回路は増幅された量子化誤差信号に応じてデジ
タルワードの第2シーケンスを発生する。第1および第
2シーケンスはデジタル雑音キャンセルネットワークに
よってフィルタリングされ、フィルタリングされた第2
シーケンスは除算回路を通して第1ゲインファクタによ
って除算される。加算回路はフィルタリングされた第1
シーケンスと除算された第2シーケンスを加算すること
によってデジタルワードの出力シーケンスを供給する。
この構成は3以上の回路にも拡張可能であり、各回路は
さらに量子化誤差を抑制する中間増幅器を有する。
【0009】
【実施例】図1は本発明の多重回路シグマデルタアナロ
グ/デジタル(A/D)変換器の構成を示すブロック図
である。多重回路シグマデルタA/D変換器10はシグ
マデルタ変換回路14および18を有する。本発明で
は、明瞭な説明を行うために図1で2つの実施例回路の
みしか示していないが、本発明の望ましい実施例では、
2つ以上の回路を含むように拡張できることは以下の説
明からわかるであろう。シグマデルタ変換回路14およ
び18は、それぞれ、積分器20、22、MビットA/
D変換器24、26、およびMビットデジタル/アナロ
グ(D/A)変換器28、30を有するフィードバック
構成となっている。シグマデルタ変換回路14および1
8に電気的に接続されるのはデジタル雑音キャンセルネ
ットワーク31、32である。デジタル雑音キャンセル
ネットワーク32は係数CおよびDを含む。係数Cおよ
びDはアナログ素子におけるアナログアレイを補償する
ために用いられ、例えば、積分器ゲイン、一定有限演算
増幅器ゲイン等である。
グ/デジタル(A/D)変換器の構成を示すブロック図
である。多重回路シグマデルタA/D変換器10はシグ
マデルタ変換回路14および18を有する。本発明で
は、明瞭な説明を行うために図1で2つの実施例回路の
みしか示していないが、本発明の望ましい実施例では、
2つ以上の回路を含むように拡張できることは以下の説
明からわかるであろう。シグマデルタ変換回路14およ
び18は、それぞれ、積分器20、22、MビットA/
D変換器24、26、およびMビットデジタル/アナロ
グ(D/A)変換器28、30を有するフィードバック
構成となっている。シグマデルタ変換回路14および1
8に電気的に接続されるのはデジタル雑音キャンセルネ
ットワーク31、32である。デジタル雑音キャンセル
ネットワーク32は係数CおよびDを含む。係数Cおよ
びDはアナログ素子におけるアナログアレイを補償する
ために用いられ、例えば、積分器ゲイン、一定有限演算
増幅器ゲイン等である。
【0010】シグマデルタ変換回路14および18は入
力ノード33に与えられるアナログ入力信号X(z)の
最高関心周波数を著しく越えるサンプリング周波数で動
作する。以下に十分に記述するように、シグマデルタ変
換回路14はアナログ入力信号X(z)を表すデジタル
ワードの第1シーケンスを発生するために配置される。
この第1シーケンスはデジタル雑音キャンセルネットワ
ーク31を通過する。積分器20はアナログ入力信号と
デジタルワードの第1シーケンスとの差を累積し、これ
によって、MビットA/D変換器24に関する量子化雑
音に比例する誤差信号を中間増幅器34に出力すること
ができる。中間増幅器34はシグマデルタ変換回路18
のダイナミックレンジを十分に利用するために誤差信号
を増幅する。増幅された誤差信号はシグマデルタ変換回
路18によって量子化され、デジタル雑音キャンセルネ
ットワーク32(係数C、Dを含む)によって処理され
る。中間デジタル除算器は中間増幅器34のゲインGに
相当するファクタGによってデジタル雑音キャンセルネ
ットワーク32の出力の強度を減少させる。デジタル雑
音キャンセルネットワーク31、32は、伝達関数HA
(z)およびHB (z)によって特徴付けられる。伝達
関数HA (z)およびHB (z)は出力加算ノード40
におけるデジタル雑音キャンセルネットワーク31、3
2からのデジタル出力の加算においてシグマデルタ変換
回路14に関する量子化雑音がキャンセルされるように
選択される。この方法では、本発明の多重回路シグマデ
ルタ変換器10は、アナログ入力信号X(z)を高分解
能でデジタル表示するように動作する。
力ノード33に与えられるアナログ入力信号X(z)の
最高関心周波数を著しく越えるサンプリング周波数で動
作する。以下に十分に記述するように、シグマデルタ変
換回路14はアナログ入力信号X(z)を表すデジタル
ワードの第1シーケンスを発生するために配置される。
この第1シーケンスはデジタル雑音キャンセルネットワ
ーク31を通過する。積分器20はアナログ入力信号と
デジタルワードの第1シーケンスとの差を累積し、これ
によって、MビットA/D変換器24に関する量子化雑
音に比例する誤差信号を中間増幅器34に出力すること
ができる。中間増幅器34はシグマデルタ変換回路18
のダイナミックレンジを十分に利用するために誤差信号
を増幅する。増幅された誤差信号はシグマデルタ変換回
路18によって量子化され、デジタル雑音キャンセルネ
ットワーク32(係数C、Dを含む)によって処理され
る。中間デジタル除算器は中間増幅器34のゲインGに
相当するファクタGによってデジタル雑音キャンセルネ
ットワーク32の出力の強度を減少させる。デジタル雑
音キャンセルネットワーク31、32は、伝達関数HA
(z)およびHB (z)によって特徴付けられる。伝達
関数HA (z)およびHB (z)は出力加算ノード40
におけるデジタル雑音キャンセルネットワーク31、3
2からのデジタル出力の加算においてシグマデルタ変換
回路14に関する量子化雑音がキャンセルされるように
選択される。この方法では、本発明の多重回路シグマデ
ルタ変換器10は、アナログ入力信号X(z)を高分解
能でデジタル表示するように動作する。
【0011】図1に示すように、アナログ入力信号X
(z)は、MビットD/A変換器28によってフィード
バックライン46上に与えられるフィードバック信号と
入力加算ノード44で加算される。入力加算ノード44
に連結しているのは積分器20である。積分器20の伝
達関数はz領域でkA /(1−z-1)(kA は積分定
数)として表される。積分器20で発生するアナログ信
号はMビットA/D変換器24に供給される。図2は積
分器20から出力されるアナログ信号とMビットA/D
変換器24の量子化雑音(e1 )の加算を示す図であ
る。図2に示すように、この加算はMビットA/D変換
器24を通して伝達遅延を表す遅延ブロック50に関連
して加算ノード48で起こる。入力ノード33とMビッ
トA/D変換器24の出力との間のz領域信号伝達関数
HS (z)は次式によって与えられる。
(z)は、MビットD/A変換器28によってフィード
バックライン46上に与えられるフィードバック信号と
入力加算ノード44で加算される。入力加算ノード44
に連結しているのは積分器20である。積分器20の伝
達関数はz領域でkA /(1−z-1)(kA は積分定
数)として表される。積分器20で発生するアナログ信
号はMビットA/D変換器24に供給される。図2は積
分器20から出力されるアナログ信号とMビットA/D
変換器24の量子化雑音(e1 )の加算を示す図であ
る。図2に示すように、この加算はMビットA/D変換
器24を通して伝達遅延を表す遅延ブロック50に関連
して加算ノード48で起こる。入力ノード33とMビッ
トA/D変換器24の出力との間のz領域信号伝達関数
HS (z)は次式によって与えられる。
【0012】 HS (z)=kA z-1/[1+(kA −1)z-1] (1) 同様に、加算ノード48(図2参照)とA/D変換器2
4の出力との間のz領域雑音伝達関数HN (z)は次式
のように表される。
4の出力との間のz領域雑音伝達関数HN (z)は次式
のように表される。
【0013】 HN (z)=z-1(1−z-1)/[1+(kA −1)z-1] (2) 従って、シグマデルタ変換回路14、あるいは等価的
に、A/D変換器24の出力Vout1(z)は次式のよう
に与えられるということになる。
に、A/D変換器24の出力Vout1(z)は次式のよう
に与えられるということになる。
【0014】 Vout1(z)=HS (z)[X(z)]+HN (z)[e1 ] (3) 図1に示すように、アナログ入力信号X(z)は中間加
算ノード51で積分器20で発生したアナログ信号と加
算される。この加算によって1クロック周期で遅延され
る量子化雑音e1 に実質上同一である誤差信号が生成さ
れ、中間増幅器34によって増幅される。量子化雑音e
1 の最大強度はMビットA/D変換器24の最下位ビッ
ト(LSB)の値と実質上同等であろうから、中間増幅
器34のゲインGは特に2M (MはA/D変換器24に
おけるビット数)以下の最大値に設定することができ
る。しかし、多重回路シグマデルタA/D変換器10の
物理的な実現の範囲内で存在する可能性のある外部雑音
源により、この最大値の約2/3のゲインGが選択され
る。
算ノード51で積分器20で発生したアナログ信号と加
算される。この加算によって1クロック周期で遅延され
る量子化雑音e1 に実質上同一である誤差信号が生成さ
れ、中間増幅器34によって増幅される。量子化雑音e
1 の最大強度はMビットA/D変換器24の最下位ビッ
ト(LSB)の値と実質上同等であろうから、中間増幅
器34のゲインGは特に2M (MはA/D変換器24に
おけるビット数)以下の最大値に設定することができ
る。しかし、多重回路シグマデルタA/D変換器10の
物理的な実現の範囲内で存在する可能性のある外部雑音
源により、この最大値の約2/3のゲインGが選択され
る。
【0015】増幅された誤差信号はMビットD/A変換
器30によってフィードバックライン54上に与えられ
るフィードバック信号と加算ノード52で加算される。
増幅された誤差信号はX′(z)として示され、次式の
ように表される。
器30によってフィードバックライン54上に与えられ
るフィードバック信号と加算ノード52で加算される。
増幅された誤差信号はX′(z)として示され、次式の
ように表される。
【0016】 X′(z)=G[{(1−kA )(1−z-1)X(z)+kA z-1e1 } /{1+(kA −1)z-1}] (4) 図1の実施例において、積分器22、MビットA/D変
換器26、およびMビットD/A変換器30は、積分器
22が積分定数KB を有するということを除いて、積分
器20、MビットA/D変換器24およびMビットD/
A変換器28と実質上等価である。従って、シグマデル
タ変換回路14で発生され、デジタル雑音キャンセルネ
ットワーク32に供給されるデジタル出力Vout2(z)
は次式のように表される。
換器26、およびMビットD/A変換器30は、積分器
22が積分定数KB を有するということを除いて、積分
器20、MビットA/D変換器24およびMビットD/
A変換器28と実質上等価である。従って、シグマデル
タ変換回路14で発生され、デジタル雑音キャンセルネ
ットワーク32に供給されるデジタル出力Vout2(z)
は次式のように表される。
【0017】 Vout2(z)=HS (z)[X(z)′]+HN (z)[e2 ] (5) なお、e2 はMビットA/D変換器26で生成される量
子化雑音を示している。(4)式を(5)式に代入する
と次式が得られる。
子化雑音を示している。(4)式を(5)式に代入する
と次式が得られる。
【0018】 Vout2=G[{z-1kB (1−kA )(1−z-1)X(z)+kA kB z-2 e1 }/{1+(kA −1)z-1}+{z-1(1−z-1)e2 } /G] (6) 図1から、出力加算ノード40で発生する多重回路シグ
マデルタA/D変換器10のデジタル出力Vout は次式
のように表される。
マデルタA/D変換器10のデジタル出力Vout は次式
のように表される。
【0019】 Vout =Vout1[HA (z)]+(1/G)Vout2[HB (z)] (7) 積分器20、22、が理想的(すなわち、kA =kB =
1.0)である場合においては、(7)式は次式のよう
に変形する。
1.0)である場合においては、(7)式は次式のよう
に変形する。
【0020】 Vout =z-1HA (z)X(z)+[z-1(1−z-1)HA (z)+z-2 HB (z)]e1 +{z-1(1−z-1)HB (z)e2 }/G (8) (8)式を基にして、デジタル雑音キャンセルネットワ
ーク31、32の伝達関数はHA (z)およびHB
(z)は量子化雑音e1 を多重回路シグマデルタA/D
変換器10のデジタル出力から有効に除去するように表
される。特に、伝達関数HA (z)およびHB (z)が
次式で表される場合を考える。
ーク31、32の伝達関数はHA (z)およびHB
(z)は量子化雑音e1 を多重回路シグマデルタA/D
変換器10のデジタル出力から有効に除去するように表
される。特に、伝達関数HA (z)およびHB (z)が
次式で表される場合を考える。
【0021】 HA (z)=z-1 (9) HB (z)=(1−z-1) (10) このような伝達関数HA (z)およびHB (z)におい
て、出力加算ノード40で発生する多重回路シグマデル
タA/D変換器10のデジタル出力Vout は次式のよう
になる。
て、出力加算ノード40で発生する多重回路シグマデル
タA/D変換器10のデジタル出力Vout は次式のよう
になる。
【0022】 Vout =z-2X(z)−(1/G)z-1(1−z-1)2 e2 (11) (11)式を良くみると、量子化雑音e1 は多重回路シ
グマデルタA/D変換器10の出力から除去され、その
信号対雑音比(SNR)が向上することがわかる。さら
に、量子化雑音e2 は2次でハイパスフィルタリングさ
れ、中間ゲインファクタGによって減少するが、後者の
特徴はMatsuya の変換器にはない。従って、ゲインGに
よってシグマデルタ変換回路18のダイナミックレンジ
の十分な利用が可能となることに加えて、付加された雑
音が抑制される。なお、本発明では、多重ビット内部量
子化を与えることによって、1を越えて中間ゲインGの
使用が可能となる。すなわち、量子化誤差信号の強度は
MビットA/D変換器24の最下位ビットの大きさにほ
ぼ制限される。量子化誤差信号はシグマデルタ変換回路
18においてオーバーフローを生じることなしに増幅可
能である。より多いビットを含むことによってMビット
A/D変換器24の分解能を増加させることは、本質的
に多重回路シグマデルタA/D変換器10の分解能全体
を向上させることになり、ゲインGの値を同じように増
加できることになる。また、ゲインGは、特に、実際に
典型的に用いられる2M 以下の最大値の2/3のゲイン
で設定することができる。
グマデルタA/D変換器10の出力から除去され、その
信号対雑音比(SNR)が向上することがわかる。さら
に、量子化雑音e2 は2次でハイパスフィルタリングさ
れ、中間ゲインファクタGによって減少するが、後者の
特徴はMatsuya の変換器にはない。従って、ゲインGに
よってシグマデルタ変換回路18のダイナミックレンジ
の十分な利用が可能となることに加えて、付加された雑
音が抑制される。なお、本発明では、多重ビット内部量
子化を与えることによって、1を越えて中間ゲインGの
使用が可能となる。すなわち、量子化誤差信号の強度は
MビットA/D変換器24の最下位ビットの大きさにほ
ぼ制限される。量子化誤差信号はシグマデルタ変換回路
18においてオーバーフローを生じることなしに増幅可
能である。より多いビットを含むことによってMビット
A/D変換器24の分解能を増加させることは、本質的
に多重回路シグマデルタA/D変換器10の分解能全体
を向上させることになり、ゲインGの値を同じように増
加できることになる。また、ゲインGは、特に、実際に
典型的に用いられる2M 以下の最大値の2/3のゲイン
で設定することができる。
【0023】一般に、中間ゲインの低下に起因する本発
明のシグマデルタA/D変換器のn番目の回路からの量
子化雑音はGn-1 と同等に減少する。これによって、本
発明のシグマデルタA/D変換器を最小の付加量子化雑
音のみを有する多重回路に拡張することができ、さらに
SNRを向上させることができる。
明のシグマデルタA/D変換器のn番目の回路からの量
子化雑音はGn-1 と同等に減少する。これによって、本
発明のシグマデルタA/D変換器を最小の付加量子化雑
音のみを有する多重回路に拡張することができ、さらに
SNRを向上させることができる。
【0024】理想的でない積分器20、22(kA およ
びkB が1に等しくない)の場合、本発明の多重回路シ
グマデルタA/D変換器10のデジタル出力から量子化
雑音e1 を十分除去するデジタル雑音キャンセルネット
ワークHA ′およびHB ′が示される。特に、零までの
e1 を含む(11)式の全ての項を加算することによっ
て、量子化雑音e1 の除去のために次のような条件が得
られる。
びkB が1に等しくない)の場合、本発明の多重回路シ
グマデルタA/D変換器10のデジタル出力から量子化
雑音e1 を十分除去するデジタル雑音キャンセルネット
ワークHA ′およびHB ′が示される。特に、零までの
e1 を含む(11)式の全ての項を加算することによっ
て、量子化雑音e1 の除去のために次のような条件が得
られる。
【0025】 z-1(1−z-1)HA ′(z)={kA kB z-2HB ′(z)} /{1+(kB −1)z-1} (12) HA ′(z)=z-1を選択すると、(12)式からHB
′(z)が次式で表される。
′(z)が次式で表される。
【0026】 HB ′(z)=(z-1−1)(c+dz-1) (13) なお、c=1/kA kB 、d=(1−1/kB )/kA
である。cおよびdの値は理想値1からのkA およびk
B の値の偏差に応じて調整される。これらの調整によっ
て、シグマデルタ変換回路14、18内の欠陥のあるア
ナログ素子とデジタル雑音キャンセルネットワーク3
1、32との間の精度良いマッチングが可能となる。デ
ジタル雑音キャンセルネットワークは量子化雑音e1 を
ほぼ十分にキャンセルすることができる。また、cおよ
びdの値は、積分器内の演算増幅器が有限の開ルーブゲ
インを有することにより誤差を補償するように調整する
ことができる。
である。cおよびdの値は理想値1からのkA およびk
B の値の偏差に応じて調整される。これらの調整によっ
て、シグマデルタ変換回路14、18内の欠陥のあるア
ナログ素子とデジタル雑音キャンセルネットワーク3
1、32との間の精度良いマッチングが可能となる。デ
ジタル雑音キャンセルネットワークは量子化雑音e1 を
ほぼ十分にキャンセルすることができる。また、cおよ
びdの値は、積分器内の演算増幅器が有限の開ルーブゲ
インを有することにより誤差を補償するように調整する
ことができる。
【0027】図3は本発明の多重回路シグマデルタA/
D変換器100のより詳細で部分的な図である。図3に
示す2つの実施例回路において、本発明の多重回路シグ
マデルタA/D変換器100は、システムクロック(図
示しない)によるタイミング制御の下でシグマデルタ変
換回路108および112を有する。シグマデルタ変換
回路108、112は、それぞれ、積分器116、12
0、4ビットA/D変換器124、128、4ビットD
/A変換器132、136を有するフィードバック構成
となっている。
D変換器100のより詳細で部分的な図である。図3に
示す2つの実施例回路において、本発明の多重回路シグ
マデルタA/D変換器100は、システムクロック(図
示しない)によるタイミング制御の下でシグマデルタ変
換回路108および112を有する。シグマデルタ変換
回路108、112は、それぞれ、積分器116、12
0、4ビットA/D変換器124、128、4ビットD
/A変換器132、136を有するフィードバック構成
となっている。
【0028】アナログ入力は入力ノード140に与えら
れ、サンプリング回路144によってサンプリングされ
る。サンプリング回路144は電気的なスイッチ14
6、148を有する。スイッチ146、148は、典型
的には、CMOSあるいはNMOS転送ゲートによって
実現される。スイッチ146、148の両方にはシステ
ムクロック(図示しない)が接続され、システムクロッ
クからの方形波に応じてスイッチ146、148が交互
に開閉する。例えば、方形波のハイ状態に応じてスイッ
チ146が閉じ、スイッチ148が開く。スイッチ14
6、148は入力キャパシタ150に接続される。
れ、サンプリング回路144によってサンプリングされ
る。サンプリング回路144は電気的なスイッチ14
6、148を有する。スイッチ146、148は、典型
的には、CMOSあるいはNMOS転送ゲートによって
実現される。スイッチ146、148の両方にはシステ
ムクロック(図示しない)が接続され、システムクロッ
クからの方形波に応じてスイッチ146、148が交互
に開閉する。例えば、方形波のハイ状態に応じてスイッ
チ146が閉じ、スイッチ148が開く。スイッチ14
6、148は入力キャパシタ150に接続される。
【0029】図3に示すように、積分器116は交互に
開閉するスイッチ152、154を有し、スイッチ15
2はスイッチ148に同期して動作する。スイッチ15
2は結合ノード156と接地との間に接続されるが、ス
イッチ154は結合ノード156を演算増幅器160の
反転端子158に連結する。積分キャパシタ162は反
転端子158と演算増幅器160の出力ノード164と
の間に接続される。出力ノード164での電圧は4ビッ
トA/D変換器124によって変換されるサンプリング
されるアナログ電圧値とする。4ビットA/D変換器1
24は、例えば、15の比較器と1つのエンコーダのネ
ットワークを有する従来の4ビットA/D変換器によっ
て実現できる。4ビットA/D変換器124は、各クロ
ック周期中において、4つの信号ライン168上に4ビ
ットのデジタルワードを与えるように動作する。
開閉するスイッチ152、154を有し、スイッチ15
2はスイッチ148に同期して動作する。スイッチ15
2は結合ノード156と接地との間に接続されるが、ス
イッチ154は結合ノード156を演算増幅器160の
反転端子158に連結する。積分キャパシタ162は反
転端子158と演算増幅器160の出力ノード164と
の間に接続される。出力ノード164での電圧は4ビッ
トA/D変換器124によって変換されるサンプリング
されるアナログ電圧値とする。4ビットA/D変換器1
24は、例えば、15の比較器と1つのエンコーダのネ
ットワークを有する従来の4ビットA/D変換器によっ
て実現できる。4ビットA/D変換器124は、各クロ
ック周期中において、4つの信号ライン168上に4ビ
ットのデジタルワードを与えるように動作する。
【0030】4ビットA/D変換器124のデジタル出
力は4ビットD/A変換器132によってモニタされ
る。4ビットD/A変換器132は従来実現できるもの
であり、フィードバックライン176上に第1アナログ
フィードバック信号を与えるために、強度基準器172
によって供給される電圧を測るように動作する。4ビッ
トD/A変換器132は電気的にシステムクロックに接
続され、システムクロックのクロックレートで第1アナ
ログフィードバック信号の値を更新する。第1アナログ
フィードバック信号は交互に開閉するスイッチ178、
180によって演算増幅器160の非反転端子179に
供給される。キャパシタ182はスイッチ146に同期
して動作するスイッチ178に結合ノード156を接続
する。
力は4ビットD/A変換器132によってモニタされ
る。4ビットD/A変換器132は従来実現できるもの
であり、フィードバックライン176上に第1アナログ
フィードバック信号を与えるために、強度基準器172
によって供給される電圧を測るように動作する。4ビッ
トD/A変換器132は電気的にシステムクロックに接
続され、システムクロックのクロックレートで第1アナ
ログフィードバック信号の値を更新する。第1アナログ
フィードバック信号は交互に開閉するスイッチ178、
180によって演算増幅器160の非反転端子179に
供給される。キャパシタ182はスイッチ146に同期
して動作するスイッチ178に結合ノード156を接続
する。
【0031】また、シグマデルタ変換回路108はラン
ダムアクセスメモリ(RAM)補正モジュール184を
有する。RAM補正モジュール184は4ビットD/A
変換器132の伝達関数に固有の非線形なデジタルキャ
ンセルを行う。このデジタル補正の基となる原理を図4
を参照して説明する。図4は、2ポートN1 、N2 、N
3 を有するシステムのブロック図である。2ポートN1
、N2、 N3 は時間不変量で、メモリのないものであ
り、緩やかな非線形単調入出力特性Vout (t)=Ni
[Vin′(t)]を有する。2ポートN1 、N3 はフィ
ードバックループLにおいて線形ダイナミック2ポート
H1 (z)(典型的には、1あるいは2次)とともに配
置される。図4のシステムに示される信号は、すべてサ
ンプリングされたアナログ、デジタル、あるいは混合の
信号である。
ダムアクセスメモリ(RAM)補正モジュール184を
有する。RAM補正モジュール184は4ビットD/A
変換器132の伝達関数に固有の非線形なデジタルキャ
ンセルを行う。このデジタル補正の基となる原理を図4
を参照して説明する。図4は、2ポートN1 、N2 、N
3 を有するシステムのブロック図である。2ポートN1
、N2、 N3 は時間不変量で、メモリのないものであ
り、緩やかな非線形単調入出力特性Vout (t)=Ni
[Vin′(t)]を有する。2ポートN1 、N3 はフィ
ードバックループLにおいて線形ダイナミック2ポート
H1 (z)(典型的には、1あるいは2次)とともに配
置される。図4のシステムに示される信号は、すべてサ
ンプリングされたアナログ、デジタル、あるいは混合の
信号である。
【0032】フィードバックループLのループゲインが
1を大きく越えるような周波数範囲があり、図4のシス
テムが安定であるとする。従って、この周波数範囲内の
信号周波数に対して、フィードバックループにおいて
は、入力電圧Vin(t)に近づくためのフィードバック
電圧Vf (t)が誘導されることになる。また、図4か
ら、Vf (t)=N3 [V1 (t)]、Vout (t)=
N2 [V1 (t)]であることがわかる。ここで、N2
[V1 (t)]がN3 [V1 (t)]と等価であるとす
る。すなわち、2ポートN2 およびN3 の非線形特性を
適合させるとする。従って、実質上Vin(t)に等価で
ある、Vout (t)=N2 [V1 (t)]=N3 [V1
(t)]=Vf (t)となる。もし、N3 が4ビットD
/A変換器132(図3)を表し、H1 (z)が積分器
116を表し、N1 が4ビットA/D変換器124を表
し、N2 がRAM補正モジュール184を表すならば、
D/A変換器132に存在する非線形にもかかわらず、
線形なデータ変換を行うことができることがわかる。
1を大きく越えるような周波数範囲があり、図4のシス
テムが安定であるとする。従って、この周波数範囲内の
信号周波数に対して、フィードバックループにおいて
は、入力電圧Vin(t)に近づくためのフィードバック
電圧Vf (t)が誘導されることになる。また、図4か
ら、Vf (t)=N3 [V1 (t)]、Vout (t)=
N2 [V1 (t)]であることがわかる。ここで、N2
[V1 (t)]がN3 [V1 (t)]と等価であるとす
る。すなわち、2ポートN2 およびN3 の非線形特性を
適合させるとする。従って、実質上Vin(t)に等価で
ある、Vout (t)=N2 [V1 (t)]=N3 [V1
(t)]=Vf (t)となる。もし、N3 が4ビットD
/A変換器132(図3)を表し、H1 (z)が積分器
116を表し、N1 が4ビットA/D変換器124を表
し、N2 がRAM補正モジュール184を表すならば、
D/A変換器132に存在する非線形にもかかわらず、
線形なデータ変換を行うことができることがわかる。
【0033】図3において、RAM補正モジュール18
4はプログラマブルメモリ、例えば、EPROMによっ
て実現される。RAM補正モジュール184は信号ライ
ン168上の4ビットのデジタルワードをMビットのデ
ジタルワード(Mはシグマデルタ変換回路108からの
補正された出力のビット精度を示す)に変換するように
プログラムされる。図3の実施例では、16ビットの精
度が達成され、シグマデルタ変換回路108の補正され
たデジタル出力は16の信号ライン186に与えられ
る。
4はプログラマブルメモリ、例えば、EPROMによっ
て実現される。RAM補正モジュール184は信号ライ
ン168上の4ビットのデジタルワードをMビットのデ
ジタルワード(Mはシグマデルタ変換回路108からの
補正された出力のビット精度を示す)に変換するように
プログラムされる。図3の実施例では、16ビットの精
度が達成され、シグマデルタ変換回路108の補正され
たデジタル出力は16の信号ライン186に与えられ
る。
【0034】RAM補正モジュール184は較正処理中
にプログラムされる。この較正処理中、D/A変換器1
32における一般的に非線形な伝達関数が評価され、そ
の結果のデータがRAM補正モジュール184に記憶さ
れる。例えば、個々の較正処理では、D/A変換器13
2はA/D変換器124から電気的に絶縁され、4ビッ
トカウンタによって発生したデジタルランプ信号がD/
A変換器132に供給される。較正処理中、A/D変換
器124は単一ビット量子化器に置換えられ、デジタル
10進フィルタは16ビットのデジタル出力を供給する
ためにそれに連結される。単一ビットシグマデルタ変換
器は本来線形であるので、デジィタル10進フィルタか
らの16ビットのデジタル出力によって、RAM補正モ
ジュールに記憶される4ビットD/A変換器の非線形デ
ータが与えられる。較正処理には約2N+M のクロック期
間(Nは較正されるD/A変換器のビット精度、MはR
AM補正モジュール184によって発生するデジタルワ
ード内のビット数)が必要である。従って、図3の実施
例においては、較正は220のクロック期間で行われる。
較正処理はシグマデルタ変換回路108の相対的に速い
(例えば、オーバーサンプリング)クロックレートで行
うことができ、従って、短時間で行える。
にプログラムされる。この較正処理中、D/A変換器1
32における一般的に非線形な伝達関数が評価され、そ
の結果のデータがRAM補正モジュール184に記憶さ
れる。例えば、個々の較正処理では、D/A変換器13
2はA/D変換器124から電気的に絶縁され、4ビッ
トカウンタによって発生したデジタルランプ信号がD/
A変換器132に供給される。較正処理中、A/D変換
器124は単一ビット量子化器に置換えられ、デジタル
10進フィルタは16ビットのデジタル出力を供給する
ためにそれに連結される。単一ビットシグマデルタ変換
器は本来線形であるので、デジィタル10進フィルタか
らの16ビットのデジタル出力によって、RAM補正モ
ジュールに記憶される4ビットD/A変換器の非線形デ
ータが与えられる。較正処理には約2N+M のクロック期
間(Nは較正されるD/A変換器のビット精度、MはR
AM補正モジュール184によって発生するデジタルワ
ード内のビット数)が必要である。従って、図3の実施
例においては、較正は220のクロック期間で行われる。
較正処理はシグマデルタ変換回路108の相対的に速い
(例えば、オーバーサンプリング)クロックレートで行
うことができ、従って、短時間で行える。
【0035】図3に示すように、演算増幅器160によ
って出力ノード164に与えられる電圧とアナログ入力
信号は中間増幅器188に供給される。中間増幅器18
8は4ビットA/D変換器の量子化誤差を示す誤差信号
を入力ライン190上に与えるために配置される。外部
雑音源がなく、シグマデルタ変換回路108、112が
理想的に実現されると仮定した場合、量子化誤差信号の
最大強度は4ビットA/D変換器124の最下位ビット
の値にほぼ等しい。これらの状況とさらにシグマデルタ
変換回路108、112がほぼ等しいダイナミックレン
ジを有するとすると、中間増幅器188のゲインは16
に設定することができる。しかし、本発明の多重回路デ
ジタルシグマデルタA/D変換器100を実際に物理的
に実現する場合、約10のゲインファクタによってシグ
マデルタ変換回路112がオーバーフローするのを防止
するであろう。従って、中間増幅器188では量子化誤
差信号e1 を処理するためのシグマデルタ変換回路11
2のダイナミックレンジのかなりの部分を利用すること
ができる。この場合、この中間ゲインによって、従来の
カスケードシグマデルタ変換器によって生成される量子
化雑音のキャンセルよりも、より精度良くシグマデルタ
変換回路108の量子化雑音のキャンセルを行うことが
できる。
って出力ノード164に与えられる電圧とアナログ入力
信号は中間増幅器188に供給される。中間増幅器18
8は4ビットA/D変換器の量子化誤差を示す誤差信号
を入力ライン190上に与えるために配置される。外部
雑音源がなく、シグマデルタ変換回路108、112が
理想的に実現されると仮定した場合、量子化誤差信号の
最大強度は4ビットA/D変換器124の最下位ビット
の値にほぼ等しい。これらの状況とさらにシグマデルタ
変換回路108、112がほぼ等しいダイナミックレン
ジを有するとすると、中間増幅器188のゲインは16
に設定することができる。しかし、本発明の多重回路デ
ジタルシグマデルタA/D変換器100を実際に物理的
に実現する場合、約10のゲインファクタによってシグ
マデルタ変換回路112がオーバーフローするのを防止
するであろう。従って、中間増幅器188では量子化誤
差信号e1 を処理するためのシグマデルタ変換回路11
2のダイナミックレンジのかなりの部分を利用すること
ができる。この場合、この中間ゲインによって、従来の
カスケードシグマデルタ変換器によって生成される量子
化雑音のキャンセルよりも、より精度良くシグマデルタ
変換回路108の量子化雑音のキャンセルを行うことが
できる。
【0036】量子化誤差信号はサンプリング回路192
によってサンプリングされる。このサンプリング回路1
92は、システムクロック(図示しない)によって交互
に開閉する電気的なスイッチ194、196を有する。
スイッチ194はスイッチ146に同期することによっ
て動作する。スイッチ194、196は入力キャパシタ
198に接続される。
によってサンプリングされる。このサンプリング回路1
92は、システムクロック(図示しない)によって交互
に開閉する電気的なスイッチ194、196を有する。
スイッチ194はスイッチ146に同期することによっ
て動作する。スイッチ194、196は入力キャパシタ
198に接続される。
【0037】図3に示すように、積分器120は交互に
開閉するスイッチ202、204を有し、スイッチ20
2はスイッチ148に同期して動作する。スイッチ20
2は結合ノード206と接地との間に接続されるが、ス
イッチ204は結合ノード206を演算増幅器210の
反転端子208に連結する。積分キャパシタ212は反
転端子208と演算増幅器210の出力ノード214と
の間に接続される。出力ノード214における信号値は
4ビットA/D変換器128によって変換されるサンプ
リングされたアナログ電圧値とする。4ビットA/D変
換器128は、例えば、7つの比較器と1つのエンコー
ダのネットワークを有する従来の4ビットA/D変換器
によって実現できる。4ビットA/D変換器128は、
各クロック周期中において、4つの信号ライン218上
に4ビットのデジタルワードを与えるように動作する。
開閉するスイッチ202、204を有し、スイッチ20
2はスイッチ148に同期して動作する。スイッチ20
2は結合ノード206と接地との間に接続されるが、ス
イッチ204は結合ノード206を演算増幅器210の
反転端子208に連結する。積分キャパシタ212は反
転端子208と演算増幅器210の出力ノード214と
の間に接続される。出力ノード214における信号値は
4ビットA/D変換器128によって変換されるサンプ
リングされたアナログ電圧値とする。4ビットA/D変
換器128は、例えば、7つの比較器と1つのエンコー
ダのネットワークを有する従来の4ビットA/D変換器
によって実現できる。4ビットA/D変換器128は、
各クロック周期中において、4つの信号ライン218上
に4ビットのデジタルワードを与えるように動作する。
【0038】4ビットA/D変換器128のデジタル出
力は4ビットD/A変換器136によってモニタされ
る。4ビットD/A変換器136は従来実現できるもの
であり、フィードバックライン222上に第2アナログ
フィードバック信号を与えるために、強度基準器220
によって供給される電圧を測るように動作する。4ビッ
トD/A変換器136は電気的にシステムクロックに接
続され、システムクロックのクロックレートで第2アナ
ログフィードバック信号の値を更新する。第2アナログ
フィードバック信号は交互に開閉するスイッチ226、
228によって演算増幅器210の非反転端子224に
供給される。キャパシタ230は結合ノード206をス
イッチ226、228に接続する。スイッチ226はス
イッチ146に同期して動作する。
力は4ビットD/A変換器136によってモニタされ
る。4ビットD/A変換器136は従来実現できるもの
であり、フィードバックライン222上に第2アナログ
フィードバック信号を与えるために、強度基準器220
によって供給される電圧を測るように動作する。4ビッ
トD/A変換器136は電気的にシステムクロックに接
続され、システムクロックのクロックレートで第2アナ
ログフィードバック信号の値を更新する。第2アナログ
フィードバック信号は交互に開閉するスイッチ226、
228によって演算増幅器210の非反転端子224に
供給される。キャパシタ230は結合ノード206をス
イッチ226、228に接続する。スイッチ226はス
イッチ146に同期して動作する。
【0039】また、シグマデルタ変換回路112はRA
M補正モジュール234を有している。上述したよう
に、RAM補正モジュール234は4ビットD/A変換
器136の伝達関数に固有に非線形なデジタルキャンセ
ルを行う。また、RAM補正モジュール234は、プロ
グラマブルメモリ、例えば、EPROMによって実現で
き、RAM補正モジュール184を参照して上述したの
とほぼ同じ較正処理の実行を通してプログラムされる。
RAM補正モジュール234は信号ライン218上にあ
る4ビットのデジタルワードをMビットのデジタルワー
ド(Mはシグマデルタ変換回路112からの補正出力の
ビット精度を示す)に変換するために動作する。図3の
実施例において、本発明の多重回路シグマデルタA/D
変換器100は16ビットの精度を与えるために配置さ
れる。従って、シグマデルタ変換回路112からの補正
デジタル出力は16の信号ライン238に与えられる。
M補正モジュール234を有している。上述したよう
に、RAM補正モジュール234は4ビットD/A変換
器136の伝達関数に固有に非線形なデジタルキャンセ
ルを行う。また、RAM補正モジュール234は、プロ
グラマブルメモリ、例えば、EPROMによって実現で
き、RAM補正モジュール184を参照して上述したの
とほぼ同じ較正処理の実行を通してプログラムされる。
RAM補正モジュール234は信号ライン218上にあ
る4ビットのデジタルワードをMビットのデジタルワー
ド(Mはシグマデルタ変換回路112からの補正出力の
ビット精度を示す)に変換するために動作する。図3の
実施例において、本発明の多重回路シグマデルタA/D
変換器100は16ビットの精度を与えるために配置さ
れる。従って、シグマデルタ変換回路112からの補正
デジタル出力は16の信号ライン238に与えられる。
【0040】図3に示すように、信号ライン186、2
38上にあるシグマデルタ変換回路108、112から
の16ビットのデジタル出力は、デジタル雑音キャンセ
ルネットワーク242、246に与えられる。前述した
ように、デジタル雑音キャンセルネットワーク242、
246の伝達関数HA1(z)およびHB1(z)は、本発
明のシグマデルタA/D変換器100のデジタル出力か
ら量子化雑音e1 を有効に除去するように表される。本
発明のシグマデルタA/D変換器100における雑音キ
ャンセルを行うのに適した伝達関数HA1(z)、HB1
(z)は次式によって与えられる。
38上にあるシグマデルタ変換回路108、112から
の16ビットのデジタル出力は、デジタル雑音キャンセ
ルネットワーク242、246に与えられる。前述した
ように、デジタル雑音キャンセルネットワーク242、
246の伝達関数HA1(z)およびHB1(z)は、本発
明のシグマデルタA/D変換器100のデジタル出力か
ら量子化雑音e1 を有効に除去するように表される。本
発明のシグマデルタA/D変換器100における雑音キ
ャンセルを行うのに適した伝達関数HA1(z)、HB1
(z)は次式によって与えられる。
【0041】 HA1(z)=z-1 (14) HB1(z)=z-1−1 (15) なお、cおよびdは適切に他の値を用いることができ
る。有限なオペアンプゲイン誤差に対しては、cおよび
dは異なっている。
る。有限なオペアンプゲイン誤差に対しては、cおよび
dは異なっている。
【0042】デジタル雑音キャンセルネットワーク24
2、246は電気的にシステムクロック(図示しない)
に接続され、それぞれ、信号ラインセット250、25
4上に16ビットのデジタルワードを与える。信号ライ
ンセット254上にある16ビットのデジタルワード
は、従来の除算回路258を通して10で除算される。
除算回路258によって生じる強度減少の度合は中間増
幅器188のゲインと同等であるように選択される。こ
の方法において、シグマデルタ変換回路108からの量
子化雑音の強度はシグマデルタ変換回路112とデジタ
ル雑音キャンセルネットワーク246による処理の後に
正規化される。従って、本発明の変形実施例における付
加されるシグマデルタ変換回路は分離した中間増幅器お
よび補足的な除算回路を含むことによって実現される。
2、246は電気的にシステムクロック(図示しない)
に接続され、それぞれ、信号ラインセット250、25
4上に16ビットのデジタルワードを与える。信号ライ
ンセット254上にある16ビットのデジタルワード
は、従来の除算回路258を通して10で除算される。
除算回路258によって生じる強度減少の度合は中間増
幅器188のゲインと同等であるように選択される。こ
の方法において、シグマデルタ変換回路108からの量
子化雑音の強度はシグマデルタ変換回路112とデジタ
ル雑音キャンセルネットワーク246による処理の後に
正規化される。従って、本発明の変形実施例における付
加されるシグマデルタ変換回路は分離した中間増幅器お
よび補足的な除算回路を含むことによって実現される。
【0043】図3に示すように、除算回路258の16
ビット出力は信号ラインセット262上に与えられる。
信号ラインセット250、262上にある16ビットの
デジタルワードは従来の16ビット加算器266で加算
される。加算器266は出力信号ラインセット270上
に本発明のシグマデルタA/D変換器100の16ビッ
トデジタル出力を与える。シグマデルタA/D変換器1
00の16ビットデジタル出力はそのクロックレートで
発生する。このクロックレートは、アナルグ入力信号の
最高関心周波数がナイキスト標準を満足するようにサン
プリングされるのに必要なレートと比較して高い。従っ
て、一般に、デジタル10進フィルタを出力信号ライン
セット270に連結することが望まれる。従来技術にお
いて通常の知識を有する者は、本発明のシグマデルタA
/D変換器100のオーバーサンプリングされた16ビ
ット出力を低いサンプリングレートに変換するための1
0進フィルタ技術を理解しているであろう。10進フィ
ルタが実現できるフィルタの2つのカテゴリーには、有
限インパルス応答(FIR)と無限インパルス応答(I
IR)フィルタが含まれる。これらのフィルタの設計
は、例えば、LawrenceR. Rabiner とBernard Gold によ
るTheory and Application of Digital SignalProcessi
ng, 1975 Prentice-Hall International, Inc に記載さ
れている。
ビット出力は信号ラインセット262上に与えられる。
信号ラインセット250、262上にある16ビットの
デジタルワードは従来の16ビット加算器266で加算
される。加算器266は出力信号ラインセット270上
に本発明のシグマデルタA/D変換器100の16ビッ
トデジタル出力を与える。シグマデルタA/D変換器1
00の16ビットデジタル出力はそのクロックレートで
発生する。このクロックレートは、アナルグ入力信号の
最高関心周波数がナイキスト標準を満足するようにサン
プリングされるのに必要なレートと比較して高い。従っ
て、一般に、デジタル10進フィルタを出力信号ライン
セット270に連結することが望まれる。従来技術にお
いて通常の知識を有する者は、本発明のシグマデルタA
/D変換器100のオーバーサンプリングされた16ビ
ット出力を低いサンプリングレートに変換するための1
0進フィルタ技術を理解しているであろう。10進フィ
ルタが実現できるフィルタの2つのカテゴリーには、有
限インパルス応答(FIR)と無限インパルス応答(I
IR)フィルタが含まれる。これらのフィルタの設計
は、例えば、LawrenceR. Rabiner とBernard Gold によ
るTheory and Application of Digital SignalProcessi
ng, 1975 Prentice-Hall International, Inc に記載さ
れている。
【0044】(13)式を参照すると、係数cおよびd
は1からのkA 、kB の値における偏差に応じて調整で
きることがわかる。kA 、kB の値は積分器20、22
のゲインを表し、積分器20、22におけるゲイン(位
相は別として)の不十分さはゲイン定数kA 、kB の変
動を生じる。内部素子の変動によって位相誤差よりもむ
しろ主にゲインが増加するように積分器20、22が設
計される範囲において、このような素子の変動を補償す
るために係数cおよびdの値が選択されるであろう。図
5は初期状態におけるアナログ素子の不完全さがゲイン
誤差のみを生じさせるように設計されたオフセット/ゲ
イン補償切換キャパシタ積分器300を示す図である。
このようなアナログ素子の変動には、例えば、有限演算
増幅器ゲインおよびキャパシタの不適切な組合せが含ま
れる。
は1からのkA 、kB の値における偏差に応じて調整で
きることがわかる。kA 、kB の値は積分器20、22
のゲインを表し、積分器20、22におけるゲイン(位
相は別として)の不十分さはゲイン定数kA 、kB の変
動を生じる。内部素子の変動によって位相誤差よりもむ
しろ主にゲインが増加するように積分器20、22が設
計される範囲において、このような素子の変動を補償す
るために係数cおよびdの値が選択されるであろう。図
5は初期状態におけるアナログ素子の不完全さがゲイン
誤差のみを生じさせるように設計されたオフセット/ゲ
イン補償切換キャパシタ積分器300を示す図である。
このようなアナログ素子の変動には、例えば、有限演算
増幅器ゲインおよびキャパシタの不適切な組合せが含ま
れる。
【0045】図5に示すように、積分器300は、積分
器116がシグマデルタ変換回路108(図3)で動作
するモードと同様にシグマデルタ変換回路で動作するよ
うに配置される。従って、アナログ入力は入力ノード3
04に与えられ、サンプリング回路308によってサン
プリングされる。サンプリング回路308はサンプリン
グ回路144(図3)と実質上等価である。サンプリン
グ回路308は積分器300の結合ノード310に接続
される。結合ノード310は交互に開閉するスイッチ3
12、314によって入力ノード304に連結され、キ
ャパシタ316を通してスイッチ318に接続される。
スイッチ318はスイッチ312に同期して動作する。
さらに、積分器300はスイッチ318をスイッチ31
2、314に連結するキャパシタ320を有する。ま
た、結合ノード310に連結されるのは演算増幅器32
4の反転端子322である。演算増幅器324の非反転
端子326は接地に接続されるが、演算増幅器324は
出力ノード328に出力電圧を与える。出力電圧はMビ
ットA/D変換器(図示しない)に与えられる。
器116がシグマデルタ変換回路108(図3)で動作
するモードと同様にシグマデルタ変換回路で動作するよ
うに配置される。従って、アナログ入力は入力ノード3
04に与えられ、サンプリング回路308によってサン
プリングされる。サンプリング回路308はサンプリン
グ回路144(図3)と実質上等価である。サンプリン
グ回路308は積分器300の結合ノード310に接続
される。結合ノード310は交互に開閉するスイッチ3
12、314によって入力ノード304に連結され、キ
ャパシタ316を通してスイッチ318に接続される。
スイッチ318はスイッチ312に同期して動作する。
さらに、積分器300はスイッチ318をスイッチ31
2、314に連結するキャパシタ320を有する。ま
た、結合ノード310に連結されるのは演算増幅器32
4の反転端子322である。演算増幅器324の非反転
端子326は接地に接続されるが、演算増幅器324は
出力ノード328に出力電圧を与える。出力電圧はMビ
ットA/D変換器(図示しない)に与えられる。
【0046】また、積分器300は交互に開閉するスイ
ッチ330、332を有し、スイッチ330はスイッチ
314に同期して動作する。スイッチ330、332は
MビットD/A変換器(図示しない)によって供給され
るアナログフィードバック電圧をサンプリングする。こ
のアナログフィードバック電圧はフィードバックライン
333に与えられる。キャパシタ334はスイッチ33
0、332を結合ノード310に接続する。交互に開閉
するスイッチ336、338によって、フィードバック
ライン333と結合ノード310との間のパスが与えら
れる。スイッチ336はスイッチ312に同期して動作
する。キャパシタ340はスイッチ336、338を出
力ノード328に連結する。キャパシタ316、32
0、334、340は等価なキャパシタンスCを有す
る。
ッチ330、332を有し、スイッチ330はスイッチ
314に同期して動作する。スイッチ330、332は
MビットD/A変換器(図示しない)によって供給され
るアナログフィードバック電圧をサンプリングする。こ
のアナログフィードバック電圧はフィードバックライン
333に与えられる。キャパシタ334はスイッチ33
0、332を結合ノード310に接続する。交互に開閉
するスイッチ336、338によって、フィードバック
ライン333と結合ノード310との間のパスが与えら
れる。スイッチ336はスイッチ312に同期して動作
する。キャパシタ340はスイッチ336、338を出
力ノード328に連結する。キャパシタ316、32
0、334、340は等価なキャパシタンスCを有す
る。
【0047】本発明の多重回路シグマデルタA/D変換
器は個別素子で物理的に実現できるが、積分回路として
容易に組立てることもできる。また、本発明変換器の主
なデジタル部品を大規模集積回路(VLSIチップ)と
して実現することは容易である。デジタル構成が種々の
半導体技術で積分回路として実現容易であることは良く
知られている。
器は個別素子で物理的に実現できるが、積分回路として
容易に組立てることもできる。また、本発明変換器の主
なデジタル部品を大規模集積回路(VLSIチップ)と
して実現することは容易である。デジタル構成が種々の
半導体技術で積分回路として実現容易であることは良く
知られている。
【0048】以上、アプリケーションに関して実施例を
基にして本発明を説明した。従来技術において通常の知
識を有し、従来技術において与えられる教えを利用でき
る者は、本発明の範囲内においてさらなる変形や応用を
認めることであろう。例えば、各シグマデルタ変換回路
内の積分ネットワークは、本発明の範囲から離れること
なく、ここで述べた切換キャパシタ積分ネットワーク以
外の回路トポロジーによって実現することができる。同
様に、本発明の望ましい実施例では、約4ビットの内部
量子化器を用いたけれども、本発明は内部量子化のスケ
ールに限定されない。さらに、本発明のシグマデルタ変
換器は2以上の回路を有しても良い。
基にして本発明を説明した。従来技術において通常の知
識を有し、従来技術において与えられる教えを利用でき
る者は、本発明の範囲内においてさらなる変形や応用を
認めることであろう。例えば、各シグマデルタ変換回路
内の積分ネットワークは、本発明の範囲から離れること
なく、ここで述べた切換キャパシタ積分ネットワーク以
外の回路トポロジーによって実現することができる。同
様に、本発明の望ましい実施例では、約4ビットの内部
量子化器を用いたけれども、本発明は内部量子化のスケ
ールに限定されない。さらに、本発明のシグマデルタ変
換器は2以上の回路を有しても良い。
【図1】本発明の多重回路シグマデルタアナログ/デジ
タル変換器の構成を示すブロック図。
タル変換器の構成を示すブロック図。
【図2】積分器からのアナログ出力に対する内部アナロ
グ/デジタル変換器の量子化雑音(e1 )の付加を示す
図。
グ/デジタル変換器の量子化雑音(e1 )の付加を示す
図。
【図3】本発明の多重回路シグマデルタアナログ/デジ
タル変換器のより詳細で部分的な構成を示すブロック
図。
タル変換器のより詳細で部分的な構成を示すブロック
図。
【図4】本発明の範囲内で配置されるデジタル量子化雑
音補正を説明するための、2つのシーケンス加算ネット
ワークとデジタル係数CおよびD、2ポートN1 、N
2、N3 を含むシステムのブロック図。
音補正を説明するための、2つのシーケンス加算ネット
ワークとデジタル係数CおよびD、2ポートN1 、N
2、N3 を含むシステムのブロック図。
【図5】アナログ素子を含み、そのアナログ素子の不完
全さの結果として初期のゲイン誤差のみを発生するよう
に配置されるオフセット/ゲイン切換キャパシタ積分器
を示す図。
全さの結果として初期のゲイン誤差のみを発生するよう
に配置されるオフセット/ゲイン切換キャパシタ積分器
を示す図。
14、18…シグマデルタ変換回路、20、22…積分
器、24、26…MビットA/D変換器、28、30…
MビットD/A変換器、31、32…デジタル雑音キャ
ンセルネットワーク、33…入力ノード、34…中間増
幅器、38…除算器、40…出力加算ノード、44…入
力加算ノード、51…中間加算ノード、52…加算ノー
ド、46、54…フィードバックライン。
器、24、26…MビットA/D変換器、28、30…
MビットD/A変換器、31、32…デジタル雑音キャ
ンセルネットワーク、33…入力ノード、34…中間増
幅器、38…除算器、40…出力加算ノード、44…入
力加算ノード、51…中間加算ノード、52…加算ノー
ド、46、54…フィードバックライン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲイバー・シー・テメス アメリカ合衆国、カリフオルニア州 90077、ロサンゼルス、ストラデツラ・ロ ード 2015 (72)発明者 タンジユ・カタルテペ アメリカ合衆国、ニユージヤージー州 07701、レツド・バンク、レクター・プレ イス 25エー
Claims (24)
- 【請求項1】 アナログ入力信号をデジタルワードの出
力シーケンスに変換するためのシグマデルタアナログ/
デジタル変換器において、 前記アナログ入力信号に応じてデジタルワードの第1シ
ーケンスと量子化誤差信号を発生する第1シグマデルタ
変換手段と、 前記量子化誤差信号に応じてデジタルワードの第2シー
ケンスを発生する第2シグマデルタ変換手段と、 非線形を補正するためにデジタルワードの前記第1シー
ケンスを調整する補正RAM手段と、 前記調整された第1シーケンスをフィルタリングするデ
ジタル雑音キャンセルネットワーク手段と、 前記デジタル雑音キャンセルネットワーク手段に接続さ
れ、デジタルワードの前記出力シーケンスを供給する手
段とを有することを特徴とするシグマデルタアナログ/
デジタル変換器。 - 【請求項2】 アナログ入力信号をデジタルワードの出
力シーケンスに変換するためのシグマデルタアナログ/
デジタル変換器において、 前記アナログ入力信号に応じてデジタルワードの第1シ
ーケンスと量子化誤差信号を発生する第1シグマデルタ
変換手段と、 前記量子化誤差信号に応じてデジタルワードの第2シー
ケンスを発生する第2シグマデルタ変換手段と、 非線形を補正するためにデジタルワードの前記第1およ
び第2シーケンスを修正する補正RAM手段と、 前記修正された第1および第2シーケンスをフィルタリ
ングするデジタル雑音キャンセルネットワーク手段と、 前記デジタル雑音キャンセルネットワーク手段に接続さ
れ、デジタルワードの前記出力シーケンスを供給する手
段とを有することを特徴とするシグマデルタアナログ/
デジタル変換器。 - 【請求項3】 前記第1シグマデルタ変換手段は第1多
重ビット量子化器を有し、前記第2シグマデルタ変換手
段は第2多重ビット量子化器を有することを特徴とする
請求項2記載のシグマデルタアナログ/デジタル変換
器。 - 【請求項4】 前記第1および第2シグマデルタ変換手
段はそれぞれ前記第1および第2多重ビット量子化器に
連結される第1および第2フィードバックループを有
し、前記第1フィードバックループは第1非線形を伴う
第1伝達関数を有する第1多重ビットデジタル/アナロ
グ変換器を含み、前記第2フードバックループは第2非
線形を伴う第2伝達関数を有する第2多重ビットデジタ
ル/アナログ変換器を含むことを特徴とする請求項3記
載のシグマデルタアナログ/デジタル変換器。 - 【請求項5】 前記補正RAM手段は、前記第1および
第2非線形を補償するために前記第1および第2シーケ
ンスを修正する前記第1および第2多重ビットデジタル
/アナログ変換器に連結された第1および第2DAC補
正モジュールを有することを特徴とする請求項4記載の
シグマデルタアナログ/デジタル変換器。 - 【請求項6】 前記第1シグマデルタ変換手段は前記第
1多重ビット量子化器と前記第1多重ビットデジタル/
アナログ変換器との間を接続する第1積分ネットワーク
を有し、前記第2シグマデルタ変換手段は前記第2多重
ビット量子化器と前記第2多重ビットデジタル/アナロ
グ変換器との間を接続する第2積分ネットワークを有す
ることを特徴とする請求項5記載のシグマデルタアナロ
グ/デジタル変換器。 - 【請求項7】 アナログ入力信号をデジタルワードの出
力シーケンスに変換するシグマデルタアナログ/デジタ
ル変換器において、 前記アナログ入力信号に応じてデジタルワードの第1シ
ーケンスと量子化誤差信号を発生する第1シグマデルタ
変換手段と、 第1ゲインファクタによって前記量子化誤差信号を増幅
する中間増幅手段と、 前記増幅された量子化誤差信号に応じてデジタルワード
の第2シーケンスを発生する第2シグマデルタ変換手段
と、 前記第1および第2シーケンスをフィルタリングするデ
ジタル雑音キャンセルネットワーク手段と、 前記ゲインファクタによって前記フィルタリングされた
第2シーケンスを除算する除算手段と、 前記フィルタリングされた第1シーケンスおよび前記除
算された第2シーケンスに応じてデジタルワードの前記
出力シーケンスを供給する手段を有することを特徴とす
るシグマデルタアナログ/デジタル変換器。 - 【請求項8】 前記第1シグマデルタ変換手段は第1多
重ビット量子化器を有し、前記第2シグマデルタ変換手
段は第2多重ビット量子化器を有し、前記第1多重ビッ
ト量子化器は量子化雑音を発生するために配置されるこ
とを特徴とする請求項7記載のシグマデルタアナログ/
デジタル変換器。 - 【請求項9】 前記第1および第2シグマデルタ変換手
段はそれぞれ前記第1および第2多重ビット量子化器に
連結される第1および第2フィードバックループを有
し、前記第1フィードバックループは第1多重ビットデ
ジタル/アナログ変換器を有し、前記第2フィードバッ
クループは第2多重ビットデジタル/アナログ変換器を
有することを特徴とする請求項8記載のシグマデルタア
ナログ/デジタル変換器。 - 【請求項10】 前記第1シグマデルタ変換手段は前記
第1多重ビット量子化器と前記第1多重ビットデジタル
/アナログ変換器との間を接続する第1積分ネットワー
クを有し、前記第2シグマデルタ変換手段は前記第2多
重ビット量子化器と前記第2多重ビットデジタル/アナ
ログ変換器との間を接続する第2積分ネットワークを有
することを特徴とする請求項9記載のシグマデルタアナ
ログ/デジタル変換器。 - 【請求項11】 前記デジタル雑音キャンセルネットワ
ーク手段は前記第1および第2シーケンスをフィルタリ
ングする第1および第2デジタル雑音キャンセルネット
ワークを有し、前記第1および第2雑音キャンセルネッ
トワークは前記量子化雑音がデジタルワードの前記出力
シーケンスを変動するのを十分防ぐために選択される第
1および第2伝達関数を有することを特徴とする請求項
8記載のシグマデルタアナログ/デジタル変換器。 - 【請求項12】 アナログ入力信号をデジタルワードの
出力シーケンスに変換するシグマデルタアナログ/デジ
タル変換器において、 前記アナログ入力信号に応じてデジタルワードの第1シ
ーケンスと量子化誤差信号を発生する第1シグマデルタ
変換手段と、 第1ゲインファクタによって前記量子化誤差信号を増幅
する中間増幅手段と、 前記増幅された量子化誤差信号に応じてデジタルワード
の第2シーケンスを発生する第2シグマデルタ変換手段
と、 非線形を補正するために前記第1および第2シーケンス
を修正する補正RAM手段と、 前記修正された第1および第2シーケンスをフィルタリ
ングするデジタル雑音キャンセルネットワーク手段と、 前記ゲインファクタによって前記フィルタリングされた
第2シーケンスを除算する除算手段と、 前記フィルタリングされた第1シーケンスおよび前記除
算された第2シーケンスに応じてデジタルワードの前記
出力シーケンスを供給する手段を有することを特徴とす
るシグマデルタアナログ/デジタル変換器。 - 【請求項13】 前記第1シグマデルタ変換手段は第1
多重ビット量子化器を有し、前記第2シグマデルタ変換
手段は第2多重ビット量子化器を有し、前記第1多重ビ
ット量子化器は量子化雑音を発生するために配置される
ことを特徴とする請求項12記載のシグマデルタアナロ
グ/デジタル変換器。 - 【請求項14】 前記第1および第2シグマデルタ変換
手段はそれぞれ前記第1および第2多重ビット量子化器
に連結される第1および第2フィードバックループを有
し、前記第1フィードバックループは第1多重ビットデ
ジタル/アナログ変換器を有し、前記第2フィードバッ
クループは第2多重ビットデジタル/アナログ変換器を
有することを特徴とする請求項13記載のシグマデルタ
アナログ/デジタル変換器。 - 【請求項15】 前記補正RAM手段はケンスを修正す
る前記第1および第2多重ビットデジタル/アナログ変
換器に連結された第1および第2DAC補正モジュール
を有することを特徴とする請求項14記載のシグマデル
タアナログ/デジタル変換器。 - 【請求項16】 前記第1シグマデルタ変換手段は前記
第1多重ビット量子化器と前記第1多重ビットデジタル
/アナログ変換器との間を接続する第1積分ネットワー
クを有し、前記第2シグマデルタ変換手段は前記第2多
重ビット量子化器と前記第2多重ビットデジタル/アナ
ログ変換器との間を接続する第2積分ネットワークを有
することを特徴とする請求項5記載のシグマデルタアナ
ログ/デジタル変換器。 - 【請求項17】 前記デジタル雑音キャンセルネットワ
ーク手段は前記第1および第2シーケンスをフィルタリ
ングする第1および第2デジタル雑音キャンセルネット
ワークを有し、前記第1および第2雑音キャンセルネッ
トワークは前記量子化雑音がデジタルワードの前記出力
シーケンスを変動するのを十分防ぐために選択される第
1および第2伝達関数を有することを特徴とする請求項
16記載のシグマデルタアナログ/デジタル変換器。 - 【請求項18】 アナログ入力信号をデジタルワードの
出力シーケンスに変換するシグマデルタアナログ/デジ
タル変換器において、 第1内部1ビット量子化器を有し、前記アナログ入力信
号に応じて第1デジタルシーケンスと量子化誤差信号を
発生する第1シグマデルタ変換手段と、 第1ゲインファクタによって前記量子化誤差信号を増幅
する中間増幅手段と、 第2内部1ビット量子化器を有し、前記増幅された量子
化誤差信号に応じて第2デジタルシーケンスを発生する
第2シグマデルタ変換手段と、 前記ゲインファクタによって前記第2デジタルシーケン
スを除算する除算手段と、 前記第1デジタルシーケンスおよび前記除算された第2
デジタルシーケンスに応じて第3デジタルシーケンスを
供給する手段と、 前記第3のデジタルシーケンスに応じてデジタルワード
の前記出力シーケンスを発生する10進フィルタ手段と
を有することを特徴とするシグマデルタアナログ/デジ
タル変換器。 - 【請求項19】 デジタルワードの前記出力シーケンス
に応じてデジタルワードのフィルタリングシーケンスを
発生する10進フィルタ手段をさらに有することを特徴
とする請求項2記載のシグマデルタアナログ/デジタル
変換器。 - 【請求項20】 デジタルワードの前記出力シーケンス
に応じてデジタルワードのフィルタリングシーケンスを
発生する10進フィルタ手段をさらに有することを特徴
とする請求項7記載のシグマデルタアナログ/デジタル
変換器。 - 【請求項21】 デジタルワードの前記出力シーケンス
に応じてデジタルワードのフィルタリングシーケンスを
発生する10進フィルタ手段をさらに有することを特徴
とする請求項12記載のシグマデルタアナログ/デジタ
ル変換器。 - 【請求項22】 アナログ入力信号をデジタルワードの
出力シーケンスに変換するシグマデルタアナログ/デジ
タル変換器において、 第1回路ゲイン誤差によって所定の第1回路ゲインから
逸脱する第1ゲインを有し、前記アナログ入力信号に応
じてデジタルワードの第1シーケンスと量子化誤差信号
を発生する第1シグマデルタ変換手段と、 第2回路ゲイン誤差によって所定の第2回路ゲインから
逸脱する第2ゲインを有し、前記量子化誤差信号に応じ
てデジタルワードの第2シーケンスを発生する第2シグ
マデルタ変換手段と、 非線形を補正するためにデジタルワードの前記第1シー
ケンスを修正する補正RAM手段と、 前記修正された第1および第2シーケンスをフィルタリ
ングし、前記第1および第2ゲイン誤差を補償するデジ
タル雑音キャンセルネットワーク手段と、 前記デジタル雑音キャンセルネットワークに連結され、
デジタルワードの前記出力シーケンスを供給する手段と
を有することを特徴とするシグマデルタアナログ/デジ
タル変換器。 - 【請求項23】 前記デジタル雑音キャンセルネットワ
ーク手段は第1および第2雑音キャンセルネットワーク
を有し、前記第1および第2雑音キャンセルネットワー
クは前記第1および第2シグマデルタ変換手段に電気的
に連結していることを特徴とする請求項22記載のシグ
マデルタアナログ/デジタル変換器。 - 【請求項24】 前記第1および第2雑音キャンセルネ
ットワークは第1および第2ゲイン定数kA およびkB
によって特徴付られる第1および第2積分器を有し、前
記第1および第2雑音キャンセルネットワークは、 HA (z)=z-1、 HB (z)=(z-1−1)(c+dz-1)、 c=1/kA kB 、 d=(1−1/kA )/kB で表されるz領域伝達関数を有することを特徴とする請
求項23記載のシグマデルタアナログ/デジタル変換
器。
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