JPH0786936A - Ａ／ｄコンバータ - Google Patents
Ａ／ｄコンバータInfo
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- JPH0786936A JPH0786936A JP25241393A JP25241393A JPH0786936A JP H0786936 A JPH0786936 A JP H0786936A JP 25241393 A JP25241393 A JP 25241393A JP 25241393 A JP25241393 A JP 25241393A JP H0786936 A JPH0786936 A JP H0786936A
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Abstract
(57)【要約】
【目的】 Ａ／Ｄ変換処理を高速に行うことが可能な回
路を小規模な回路構成で実現できるようにすることを目
的とする。 【構成】 スィープデータ発生器１で発生させるディジ
タルのスィープデータの変化量に対応させたアナログの
スィープ電圧をスィープ電圧発生器２で発生させること
により、外部から与えられるアナログ入力信号ＳINと上
記アナログのスィープ電圧Ｖａとが一致したときにおけ
る上記スィープデータの値Ｖｄを、上記アナログ入力信
号ＳINの大きさに対応したものとし、上記アナログ入力
信号ＳINをＡ／Ｄ変換処理したディジタル値として上記
スィープデータの値Ｖｄをそのまま用いることができる
ようにして、１つのアナログ入力信号をＡ／Ｄ変換処理
する回路については、コンパレータＣおよび上記スィー
プデータの値Ｖｄを取り込んで保持するラッチ回路Ｌを
設けるだけで構成できるようにする。
路を小規模な回路構成で実現できるようにすることを目
的とする。 【構成】 スィープデータ発生器１で発生させるディジ
タルのスィープデータの変化量に対応させたアナログの
スィープ電圧をスィープ電圧発生器２で発生させること
により、外部から与えられるアナログ入力信号ＳINと上
記アナログのスィープ電圧Ｖａとが一致したときにおけ
る上記スィープデータの値Ｖｄを、上記アナログ入力信
号ＳINの大きさに対応したものとし、上記アナログ入力
信号ＳINをＡ／Ｄ変換処理したディジタル値として上記
スィープデータの値Ｖｄをそのまま用いることができる
ようにして、１つのアナログ入力信号をＡ／Ｄ変換処理
する回路については、コンパレータＣおよび上記スィー
プデータの値Ｖｄを取り込んで保持するラッチ回路Ｌを
設けるだけで構成できるようにする。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄコンバータに係わ
り、例えば、非常に多くの並列の画像信号を取り込むセ
ンサアレイのように、Ａ／Ｄ変換するアナログ信号の数
が多数あるために、全体としてはＡ／Ｄ変換処理する信
号の情報が多い場合に用いて好適なものである。
り、例えば、非常に多くの並列の画像信号を取り込むセ
ンサアレイのように、Ａ／Ｄ変換するアナログ信号の数
が多数あるために、全体としてはＡ／Ｄ変換処理する信
号の情報が多い場合に用いて好適なものである。
【０００２】
【従来の技術】周知の通り、例えば、温度、圧力、流量
などの物理量をディジタル機器により計測する場合や、
或いは上記物理量をコンピュータにより計算処理する場
合には、アナログ量をディジタル量に変換する必要があ
り、そのための変換回路として種々の方式のＡ／Ｄコン
バータが用いられている。
などの物理量をディジタル機器により計測する場合や、
或いは上記物理量をコンピュータにより計算処理する場
合には、アナログ量をディジタル量に変換する必要があ
り、そのための変換回路として種々の方式のＡ／Ｄコン
バータが用いられている。
【０００３】ところで、連続的に変化するアナログ量を
Ａ／Ｄコンバータによりディジタル化するためには、先
ず、標本化を行って信号を適当な時間間隔で取り出すよ
うにしている。次に、上記標本化を行って取り出した信
号を量子化し、適当に四捨五入するようにしている。
Ａ／Ｄコンバータによりディジタル化するためには、先
ず、標本化を行って信号を適当な時間間隔で取り出すよ
うにしている。次に、上記標本化を行って取り出した信
号を量子化し、適当に四捨五入するようにしている。
【０００４】ところで、Ａ／Ｄ変換する方式は、例えば
積分方式と比較方式とに大別される。上記積分方式とし
ては、Ｖ−Ｔ変換方式とＶ−Ｆ変換方式とが知られてい
る。また、比較方式としては帰還比較方式と無帰還比較
方式とが知られている。
積分方式と比較方式とに大別される。上記積分方式とし
ては、Ｖ−Ｔ変換方式とＶ−Ｆ変換方式とが知られてい
る。また、比較方式としては帰還比較方式と無帰還比較
方式とが知られている。
【０００５】上記Ｖ−Ｔ変換方式にはシングルスロープ
積分型や２重積分型等があり、Ｖ−Ｆ変換方式には電荷
平衡型やリセット型がある。そして、この方式の特徴と
しては低速、低消費電力、高精度であること等があげら
れる。
積分型や２重積分型等があり、Ｖ−Ｆ変換方式には電荷
平衡型やリセット型がある。そして、この方式の特徴と
しては低速、低消費電力、高精度であること等があげら
れる。
【０００６】また、上記帰還比較方式には逐次比較型、
追従比較型、計数型等があり、これらの型の特徴として
は中速、および比較的高精度であることなどがある。ま
た、上記無帰還比較方式には並列型、直並列型、縦続型
があり、これらの型の特徴としては高速であるが、精度
が低いこと等がある。
追従比較型、計数型等があり、これらの型の特徴として
は中速、および比較的高精度であることなどがある。ま
た、上記無帰還比較方式には並列型、直並列型、縦続型
があり、これらの型の特徴としては高速であるが、精度
が低いこと等がある。
【０００７】このように、従来より種々のＡ／Ｄコンバ
ータが知られているが、従来のＡ／Ｄコンバータの場合
には構成が複雑であり、したがって、回路を構成する場
合にかなり大きな設置面積が必要であった。このため、
例えば小型化および低コスト化を図るのに限界があっ
た。
ータが知られているが、従来のＡ／Ｄコンバータの場合
には構成が複雑であり、したがって、回路を構成する場
合にかなり大きな設置面積が必要であった。このため、
例えば小型化および低コスト化を図るのに限界があっ
た。
【０００８】また、最近は複数のアナログ入力を並列に
処理する並列型Ａ／Ｄコンバータの需要が多くなってき
た。このような場合に、アナログ入力に対応する数だけ
Ａ／Ｄコンバータを並列に接続して並列型Ａ／Ｄコンバ
ータを構成すると、回路規模が膨大なものとなってしま
う。したがって、このような構成にすると、例えば、１
チップ上に多数のＡ／Ｄコンバータを集積化することが
できなくなってしまう問題があった。
処理する並列型Ａ／Ｄコンバータの需要が多くなってき
た。このような場合に、アナログ入力に対応する数だけ
Ａ／Ｄコンバータを並列に接続して並列型Ａ／Ｄコンバ
ータを構成すると、回路規模が膨大なものとなってしま
う。したがって、このような構成にすると、例えば、１
チップ上に多数のＡ／Ｄコンバータを集積化することが
できなくなってしまう問題があった。
【０００９】このような問題を解決するために、図４に
示すように、１個のＡ／Ｄコンバータを設けただけで複
数のアナログ入力を並列に処理するようにした並列型Ａ
／Ｄコンバータが実現されるに至った。
示すように、１個のＡ／Ｄコンバータを設けただけで複
数のアナログ入力を並列に処理するようにした並列型Ａ
／Ｄコンバータが実現されるに至った。
【００１０】図４の並列型Ａ／Ｄコンバータ２０におい
て、複数のアナログ入力信号Ｓ１〜ＳＮは、サンプルホ
ールド回路Ｈ１〜ＨＮを介してマルチプレクサＭＰＸに
供給される。そして、上記マルチプレクサＭＰＸによっ
て選択された信号がＡ／Ｄコンバータ２０に供給される
ようになされている。
て、複数のアナログ入力信号Ｓ１〜ＳＮは、サンプルホ
ールド回路Ｈ１〜ＨＮを介してマルチプレクサＭＰＸに
供給される。そして、上記マルチプレクサＭＰＸによっ
て選択された信号がＡ／Ｄコンバータ２０に供給される
ようになされている。
【００１１】このような構成なので、図４の並列型Ａ／
Ｄコンバータ２０の場合は、上記マルチプレクサＭＰＸ
で順次選択することにより、Ａ／Ｄコンバータ２０を１
個設けただけのシンプルな構成にも関わらず多数のアナ
ログ入力信号をディジタル信号に変換することができ
る。
Ｄコンバータ２０の場合は、上記マルチプレクサＭＰＸ
で順次選択することにより、Ａ／Ｄコンバータ２０を１
個設けただけのシンプルな構成にも関わらず多数のアナ
ログ入力信号をディジタル信号に変換することができ
る。
【００１２】
【発明が解決しようとする課題】しかし、この場合はア
ナログ入力信号の処理を逐次的に行うので、入力信号の
数が増えると、上記Ａ／Ｄコンバータ２０に高速動作が
可能なものを用いても、Ａ／Ｄ変換のサイクルが長くな
ってしまう問題があった。
ナログ入力信号の処理を逐次的に行うので、入力信号の
数が増えると、上記Ａ／Ｄコンバータ２０に高速動作が
可能なものを用いても、Ａ／Ｄ変換のサイクルが長くな
ってしまう問題があった。
【００１３】また、入力信号の数が増えると、多数の信
号の変換のタイミングを合わせるために用いているサン
プルホールド回路ＨＩ〜ＨＮの保持時間が長くなってし
まい、誤差が発生してしまう問題もあった。本発明は上
述の問題点にかんがみ、Ａ／Ｄ変換処理を高速に行うこ
とが可能な回路を小規模な回路構成で実現できるように
することを目的とする。
号の変換のタイミングを合わせるために用いているサン
プルホールド回路ＨＩ〜ＨＮの保持時間が長くなってし
まい、誤差が発生してしまう問題もあった。本発明は上
述の問題点にかんがみ、Ａ／Ｄ変換処理を高速に行うこ
とが可能な回路を小規模な回路構成で実現できるように
することを目的とする。
【００１４】
【課題を解決するための手段】本発明のＡ／Ｄコンバー
タは、外部から与えられるアナログ入力信号を内部回路
に導入するために設けられたアナログ信号入力端子と、
上記アナログ信号入力端子を介して導入されるアナログ
入力信号が与えられる第１の入力端子、および比較用の
アナログ電圧が与えられる第２の入力端子を有し、上記
第１の入力端子および第２の入力端子に供給される信号
の大きさの一致を検出するコンパレータと、上記コンパ
レータの一致検出信号が与えられるトリガー入力端子、
およびディジタルデータが与えられるデータ入力端子を
有するラッチ回路と、動作開始後の時間経過に応じてデ
ータ量が変化するディジタルのスィープデータを発生さ
せるスィープデータ発生器と、上記スィープデータ発生
器から出力されるスィープデータの変化に対応してその
大きさが連続的に変化するアナログ電圧を発生させるス
ィープ電圧発生器とを具備し、上記コンパレータの第２
の入力端子には上記スィープ電圧発生器で発生させたス
ィープ電圧を供給するとともに、上記スィープデータ発
生器から出力されるスィープデータを上記ラッチ回路の
データ入力端子に供給し、上記コンパレータの第１の入
力端子に与えられるアナログ入力信号と上記第２の入力
端子に与えられるスィープ電圧とが一致したときに、上
記スィープデータ発生器から出力されているスィープデ
ータを上記ラッチ回路に取り込んで保持し、これを上記
アナログ入力信号をＡ／Ｄ変換した結果として出力する
ようにしている。
タは、外部から与えられるアナログ入力信号を内部回路
に導入するために設けられたアナログ信号入力端子と、
上記アナログ信号入力端子を介して導入されるアナログ
入力信号が与えられる第１の入力端子、および比較用の
アナログ電圧が与えられる第２の入力端子を有し、上記
第１の入力端子および第２の入力端子に供給される信号
の大きさの一致を検出するコンパレータと、上記コンパ
レータの一致検出信号が与えられるトリガー入力端子、
およびディジタルデータが与えられるデータ入力端子を
有するラッチ回路と、動作開始後の時間経過に応じてデ
ータ量が変化するディジタルのスィープデータを発生さ
せるスィープデータ発生器と、上記スィープデータ発生
器から出力されるスィープデータの変化に対応してその
大きさが連続的に変化するアナログ電圧を発生させるス
ィープ電圧発生器とを具備し、上記コンパレータの第２
の入力端子には上記スィープ電圧発生器で発生させたス
ィープ電圧を供給するとともに、上記スィープデータ発
生器から出力されるスィープデータを上記ラッチ回路の
データ入力端子に供給し、上記コンパレータの第１の入
力端子に与えられるアナログ入力信号と上記第２の入力
端子に与えられるスィープ電圧とが一致したときに、上
記スィープデータ発生器から出力されているスィープデ
ータを上記ラッチ回路に取り込んで保持し、これを上記
アナログ入力信号をＡ／Ｄ変換した結果として出力する
ようにしている。
【００１５】また、本発明の並列型Ａ／Ｄコンバータ
は、外部から与えられるアナログ入力信号を内部回路に
導入するために設けられた複数のアナログ信号入力端子
と、上記アナログ入力信号が与えられる第１の入力端
子、および比較用のアナログ電圧が与えられる第２の入
力端子を有し、上記第１の入力端子および上記第２の入
力端子にそれぞれ供給される信号の大きさの一致を検出
するコンパレータであって、上記複数のアナログ信号入
力端子に対応させて設けられている複数のコンパレータ
と、上記コンパレータから出力される一致検出信号が与
えられるトリガー入力端子、およびディジタルデータが
与えられるデータ入力端子を有するラッチ回路であっ
て、上記複数のコンパレータに対応させて設けられてい
る複数のラッチ回路と、動作開始後の時間経過に応じて
データ量が変化するディジタルのスィープデータを発生
させるスィープデータ発生器と、上記スィープデータ発
生器から出力されるスィープデータの変化に対応してそ
の大きさが連続的に変化するアナログ電圧を発生させる
スィープ電圧発生器とを具備し、上記複数のコンパレー
タの第２の入力端子には上記スィープ電圧発生器で発生
させたスィープ電圧を共通に供給するとともに、上記ス
ィープデータ発生器から出力されるスィープデータを上
記複数のラッチ回路のデータ入力端子に共通に供給し、
上記各コンパレータの第１の入力端子に与えられるアナ
ログ入力信号と上記第２の入力端子に与えられるスィー
プ電圧とが一致したときに、上記スィープデータ発生器
から出力されているスィープデータを上記各ラッチ回路
に取り込んで保持し、これを上記複数のアナログ入力信
号を並列にＡ／Ｄ変換した結果として上記各ラッチ回路
からそれぞれ並列に出力するようにしている。
は、外部から与えられるアナログ入力信号を内部回路に
導入するために設けられた複数のアナログ信号入力端子
と、上記アナログ入力信号が与えられる第１の入力端
子、および比較用のアナログ電圧が与えられる第２の入
力端子を有し、上記第１の入力端子および上記第２の入
力端子にそれぞれ供給される信号の大きさの一致を検出
するコンパレータであって、上記複数のアナログ信号入
力端子に対応させて設けられている複数のコンパレータ
と、上記コンパレータから出力される一致検出信号が与
えられるトリガー入力端子、およびディジタルデータが
与えられるデータ入力端子を有するラッチ回路であっ
て、上記複数のコンパレータに対応させて設けられてい
る複数のラッチ回路と、動作開始後の時間経過に応じて
データ量が変化するディジタルのスィープデータを発生
させるスィープデータ発生器と、上記スィープデータ発
生器から出力されるスィープデータの変化に対応してそ
の大きさが連続的に変化するアナログ電圧を発生させる
スィープ電圧発生器とを具備し、上記複数のコンパレー
タの第２の入力端子には上記スィープ電圧発生器で発生
させたスィープ電圧を共通に供給するとともに、上記ス
ィープデータ発生器から出力されるスィープデータを上
記複数のラッチ回路のデータ入力端子に共通に供給し、
上記各コンパレータの第１の入力端子に与えられるアナ
ログ入力信号と上記第２の入力端子に与えられるスィー
プ電圧とが一致したときに、上記スィープデータ発生器
から出力されているスィープデータを上記各ラッチ回路
に取り込んで保持し、これを上記複数のアナログ入力信
号を並列にＡ／Ｄ変換した結果として上記各ラッチ回路
からそれぞれ並列に出力するようにしている。
【００１６】
【作用】本発明のＡ／Ｄコンバータは、ディジタルのス
ィープデータの変化に対応させてアナログのスィープ電
圧を変化させることにより、アナログ入力信号と上記ア
ナログのスィープ電圧とが一致したときにおける上記ス
ィープデータの値が、上記アナログ入力信号の大きさに
対応したものとなるので、上記アナログ入力信号をＡ／
Ｄ変換処理した結果のディジタル値として上記スィープ
データの値をそのまま使用することが可能となり、スィ
ープデータ発生器およびスィープ電圧発生器の他には、
上記アナログ入力信号と上記アナログのスィープ電圧と
の一致検出を行うコンパレータ、および上記スィープデ
ータを取り込んで保持するラッチ回路を設けるだけで、
アナログ入力信号をＡ／Ｄ変換処理することができる回
路を構成することが可能となる。
ィープデータの変化に対応させてアナログのスィープ電
圧を変化させることにより、アナログ入力信号と上記ア
ナログのスィープ電圧とが一致したときにおける上記ス
ィープデータの値が、上記アナログ入力信号の大きさに
対応したものとなるので、上記アナログ入力信号をＡ／
Ｄ変換処理した結果のディジタル値として上記スィープ
データの値をそのまま使用することが可能となり、スィ
ープデータ発生器およびスィープ電圧発生器の他には、
上記アナログ入力信号と上記アナログのスィープ電圧と
の一致検出を行うコンパレータ、および上記スィープデ
ータを取り込んで保持するラッチ回路を設けるだけで、
アナログ入力信号をＡ／Ｄ変換処理することができる回
路を構成することが可能となる。
【００１７】
【実施例】以下、本発明のＤ／Ａコンバータの一実施例
を添付図面を参照して説明する。図１に示すように、本
実施例のＤ／Ａコンバータはディジタルのスィープデー
タ発生器１、アナログのスィープ電圧発生器２、コンパ
レータＣ、ラッチ回路Ｌによって構成されている。
を添付図面を参照して説明する。図１に示すように、本
実施例のＤ／Ａコンバータはディジタルのスィープデー
タ発生器１、アナログのスィープ電圧発生器２、コンパ
レータＣ、ラッチ回路Ｌによって構成されている。
【００１８】コンパレータＣは、第１の入力端子Ｃａお
よび第２の入力端子Ｃｂを有しており、第１の入力端子
Ｃａと外部入力端子ＴINとが接続されていて、ここにア
ナログ入力信号ＳIN供給される。
よび第２の入力端子Ｃｂを有しており、第１の入力端子
Ｃａと外部入力端子ＴINとが接続されていて、ここにア
ナログ入力信号ＳIN供給される。
【００１９】また、第２の入力端子Ｃｂとスィープ電圧
発生器２の出力端とが接続されていて、スィープ電圧発
生器２から出力されるアナログのスィープ電圧Ｖａが第
２の入力端子Ｃｂに供給される。
発生器２の出力端とが接続されていて、スィープ電圧発
生器２から出力されるアナログのスィープ電圧Ｖａが第
２の入力端子Ｃｂに供給される。
【００２０】スィープ電圧発生器２から出力されるアナ
ログのスィープ電圧Ｖａは、スィープデータ発生器１か
ら出力されるディジタルのスィープデータＶｄに同期し
て出力されるものであり、本実施例においてはディジタ
ルスィープデータＶｄをＤ／Ａ変換してアナログスィー
プ電圧Ｖａを生成するようにしている。
ログのスィープ電圧Ｖａは、スィープデータ発生器１か
ら出力されるディジタルのスィープデータＶｄに同期し
て出力されるものであり、本実施例においてはディジタ
ルスィープデータＶｄをＤ／Ａ変換してアナログスィー
プ電圧Ｖａを生成するようにしている。
【００２１】ここで、ディジタルスィープデータ発生器
１は、例えば、カウンタ回路で構成することができる。
そして、カウンタ回路で構成した場合には、目的とする
Ａ／Ｄ変換の分解能に相当するカウンターの段数と、変
換速度とを満たすクロック信号の周波数とを選択するよ
うにしている。
１は、例えば、カウンタ回路で構成することができる。
そして、カウンタ回路で構成した場合には、目的とする
Ａ／Ｄ変換の分解能に相当するカウンターの段数と、変
換速度とを満たすクロック信号の周波数とを選択するよ
うにしている。
【００２２】例えば、８ビットの分解能で、変換速度を
１ｍｓｅｃとすると、８段のバイナリーカウンタで、１
／２8 ＝３．９１μｓｅｃ以下の同期のクロック信号を
カウントすることで実現できる。
１ｍｓｅｃとすると、８段のバイナリーカウンタで、１
／２8 ＝３．９１μｓｅｃ以下の同期のクロック信号を
カウントすることで実現できる。
【００２３】また、スィープ電圧発生器２は、上述した
ようにスィープデータ発生器１から出力されるディジタ
ルのスィープデータＶｄをＤ／Ａ変換するＤ／Ａ変換器
で構成したり、或いはスィープデータ発生器１の出力サ
イクルに同期を取った鋸歯発振器で構成することができ
る。なお、アナログスィープ電圧発生器２の出力範囲
は、Ａ／Ｄ変換を行うアナログ入力信号のダイナミック
レンジをカバーするようにする。
ようにスィープデータ発生器１から出力されるディジタ
ルのスィープデータＶｄをＤ／Ａ変換するＤ／Ａ変換器
で構成したり、或いはスィープデータ発生器１の出力サ
イクルに同期を取った鋸歯発振器で構成することができ
る。なお、アナログスィープ電圧発生器２の出力範囲
は、Ａ／Ｄ変換を行うアナログ入力信号のダイナミック
レンジをカバーするようにする。
【００２４】本実施例のＡ／Ｄコンバータは、以上説明
したような構成となっているので、アナログ入力信号Ｓ
INとアナログスィープ電圧ＶａとをコンパレータＣにお
いて比較する。
したような構成となっているので、アナログ入力信号Ｓ
INとアナログスィープ電圧ＶａとをコンパレータＣにお
いて比較する。
【００２５】すなわち、図２に示したようにアナログ入
力信号ＳINのレベルとアナログスィープ電圧Ｖａとの大
小関係を比較し、両者が一致したときに一致検出信号Ｖ
ｃをラッチ回路Ｌのトリガー入力端子Ｌａに出力する。
力信号ＳINのレベルとアナログスィープ電圧Ｖａとの大
小関係を比較し、両者が一致したときに一致検出信号Ｖ
ｃをラッチ回路Ｌのトリガー入力端子Ｌａに出力する。
【００２６】ラッチ回路Ｌのデータ入力端子Ｌｂには、
ディジタルのスィープデータＶｄがスィープデータ発生
器１から供給されており、一致検出信号Ｖｃが与えられ
た時点のスィープデータＶｄがラッチ回路Ｌに取り込ま
れてラッチされる。
ディジタルのスィープデータＶｄがスィープデータ発生
器１から供給されており、一致検出信号Ｖｃが与えられ
た時点のスィープデータＶｄがラッチ回路Ｌに取り込ま
れてラッチされる。
【００２７】ラッチ回路Ｌにおいてラッチされるスィー
プデータＶｄは、図２における時点ｔ0 〜ｔ1 の時間経
過に相当するデータである。したがって、ラッチ回路Ｌ
にラッチされるディジタルデータは、アナログ入力信号
ＳINの値が小さいときには小さくなる。その反対に、上
記アナログ入力信号ＳINの値が大きいときには大きな値
となり、これがアナログ入力信号ＳINをＡ／Ｄ変換した
結果として出力端子ＯＵＴから出力される。
プデータＶｄは、図２における時点ｔ0 〜ｔ1 の時間経
過に相当するデータである。したがって、ラッチ回路Ｌ
にラッチされるディジタルデータは、アナログ入力信号
ＳINの値が小さいときには小さくなる。その反対に、上
記アナログ入力信号ＳINの値が大きいときには大きな値
となり、これがアナログ入力信号ＳINをＡ／Ｄ変換した
結果として出力端子ＯＵＴから出力される。
【００２８】次に、図３に従って本発明の第２の実施例
を説明する。図３の場合は、上述したＡ／Ｄコンバータ
を用い、ｎ個のアナログ入力信号Ｓ１〜ＳＮ並列にＡ／
Ｄ変換処理する並列型Ａ／Ｄコンバータを構成した例を
示している。
を説明する。図３の場合は、上述したＡ／Ｄコンバータ
を用い、ｎ個のアナログ入力信号Ｓ１〜ＳＮ並列にＡ／
Ｄ変換処理する並列型Ａ／Ｄコンバータを構成した例を
示している。
【００２９】すなわち、この並列型Ａ／Ｄコンバータ
は、複数のアナログ入力信号Ｓ１〜ＳＮを入力するため
にＮ個の入力端子Ｔ１〜ＴＮが設けられている。そし
て、各入力端子Ｔ１〜ＴＮに対応してＮ個のコンパレー
タＣ１〜ＣＮが設けられており、各コンパレータＣの第
１の入力端子Ｃａと入力端子Ｔとがそれぞれ接続されて
いる。
は、複数のアナログ入力信号Ｓ１〜ＳＮを入力するため
にＮ個の入力端子Ｔ１〜ＴＮが設けられている。そし
て、各入力端子Ｔ１〜ＴＮに対応してＮ個のコンパレー
タＣ１〜ＣＮが設けられており、各コンパレータＣの第
１の入力端子Ｃａと入力端子Ｔとがそれぞれ接続されて
いる。
【００３０】これらの複数のコンパレータＣ１〜ＣＮに
対応して複数のラッチ回路Ｌ１〜ＬＮが設けられてお
り、各ラッチ回路Ｌ１〜ＬＮのトリガー入力端子Ｌａと
各コンパレータＣ１〜ＣＮの出力端とが接続されてい
る。
対応して複数のラッチ回路Ｌ１〜ＬＮが設けられてお
り、各ラッチ回路Ｌ１〜ＬＮのトリガー入力端子Ｌａと
各コンパレータＣ１〜ＣＮの出力端とが接続されてい
る。
【００３１】また、各ラッチ回路Ｌ１〜ＬＮに対応して
複数の出力端子ＯＵＴ１〜ＯＵＴＮが設けられており、
各ラッチ回路Ｌ１〜ＬＮの出力端と各出力端子ＯＵＴ１
〜ＯＵＴＮとがそれぞれ接続されている。
複数の出力端子ＯＵＴ１〜ＯＵＴＮが設けられており、
各ラッチ回路Ｌ１〜ＬＮの出力端と各出力端子ＯＵＴ１
〜ＯＵＴＮとがそれぞれ接続されている。
【００３２】そして、各コンパレータＣ１〜ＣＮにおい
て、第１の入力端子Ｃａには各入力端子Ｔ１〜ＴＮから
アナログ入力信号Ｓ１〜ＳＮがそれぞれ供給される。ま
た、第２の入力端子Ｃｂにはスィープ電圧発生器２から
アナログのスィープ電圧Ｖａがそれぞれ共通に供給され
るようになされている。
て、第１の入力端子Ｃａには各入力端子Ｔ１〜ＴＮから
アナログ入力信号Ｓ１〜ＳＮがそれぞれ供給される。ま
た、第２の入力端子Ｃｂにはスィープ電圧発生器２から
アナログのスィープ電圧Ｖａがそれぞれ共通に供給され
るようになされている。
【００３３】一方、各ラッチ回路Ｌ１〜ＬＮのデータ入
力端子Ｌｂには、スィープデータ発生器１からディジタ
ルのスィープデータＶｄがそれぞれ共通に供給されるよ
うになされている。これにより、複数の入力端子Ｔ１〜
ＴＮにそれぞれ入力されるアナログ入力信号Ｓ１〜ＳＮ
は、コンパレータＣとラッチ回路Ｌとにより構成される
回路でもって並列にＡ／Ｄ変換処理されることになる。
力端子Ｌｂには、スィープデータ発生器１からディジタ
ルのスィープデータＶｄがそれぞれ共通に供給されるよ
うになされている。これにより、複数の入力端子Ｔ１〜
ＴＮにそれぞれ入力されるアナログ入力信号Ｓ１〜ＳＮ
は、コンパレータＣとラッチ回路Ｌとにより構成される
回路でもって並列にＡ／Ｄ変換処理されることになる。
【００３４】以上説明したように、この第２の実施例に
よる並列型Ａ／Ｄコンバータでは多数のアナログ入力信
号Ｓ１〜ＳＮを同時にＡ／Ｄ変換することができるの
で、高速の処理が可能である。また、同時に入力される
アナログ信号をそのまま取り込むことができ、余分な直
列化手段が不要である。
よる並列型Ａ／Ｄコンバータでは多数のアナログ入力信
号Ｓ１〜ＳＮを同時にＡ／Ｄ変換することができるの
で、高速の処理が可能である。また、同時に入力される
アナログ信号をそのまま取り込むことができ、余分な直
列化手段が不要である。
【００３５】また、Ａ／Ｄ変換した後でディジタルデー
タ出力を並列に読み出すことができるので、後段の回路
で並列処理する場合には、読み出したデータを直接入力
することができ、余分な回路が不要であるとともに、高
速処理が可能となる。
タ出力を並列に読み出すことができるので、後段の回路
で並列処理する場合には、読み出したデータを直接入力
することができ、余分な回路が不要であるとともに、高
速処理が可能となる。
【００３６】さらに、Ａ／Ｄ変換を行うための回路とし
て、各入力信号毎にはコンパレータＣとラッチ回路Ｌし
か必要としないので、小さな回路規模で多数の入力信号
を同時に並列処理することができる。したがって、集積
回路化において非常に多くのアナログ信号をＡ／Ｄ変換
する場合でも、チップサイズを小さくすることができ
る。また、消費電力を下げられる利点も得られる。
て、各入力信号毎にはコンパレータＣとラッチ回路Ｌし
か必要としないので、小さな回路規模で多数の入力信号
を同時に並列処理することができる。したがって、集積
回路化において非常に多くのアナログ信号をＡ／Ｄ変換
する場合でも、チップサイズを小さくすることができ
る。また、消費電力を下げられる利点も得られる。
【００３７】そしてまた、センサアレイやプロセッサア
レイと１対１に結合したものを１つのＬＳＩチップの中
に実現することも可能となり、例えば、視覚センサ装置
のＬＳＩを実現する際に、グレイスケールの画像信号を
超高速に処理することを可能にする。
レイと１対１に結合したものを１つのＬＳＩチップの中
に実現することも可能となり、例えば、視覚センサ装置
のＬＳＩを実現する際に、グレイスケールの画像信号を
超高速に処理することを可能にする。
【００３８】
【発明の効果】本発明は上述したように、ディジタルの
スィープデータの変化に対応させてアナログのスィープ
電圧を変化させることにより、Ａ／Ｄ変換処理するアナ
ログ入力信号と上記アナログのスィープ電圧とが一致し
たときにおける上記スィープデータの値を、上記アナロ
グ入力信号をＡ／Ｄ変換処理したディジタル値としてそ
のまま用いることが可能となり、Ａ／Ｄ変換処理を高速
に行うことが可能な回路を、コンパレータ、ラッチ回
路、ディジタルのスィープデータ発生器およびアナログ
のスィープ電圧発生器を設けただけの簡単で小規模な回
路構成で実現することができる。
スィープデータの変化に対応させてアナログのスィープ
電圧を変化させることにより、Ａ／Ｄ変換処理するアナ
ログ入力信号と上記アナログのスィープ電圧とが一致し
たときにおける上記スィープデータの値を、上記アナロ
グ入力信号をＡ／Ｄ変換処理したディジタル値としてそ
のまま用いることが可能となり、Ａ／Ｄ変換処理を高速
に行うことが可能な回路を、コンパレータ、ラッチ回
路、ディジタルのスィープデータ発生器およびアナログ
のスィープ電圧発生器を設けただけの簡単で小規模な回
路構成で実現することができる。
【００３９】また、Ａ／Ｄ変換処理する回路としては、
１つのアナログ入力信号についてコンパレータとラッチ
回路とをそれぞれ設けるだけでよいので、多数のアナロ
グ入力信号を同時にＡ／Ｄ変換処理する回路を構成する
場合でも回路規模を小さくすることができ、製造コスト
が安価であるとともに高速処理が可能な並列型Ａ／Ｄコ
ンバータを実現することができる。
１つのアナログ入力信号についてコンパレータとラッチ
回路とをそれぞれ設けるだけでよいので、多数のアナロ
グ入力信号を同時にＡ／Ｄ変換処理する回路を構成する
場合でも回路規模を小さくすることができ、製造コスト
が安価であるとともに高速処理が可能な並列型Ａ／Ｄコ
ンバータを実現することができる。
【図１】本発明のＡ／Ｄコンバータの一実施例を示すブ
ロック図である。
ロック図である。
【図２】アナログ入力信号とアナログのスィープ電圧と
の関係を示す特性図である。
の関係を示す特性図である。
【図３】本発明の第２の実施例を示し、並列型Ａ／Ｄコ
ンバータの一実施例を示すブロック図である。
ンバータの一実施例を示すブロック図である。
【図４】従来の並列型Ａ／Ｄコンバータの一例を示すブ
ロック図である。
ロック図である。
１ スィープデータ発生器 ２ スィープ電圧発生器 Ｃ コンパレータ Ｃａ 第１の入力端子 Ｃｂ 第２の入力端子 Ｌ ラッチ回路 Ｌａ トリガー入力端子 Ｌｂ データ入力端子 Ｔ 外部入力端子 ＳIN アナログ入力信号 Ｖａ スィープ電圧 Ｖｄ スィープデータ Ｖｃ 一致検出信号
Claims (2)
- 【請求項１】 外部から与えられるアナログ入力信号を
内部回路に導入するために設けられたアナログ信号入力
端子と、 上記アナログ信号入力端子を介して導入されるアナログ
入力信号が与えられる第１の入力端子、および比較用の
アナログ電圧が与えられる第２の入力端子を有し、上記
第１の入力端子および第２の入力端子に供給される信号
の大きさの一致を検出するコンパレータと、 上記コンパレータの一致検出信号が与えられるトリガー
入力端子、およびディジタルデータが与えられるデータ
入力端子を有するラッチ回路と、 動作開始後の時間経過に応じてデータ量が変化するディ
ジタルのスィープデータを発生させるスィープデータ発
生器と、 上記スィープデータ発生器から出力されるスィープデー
タの変化に対応してその大きさが連続的に変化するアナ
ログ電圧を発生させるスィープ電圧発生器とを具備し、 上記スィープ電圧発生器で発生させたスィープ電圧を上
記コンパレータの第２の入力端子に供給するとともに、
上記スィープデータ発生器から出力されるスィープデー
タを上記ラッチ回路のデータ入力端子に供給し、 上記コンパレータの第１の入力端子に与えられるアナロ
グ入力信号と上記第２の入力端子に与えられるスィープ
電圧とが一致したときに、上記スィープデータ発生器か
ら出力されているスィープデータを上記ラッチ回路に取
り込んで保持し、これを上記アナログ入力信号をＡ／Ｄ
変換した結果として出力するようにしたことを特徴とす
るＡ／Ｄコンバータ。 - 【請求項２】 外部から与えられるアナログ入力信号を
内部回路に導入するために設けられた複数のアナログ信
号入力端子と、 上記アナログ入力信号が与えられる第１の入力端子、お
よび比較用のアナログ電圧が与えられる第２の入力端子
を有し、上記第１の入力端子および上記第２の入力端子
にそれぞれ供給される信号の大きさの一致を検出するコ
ンパレータであって、上記複数のアナログ信号入力端子
に対応させて設けられている複数のコンパレータと、 上記コンパレータから出力される一致検出信号が与えら
れるトリガー入力端子、およびディジタルデータが与え
られるデータ入力端子を有するラッチ回路であって、上
記複数のコンパレータに対応させて設けられている複数
のラッチ回路と、 動作開始後の時間経過に応じてデータ量が変化するディ
ジタルのスィープデータを発生させるスィープデータ発
生器と、 上記スィープデータ発生器から出力されるスィープデー
タの変化に対応してその大きさが連続的に変化するアナ
ログ電圧を発生させるスィープ電圧発生器とを具備し、 上記複数のコンパレータの第２の入力端子には上記スィ
ープ電圧発生器で発生させたスィープ電圧を共通に供給
するとともに、上記スィープデータ発生器から出力され
るスィープデータを上記複数のラッチ回路のデータ入力
端子に共通に供給し、 上記各コンパレータの第１の入力端子に与えられるアナ
ログ入力信号と上記第２の入力端子に与えられるスィー
プ電圧とが一致したときに、上記スィープデータ発生器
から出力されているスィープデータを上記各ラッチ回路
に取り込んで保持し、これを上記複数のアナログ入力信
号を並列にＡ／Ｄ変換した結果として上記各ラッチ回路
からそれぞれ並列に出力するようにしたことを特徴とす
る並列型Ａ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25241393A JPH0786936A (ja) | 1993-09-14 | 1993-09-14 | Ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25241393A JPH0786936A (ja) | 1993-09-14 | 1993-09-14 | Ａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786936A true JPH0786936A (ja) | 1995-03-31 |
Family
ID=17237007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25241393A Withdrawn JPH0786936A (ja) | 1993-09-14 | 1993-09-14 | Ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786936A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190019904A (ko) | 2016-06-17 | 2019-02-27 | 소니 주식회사 | 화상 처리 장치, 및 촬상 장치, 및 화상 처리 시스템 |
-
1993
- 1993-09-14 JP JP25241393A patent/JPH0786936A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190019904A (ko) | 2016-06-17 | 2019-02-27 | 소니 주식회사 | 화상 처리 장치, 및 촬상 장치, 및 화상 처리 시스템 |
| US11202046B2 (en) | 2016-06-17 | 2021-12-14 | Sony Corporation | Image processor, imaging device, and image processing system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |