JPH0785499B2 - 同時ボンディング作業に適した集積回路リ−ドフレ−ム - Google Patents

同時ボンディング作業に適した集積回路リ−ドフレ−ム

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JPH0785499B2
JPH0785499B2 JP60501511A JP50151185A JPH0785499B2 JP H0785499 B2 JPH0785499 B2 JP H0785499B2 JP 60501511 A JP60501511 A JP 60501511A JP 50151185 A JP50151185 A JP 50151185A JP H0785499 B2 JPH0785499 B2 JP H0785499B2
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Description

【発明の詳細な説明】 技術分野 本発明は集積回路へのリードの取付けに係る。
背景技術 時には“バック−エンド”と呼ばれる集積回路の組立作
業は、数百個又はそれ以上の集積回路チップを含んでい
るシリコンウェーハを受入れる工程と、作動するか否か
を判定するためチップを検査する工程と、チップを切断
する工程と、リードフレームにチップを取付ける工程
と、リードにワイヤを一回に一つずつボンディングする
工程と、デバイスを保護するためプラスティック内へ複
合体をカプセル封じする工程と、最終形状にリードフレ
ームの外側部分を切断し且つボンディングする工程とか
ら成っている。
チップにワイヤを取付けるための標準的な方法はワイヤ
ボンディングによる方法であり、この方法では金又はア
ルミニウム合金のワイヤが、ボンドが形成されるまでチ
ップ上のパッドに(高められた温度及び(又は)超音波
エネルギーの存在下に)非常に強く押付けられる。一回
に一つのワイヤのボンディングが行われる。この方法は
多くの労働力及び高価な材料を用いる。自動化されたワ
イヤボンディング機械が知られているが、それらは本質
的な限界を有する。想像され得る最も速い機械によって
も、16ピン・チップに対して1時間あたり近似的に2,00
0ユニットを限界とする因子が存在する。ワイヤボンデ
ィング法では、ワイヤボンドが形成される位置にチップ
を保つべくパッケージ又はリードフレームにチップを取
付ける必要もある。また、この過程のリードは、チップ
とリードとの間の熱膨張の整合を正しく行い得るように
膨張を制御された高価な合金から成っていなければなら
ず、又は高価な特殊接着剤が熱的不整合を補正するべく
用いられなければならない。また、リードは、ボンディ
ングワイヤがリードへの信頼性のある接続を形成し得る
ように金、銀又は他の高価な金属でめっきされていなけ
ればならない。
同時リードはんだ付けのための一つの公知の方法はIBM
により開発された“フリップ・チップ”法であり、この
方法でははんだの塊がチップの上に置かれ、またチップ
がリードに取付けられているセラミックス基板にはんだ
付けされる。このIBMの方法はチップの頂の上にリード
の層を有していない。
発明の開示 本発明は、半導体チップに対し電気的接続を行う複数個
のリードを含むリードアレーに於て、各リードの先端部
は微細な半導体チップ上の各所定の位置に対応すべく相
互に微小間隔にて密集した状態に配置されるのに対し各
リードの支持部は先端部より隔たるにつれて先端部に於
けるよりは互いに隔たる方向に拡散されるので、各リー
ドに於ける支持部と先端部の間の直線距離が相互に異な
り、それに起因して複数個のリードを有するリードアレ
ーが各リードの先端を半導体チップに対し押付けられる
状態にもたらされたとき、各リードの先端部が半導体チ
ップに押し当てられる接触圧に差異が生ずることに着目
し、そのようなリード毎の半導体チップに対する接触圧
の差異をなくし、リードアレーと半導体チップとの間の
接触状態を均一化するよう改良されたリードアレーを提
供するものである。
図面の簡単な説明 第1図は本発明の工程の流れを示す。
第2図は第1図中の工程を一層詳細に示す。
第3A図及び第3B図は本発明で用いられるチップの種々の
形態を示す。
第4A図及び第4B図は接触パッドの種々のアレーを有する
チップを示す。
第5図はリードフレームの一部分を示す。
第6図は本発明で使用するのに適した集積回路の断面を
示す。
第7図はボンディング工程の間にリードフレーム及びダ
イを保持するのに用いられる保持器を示す。
第8A図ないし第8C図は16ピン集積回路に適したリードフ
レーム設計を示す。
第9A図及び第9B図はリードフレームに対するグリッパ機
構を示す。
第10A図及び第10B図は指定されたインピーダンスを有す
る代替的なリードフレームを示す。
第11図は第10図のリードフレームの一部分を示す。
第12図はリードフレームとダイとの間のボンドに対する
簡単化された光学的検査装置を示す。
発明を実施例するための最良の形態 本発明は、集積回路の組立及び検査のためのシステムの
他の構成要素と共に開発された。このシステムの他の特
徴は、本願と同一日付で出願され本願の譲受人と同一の
譲受人に譲渡された特許願の対象である。システム中で
の本発明の位置付けを明らかにするため、システム全体
の説明が本明細書に含まれている。
バック・エンド組立に用いられる工程の全体的なフロー
チャートが第1図に示されている。第1図に概括的に示
されている多数の工程、検査及び他のデータを記憶する
ための計算機と通信して、また時にはそれにより制御さ
れてさまざまな異なる機械により実行される。
参照符号Iを付されているボックスにより表されている
第一の主要な工程では、“フロント・エンド”又は“バ
ック・エンド”の部分であってよいプロセスが、すべて
通常の工程(バッシベーションなどを含む)で完成され
たウェーハをインプットとして受入れ、またチップ回路
を保護し且つそれらを誘導体の頂面を運ばれる信号から
電気的に絶縁するのに十分な厚みを有する誘電体の層を
被覆する。
前もってのチップの上の接触パッドから誘電体の頂の上
の接触パッドの標準的アレーへ延びている金属リードの
パターンが形成される。標準的アレーは、チップ・ダイ
の寸法にかかわらず、同一の数のピンを有するすべての
チップに対して同一である。
ウェーハは次いで主要工程IIで探針検査され、探針検査
の結果は電気的に、例えば計算機内に記憶される。不良
チップに対する通常のインク−ドット・マーキングシス
テムは用いられない。
ウェーハは次いで、その後の工程で種々の取付具内に自
動的挿入及び方向決めを可能にする形状のフレーム保持
器内の接着膜の上に接着により取付けられ、またウェー
ハの全厚みを通じて切断する自動的ソーイング工程(工
程III)で切断される。
良品のダイスは次いで、回路側を下側にして載せる専用
搬送台のなかへダイを選択的に突き下げるべくテープを
上から押す自動的シーケンス(工程IV)でウェーハから
取除かれる。能動回路は標準的パッド誘電体及び標準的
パッドにより保護されているので、上記の工程で問題は
生じない。ウェーハ及び押抜き装置は、ダイスを搬送台
のなかの正しい位置に置くべき計算機制御のもとに動か
される。
ダイスは、180゜だけ二搬送台“サンドイッチ”を回転
させる反転操作と同時に雌雄結合搬送台に移され、こう
して第二の搬送台に載るダイスは頂側に接触部を有す
る。ダイスの組は好都合な数、例えば14個のダイスを保
持するボンディング取付具に移される。ローディングが
完了すると、取付具内のダイスの間隔を整合するリード
フレームがはんだ付け取付具内のダイスの上に置かれ、
また上側ボンディング取付具がボンディング工程の間に
リードとパッドとの間の接触を維持するべく追加され
る。
ボンディング取付具ははんだを溶融させて中間接続を形
成するべく加熱される(工程V)。
ダイスを取付けられたリードフレームは、リードフレー
ムへの中間接続と一緒にダイをカプセル封じするトラン
スファ又は射出成形機のなかに置かれる(工程VI)。
モールドされたデバイスのストリップは次いで通常の仕
方でトリムされ且つ成形される(工程VII)。
第1図には、以上に列挙した工程を実行する機械と制御
計算機との間のデータ通信が示されている。大抵のデー
タ通信過程はオプショナルである。データ通信過程は確
かにオペレータ制御のもとに行われてよく、またデータ
は手書きされてよい。データが自動的に記憶され、また
以前の過程からのデータが誤りなしに再呼出しされるこ
との利益は当業者に明らかであろう。
本発明の種々の過程は以下の説明と、本願と同一日付で
出願され本願の譲受人と同一の譲受人に譲渡された特許
出願の明細書とに一層詳細に示されている。
第2図には第1図中の工程が一層詳細に示されており、
また材料及びデータの流れが示されている。この図に
は、材料をコンテナ内にロードし、またコンテナを他の
位置へ動かす過程が線で示されており、また計算機又は
他の記憶装置への又はそれからのデータの流れが二重矢
印で示されている。作業工程への三つのインプットはウ
ェーハ、リードフレーム及びカプセル封じ用のプラステ
ィックである。二つの再循環ループはそれぞれ、ソーイ
ング及び選択工程の間にウェーハを支えるのに用いられ
るフレームと、ボンディング工程の間にリードフレーム
セグメントと整列してダイスの組を維持するのに用いら
れる位置決め取付具とを含んでいる。
標準的接触パッド 第一の主要工程に戻って、例示されている誘電体層は6
μmの厚みで被覆され260℃以上の温度で硬化されたデ
ュポン2525のようなポリイミドである。溶融ガラス又は
他の頂層への接着を改善するためポリイミドの下に窒化
物又は他の層が存在してよい。通常の方法により集積回
路内に予め形成されている電気的接触パッドは、誘電体
の頂の上に液体もしくはテープの形態のホトレジストを
被覆し、それを通じて通常の仕方で回路内の金属接触パ
ッドへの通路を腐食除去することにより露出される。
“バイア(via)”が、誘電体の表面が到達されるまで
金属又は他の誘電体で接触孔を満たすことにより形成さ
れる。ホトレジストが剥がされ、また金属の層が任意の
方法、例えばスパッタリングによりポリイミドの表面に
被覆される。一例では、ポリイミドがバック・スパッタ
され、その後に600Åの10%チタン+90%タングステン
とそれに続く1000Åの銅及びチタン−タングステン混合
物とがスパッタされ、同時に続いて典型的に3μmの銅
がスパッタされた。ホトレジストの第二の層が金属層内
に金属リードの組を郭定するパターンで被覆される。リ
ードは、誘電体を貫通するバイアから、同一数のリード
を有するチップのすべてに対して同一のパッド接触部の
標準的パッドアレーを有するチップの中心の領域へ到達
する。例えば、16ピン・チップは、それがメモリであろ
うと任意の他の論理デバイスであろうと、0.126″×0.1
26″(0.32cm×0.32cm)の寸法を有する標準的構造内で
約0.016″×0.016″(0.041cm×0.041cm)の寸法の同一
の標準的パッドアレーを有する。標準的パッドアレー
は、そのリードフレームと共に使用されるべき最小のチ
ップにうまく嵌まるような寸法にされる。本発明のオプ
ショナル・バージョンは或る特定の目的に対して配置さ
れているパッドアレーを用いる。
金属の露出された領域は、90%のスズ及び10%の鉛の混
合物を用いる通常の電解めっき工程で鉛及びスズの標準
的混合物から成るはんだでめっきされる。ホトレジスト
が剥がされ、また金属層のめっきされた領域が、金属層
の残余の望ましくない領域が過酸化水素プラス水酸化ア
ンモニウムとそれに続く過酸化水素の、はんだを侵食し
ない浴のなかで腐食除去される次の工程でエッチング・
マスクとして用いられる。
いま第3A図に示されている形態のチップ300が残留して
おり、その中でダイ310はポリイミドの厚い層320と、チ
ップの外側の接触領域330から標準的パッドアレー340へ
通ずる金属線326の回路網とを有する。金属線326は以前
に用いられたワイヤにくらべて低いインダクタンス、大
きい熱伝導率及び大きい強度を有する。
第3A図に示されている例では、第一の接触部とポリイミ
ド層を通るバイアとはすべてチップの周縁に形成されて
いる。この図は、接触領域がチップの周縁に位置してい
なければならない以前のワイヤボンディング法に対して
レイアウト設計がなされているチップを示す。以前の設
計を継続する利点は、新規のレイアウトの費用の節減と
ならんで、追加キャパシティが必要とされる時に従来の
ワイヤボンディング工程を使用し得ることである。しか
し、そのためには、標準的パッド工程に対する追加的な
誘電体及び金属化が使用されないことを必要とする。
第3B図に示されているように、本発明を使用して、任意
の好都合な位置に於て誘電体を通る接触領域を置くこと
も可能である。これらのリードに対するバイアは、公知
の場合のように縁を除外することなく、チップ表面上の
種々の位置で出発するものとして示されている。リード
348は標準的パッドアレー内に配置されているバイアを
接続するものとして示されている。リード343は、ポリ
イミドの下に横たわるチップのパッシベーション層の頂
の上に置かれている(図面には示されていない)ブリッ
ジを通じてバイア−セクション344に接続されている。
このことは、リードの道筋及び構成要素の配置を決める
上での自由度が本発明により追加されることを示す。
バイア305は第3A図中の切欠かれた部分に、リード326の
一つの端に於ける下側接触領域304から上側接触領域306
へ延びているものとして示されている。現在実用されて
いる下側接触パッドは典型的に4mil×4mil(0.01cm×0.
01cm)である。このような大きな面積で接触させること
により、バイアの形成及び配置ならびにリード326の配
置に対する整列許容差は典型的に±2milないし3mil(0.
005cmないし0.008cm)であり、従来のワイヤボンディン
グで用いられている精密工程でのリード接続に対する±
0.5milないし1mil(0.0013cmないし0.0025cm)の典型的
な許容差よりもはるかに大きい。
バイアを形成し且つリードを置く工程は、もし好都合で
あれば、ホトリトグラフィ用の標準的機械を用いてフロ
ント−エンド作業で実行されてよい。これらの金属リー
ドを置く際の位置整列に関する必要条件は通常のフロン
ト−エンド作業よりもはるかに厳密でなくてよいので、
誘電体及び頂リードのパターンを形成するのにスクリー
ン印刷のような厚膜技術を用いることが好ましい。典型
的に、厚膜技術による費用は精密技術による費用の1/4
ないし1/2ですむ。
第3図のポリイミド層320は、もしそのすぐ下の酸化物
の層に直接に取付けられるならば、高い信頼性をもって
接着しないことが見出されている。ダイの一部分の断面
図が第6図に示されている。この図で基板6−100はシ
リコン基板であり、また開口6−200は隣接ダイスを隔
てる“ストリート”である。ストリートの幅は、0.001
インチ(0.0025cm)の幅を有するダイアモンド・ソーに
より実行される分離工程でソー・カーフに対する空間を
許すべく典型的に100μmである。
接触パッド6−05はその上に郭定された一連の開口を有
するものとして示されている。典型的にアルミニウムで
あり回路の残部に金属化ストリップ(図示せず)により
接続されているパッド6−05は、SiO2プラス燐及び他の
添加物の通常の組成と1μmの厚みとを有する酸化物6
−10により包囲されている。酸化物6−10は頂面6−15
を有し、その上に先ずポリイミド層6−50が直接に被覆
された。初期の検査では、しばしばポリイミド層6−50
(第3図中では層320)の接着が離れ、その結果リード
フレームがポリイミドを下側の層から引き離すという大
きな問題が示された。
酸化物6−10は回路内の頂誘電体層として機能する。そ
れは、第6図に示されているように基板及び接触部を被
覆するだけでなく、回路要素及び金属化部をも被覆す
る。
回路の能動要素のパッシベーションは、酸化物6−10が
純粋に誘電体として機能し不活性化層として機能しない
ように、ソース、ドレイン及び能動領域の上の薄い酸化
物によりシリコンMOSFETの通常の仕方で行われる。
窒化物層6−20は、ストリート6−200が酸化物6−10
を通して基板まで腐食された後に、0.3μmの厚みまで
通常の仕方で250℃の温度に於てプラズマにより支援さ
れたCVD法によりデボジットされている。デュポン2525
ポリイミドの層が被覆され、また比較的平らな頂面を生
ずるようにスピンされている。ストリート6−200の上
の接触部6−05及び6−55の上の開口6−45はシプレイ
(Shipley)312展開剤のような通常の塩基性溶液を用い
る湿式エッチングにより未硬化ポリイミドを通して開か
れている。開口6−55及び6−45の頂に対する典型的な
寸法はそれぞれ100及び87μmである。開口6−45が開
かれた後に、開口6−40がCF4中のプラズマエッチング
により窒化物層6−20を通して開かれている。開口6−
40の典型的な寸法は75μmであり、従って開口6−40は
窒化物層6−20により包囲されており、酸化物層6−10
を露出することはない。
窒化物層6−20の頂面6−25へのポリイミドの接着は表
面6−15へのポリイミドの接着にくらべて大きく改善さ
れていることが見出されている。窒化物層6−20は表面
6−15に於て酸化物に良好に接着する。こうして窒化物
層6−20の機能は、バイアに於てだけでなくストリート
上のソー・カットに於ても酸化物層6−10を全体的に包
囲する構造によりポリイミドの接着を改善することであ
る。
探針検査 次の主要工程IIは、ウェーハ内にまだ残留している個々
の回路ダイスの検査である。入力/出力のために用いら
れる小さな探針が接触部に取付けられ、個々のチップが
検査される通常の電気的ウェーハ検査工程が実行され得
よう。本発明の利点は、ポリイミド層の頂の上の金属リ
ードが旧形式の接触パッドよりもはるかに大きな面積を
覆い、従って、これらの大きな金属パッドを押圧する電
気的接触探針又は電極の圧力が減ぜられていても、電気
的接触の形成が従来の技術で用いられた小さな接触パッ
ドによる場合よりも容易である。接触領域に到達する以
前にリードへの電気的接触を形成することも可能であ
り、こうして探針検査工程に追加的なフレキシビリティ
が得られる。本発明により得られる重要な経済的利点
は、同一数のピンを有する回路の全ファミリに対する標
準的パッドアレーと整合するのに探針の単一の組しか必
要とされないことである。公知の方法では、各チップ設
計に対して探針の異なる組が典型的に必要とされた。
もしチップが、第3B図中に接触部350(検査されるべき
回路内の一点へのアクセスのために形成されており、通
常の接触部の一つに接続しないバイア)により示されて
いるように、標準的パッドアレーの外側にオプショナル
な電気的接触パッドを有するならば、もちろん探針の異
なる組が必要とされる。
従来のウェハー検査では、不良チップは、手動組立中に
識別且つ廃棄され得るように、インクの小さなドットに
よりマークされる。この工程ではチップは電気的に識別
される。すなわち、ウェハーは特定の仕方で方向付けさ
れ、またチップはX−Yマトリックス内でのそれらの位
置により識別される。個々のチップに対する検査データ
は中央計算機メモリ内又はフロッピィディスク又は他の
記憶媒体内に記憶され、また不良チップが計算機内で識
別される。この工程は第1図中でウェーハ−マッピング
と呼ばれている。
もしチップが(大規模メモリアレーで行われるように)
レーザーによりヒューズを溶断することにより接続また
は遮断される冗長又はオプショナル回路の特徴を有する
ならば、この工程は、現在行われているように、ポリイ
ミド層が置かれる以前に行われている。しかし、金属ス
トリップの外側のポリイミド層を通して置かれる(接触
部350と類似の)追加的接触部を通してアクセスするこ
とにより、又は後で閉じられる冗長回路の上に大きな開
口を有するポリイミドを置くことにより、オプショナル
部分回路のイネーブリング又はディスエーブリング又は
冗長回路のイネーブリングを電気的に行うことができ
る。その場合、中央計算機はイネーブル又はディスエー
ブルされるべきオプション回路を識別し且つ検査探針を
通して適切にヒューズを溶断する。ヒューズ溶断が行わ
れるべきシーケンス内の点はもちろんオプショナルであ
る。
もしウェーハが先に識別ラベルを与えられていなけれ
ば、いま計算機内に記憶された検査データとデータの出
所であるウェーハとの間の結び付きを維持するためウェ
ーハ上にラベルを置く必要がある。この結び付けを行う
ためにはもちろん多くの方法があり、特定の方法は要請
されない。一つの好ましい方法な、ウェーハを識別する
光学的バーコードのような識別ラベル上に識別コードを
置く方法である。他の方法はウェーハ内に不良チップの
識別コードが記憶され得るプログラマブル・メモリを形
成する方法である。その場合、ウェーハ自体が必要な情
報を担い、従ってウェーハが検査結果から分離されると
いう問題は生じない。
ボンディング 最終ボンディング工程(第1図中の工程V及び第2図中
のリードフレーム取付具組立、ボンディング、分解)に
対する組立体が第7図に分解図で示されている。この図
に概要を示されている保持器7−110は14個のチップを
正しい間隔で保持するが、そのための受け7−225は二
つしか図示されていない。受け7−225の上にチップ7
−230が、またチップの上にリードフレーム5−100内の
指状接触部5−122、リードフレーム・ストリップ5−1
25の部分、が置かれている。リードフレームの詳細は後
で説明する。カバー7−120はリードフレーム・ストリ
ップ5−125の縁5−110を上から押し、この縁は、接触
部先端がわずかに曲げられるようにストリップの外側部
分を位置させるべく棚7−112の上に載る。この曲げ
は、ボンディング工程の間に信頼性の高い接触が保証さ
れるように、製造工程の間の先端の位置の不可避の変動
を補償するべく行われる。曲げは、設定された大きさだ
け棚7−112の上にチップ7−230の頂が突出するように
受け7−225の深さを定めることにより行われる。曲げ
の大きさ(0.005インチないし0.007インチ(0.013cmな
いし0.018cm))は例えば、信頼性の高い接続形成を保
証するべく先端位置の正規分布の標準偏差の数倍であ
る。リードフレーム・ストリップ5−125の縁5−110は
カバー7−120により棚7−112の上に押付けられ、従っ
てまた先端5−122はリードのばね定数によりパッドに
押付けられる。
本発明に従って構成されたリードフレームの簡単化され
た図が第5図に示されており、この図にはリードフレー
ムの一部分が二種類の寸法のチップに関係して分解図で
示されている。この図は本発明により得られる重要な経
済的利点を示す。同一数のピンを有するすべてのチップ
に対して一種類のリードフレームしか在庫される必要が
ない。
他の重要な利点は、リードがリードフレームのリード支
え要素により所定の位置に保持されている状態でリード
が同時に取付けられるので、ボンディング工程のスルー
プットがピンの数に関係しないことである。
個々のリードフレームは、標準的な公知の工程で用いら
れる正しい熱的特性を有する高価な合金に比較して安価
な銅合金であってよい金属のリボンから型押しされる。
リボンの一方の側のストリップ5−110はそれに沿って
実際のリードを担持する役割をする。リード5−120は
ソケットへの差し込み又は表面取付けに適した形状の外
端5−123と、ダイへの取付けのための内側部分5−121
とを有する。二つの部分は、ボンディング工程の後で切
断される位置決め部材5−124により継がれる。孔5−1
12がリードフレームを位置決めする際の参照点を与える
べく設けられている。各リードセグメント5−121の端
には、標準寸法の平らな接触領域を形成するべくリード
が四分の一円に曲げられる(又は平衡な接触部分を形成
するべく二倍に曲げられる)領域5−122が存在する。
異なる長さを有する異なるリードセグメント5−121の
各々は、はんだ付け工程に対する正しい整列を与えるべ
く接触領域5−122がダイの上の雌雄結合パッドに均等
に押付けられるように実質的に同一のばね定数を与える
ような形状にされている。リード5−120はリードフレ
ームリボン製造の先の工程ではんだでスズめっきされて
いる。
同一数のピンを有するチップのファミリが誘電体の頂の
上に同一の標準的パッドアレーを有することは本システ
ムの有利な特徴であるが、本質的な特徴ではない。図解
のために、異なる寸法の二つのダイス5−130及び5−1
32がリードフレームと一緒に示されている。この特徴に
より、チップの全ファミリに対してリードフレームのリ
ボンを一種類しか必要とてず、在庫費用が顕著に節減さ
れる。
ダイの接触パッド342及び先端5−122はいずれもスズめ
っきされており、また加熱される標準が整っている。ボ
ンディングは気相リフローはんだ付け技術又は可溶合金
をリフローさせるべく材料を加熱する他の手段により行
われる。これらの代替的技術は赤外線加熱、コンベヤオ
ーブン、高温ガス加熱又はレーザー加熱を含んでいる。
気相リフローでは、はんだ付け温度よりも沸点が高い液
体、例えばフロゥリナート(Flourinert)FC−71のよう
な液体がその沸点に保たれている。保持器7−110及び
7−120は、整列して保たれているチップ及びリードフ
レームと共に、沸点に於ける蒸気で満たされているコン
テナ又はオーブンに挿入され、またそこに、はんだが溶
融してボンドを形成するべく流動するまで保たれる。加
熱サイクルの典型的な時間は5ないし15秒である。この
沸点は典型的に225℃以上、ただし300℃以下である。対
照的に、現在のワイヤボンディング及びダイ取付け工程
は460℃までの温度で実行され、また個々に実行され
る。加熱サイクルの時間を短縮するため、ボンディング
取付具は小さい質量と、はんだ継目の回りの蒸気の自由
な流れを許す多くの開口とを有していなければならな
い。保持器7−110及び7−120は、図面の複雑さを減ず
るため、解図的に示されている。
本発明の重要な経済的利点は、リードがすべて同時には
んだ付けされることである。このことは、リードが一つ
ずつボンドされなければならないワイヤボンディング技
術と対照的である。28ピン・チップに対するはんだ付け
工程の時間が16ピン・チップに対する時間よりも長くか
からない。
検査 組立シーケンスの次の段階(第1図中の工程VI)は、は
んだボンドの機械的及び電気的健全性が検査されるオプ
ショナルな検査工程である。継目の機械的強度を検査す
るべきチップを引っ張ること、電気的連続性を検査する
べき標準的パッド及びリードフレームの縁に探針を置く
こと、又ははんだの塊を光学的に検査することなど公知
の多くの検査法がある。
第12図に簡単化された形態で示されている装置は、リー
ドフレーム・ストリップが保持器7−110から取られ、
モールディング・ステーションへの輸送のためカセット
をロードする工程中の中間工程としての検査に供され
る。光源12−2、例えば半導体ダイオード又は半導体レ
ーザーが、入力ビームパワを測定するパワモニタ装置を
通過するビーム12−11を発生する。ビーム12−4はリー
ド先端5−122に於てはんだに衝突して、いくかの方向
に反射される。反射されたパワの正確な分布ははんだの
塊の詳細な形状に関係し、従ってチップからチップへと
変動する。二つの検出器12−13及び12−15が反射された
光の一部を検出する。好ましくは、これらの検出器は強
度分布中の小さな変動を積分して除去するのに十分な面
積を有する。もしリード先端5−122がパッドとの接触
を形成しなければ、滑らかなはんだ表面の代わりに間隙
が存在し、非常にわずかな光しか反射されない。検査を
通過するためには、両検出器12−13及び12−15がモニタ
12−3内の信号の或る部分を受けなければならない。し
きい値は、生産ラインが最初に運転に入れられる時に経
験的に設定される。
14チップ全体の上のすべてのリードが検査されてよい
し、14チップのユニットあたり唯一つのリードが検査さ
れてよいし、又はその間の任意の数のリードが検査され
てよい。検査するリードの数は通常の費用−信頼性間の
兼ね合いに関係する。一つの適当な方法はビーム12−11
を通過して一定速度でリードフレーム・ストリップを動
かすことである。ボンドが形成されているべき点にビー
ム12−11が衝突する時に検出器12−15及び12−13内の信
号がサンプルされる。こうして個々のボンドがビームを
通過する時間により個々のボンドが識別される。
モールド ボンディング工程の後に、(第1図中の工程VII)、14
チップを取付けられたリードフレーム5−100が、その
回りにプラスチックをモールドしてチップのカプセル封
じ及び保護を行うべく、トランスファ又は射出成形機内
へ置かれる。モールディング工程は通常の技術及び装置
を使用して行われる。リードフレームと接触パッドとの
間の広い接触領域が標準的に使用されているワイヤボン
ディング技術に比較して非常に丈夫であり、従ってハン
ドリングの間の損傷によるチップの不良発生率がはるか
に小さく、またチップが、公知のボンディングの場合に
くらべて、大きな速度で、また細心さを必要とせずに、
動かされ得ることは本発明の有利な特徴である。リード
が工程中にチップから熱を導き去ることも本発明の有利
な特徴である。
カプセル封じされた(まだリードフレーム内にある)ダ
イスが成形機から取出された後、第2図のオプショナル
なラベリング工程が実行される。ダイス・アイデンティ
ティは最初に探針検査の間に、個々のダイに対するデー
タが測定された時に現れた。そのアイデンティティはウ
ェーハ、テープ・フレーム及びリードフレーム上のラベ
ルにより保存されており、計算機は必要であればダイ・
アイデンティティをリードフレーム上に記録するべく更
新されている。各チップはレーザー焼印工程又は他の好
都合な技術により識別ラベル、検査結果などを付けられ
得る。
余分なプラスチックをリードから取除く“デジャンク
(dejunk)”工程もこの時に実行される。
トリム/成形 次に第1図の工程VIIIに於て、チップとリードフレーム
の複合体がリボンから分離され、またリードを正しい整
列状態に維持する役割をした間隔セグメント5−124が
切断される。もしリボンが銅又は銅合金のシートから形
成されていれば、リード全体が短絡されないように連結
部5−124などを切断する必要がある。もしリボンの他
の形態として、部分5−110に対して及びリード5−120
を支えるためにプラスチック裏当てが用いられその上に
めっきされた銅リードが形成されているリボンが使用さ
れるならば、セグメント5−124をプラスチックに維持
することは容易であり、よってリードを分離することは
必要ではない。
リードフレームの詳細 第5図は、本発明に使用可能なリードフレームとダイの
間のボンディングの原理の最も広い形態を示す目的の原
理的な図解である。リードフレームの一層詳細な形態は
第8図に示されており、そのうち第8A図はそれぞれ点1
及び点2を中心とする二つのリードフレームを含むリー
ドフレーム・ストリップの一部分の上面図である。
図面は、隣接するリードフレームの外側部分5−120が
重複しており(慣用語では“インターディジテート(in
terdigitate)”即ち組んだ指のように入り込んでい
る)、従ってリードが金属リボンから型打ち又はエッチ
ングされる時に生ずるスクラップの量が低減されるとい
う本発明の一つの有利な特徴のために複雑になってい
る。リード5−120の間の距離の半分ずつ一つ置きにリ
ードフレームをずらすことにより部分5−120を重なら
せることも簡単であろうが、その場合には取付具内のチ
ップの位置もずらされなければならず、このことは取付
具にダイを装填する工程を一層複雑にするであろう。
各16ピン・リードフレームは四つの象限10、10′、20及
び20′から形成されている。象限10及び10′は中心線8
−3に対して鏡像関係にあり、象限20及び20′は中心線
8−4に対して鏡像関係にある。象限10と象限20との間
の相違点は、連結ストリップから個々のリードの接触パ
ッド5−122へ延びている指5−121の形状である。四つ
のリード8−11ないし8−14及び8−21ないし8−24の
二つの組が第8A図に、また一層詳細にそれぞれ第8B図及
び第8C図に示されている。
リードフレームの一層完全な詳細を示すため、製作図の
関連部分が示されている。位取り点を有する数字は、孔
5−112の中心を原点とする直角座標系内のインチ(1
インチ=2.54cm)単位の寸法である。例えば、象限10の
指8−11は0.2641−0.2531=0.011インチ(0.028cm)の
幅を有し、また0.2531−0.2413=0.012インチ(0.030c
m)だけ指12から隔てられている。
指5−121は同一のばね定数を有するものとして設計さ
れており、この実施例では、指先端5−122とパッド342
との間の信頼性の高い接触を保証するため、981ダイン
の力に対して0.025mmの振れを生ずる(1mil(0.0025c
m)の振れあたり1ないし2グラム)。先端5−122は0.
010インチ(0.025cm)の曲率半径で指5−121を曲げる
ことにより形成されており、その結果として公称0.01イ
ンチ(0.025cm)平方の接触先端が生ずる。
図示されている特定のリードフレームは16ピンD.I.P.の
工業標準に適合する外側リード5−120を有する。材料
はめっき前に0.010±0.0005インチ(0.025+0.0013cm)
の厚みを有するOLIN195、3/4ハードである。はんだめっ
きは60−350マイクロインチ(1.52−8.89μm)の厚み
のスズ−鉛であり、スズ含有量は88%と98%との間、残
余は鉛である。
第8A図の中心線8−3及び8−4は0.540インチ(1.37c
m)だけ隔てられており、その結果として7.75インチ(1
9.7cm)の全長を有する14リードフレームの組が生じて
いる。
指5−121に対する多くの他の設計がこの開示を参考に
して当業者により行われ得よう。
リードフレームのハンドリングには困難な問題がある。
リードフレームは壊れやすく、従来のグリッパにより容
易に潰される。“触覚”センサを有するグリッパが使用
され得ようが、それらは高価である。真空リフタは、リ
ードフレームに多くの開口があるために、使用され得な
い。
第9A図及び第9B図には、リードフレームを持ち上げ且つ
整列させる役割をする経済的なグリッピング取付具が示
されている。第9A図は分解図であり、また第9B図は組立
てられた取付具の側面図である。いま第9B図を参照する
と、採用されている原理は、グリッピング取付具がさも
なければ及ぼすであろう圧力を緩和する“バックアップ
−バー”の使用である。力は、グリッパ9−20の間に接
続されているものとして示されており、それらを押し離
そうとするばね9−26から作用する。種々の位置の他の
ばね又は力を作用する他の方法も使用され得る。
リードフレーム9−30はバー9−22の下側且つグリッピ
ング取付具9−20の延長部9−23内のノッチ9−24の間
に配置されている。第9A図に示されているように、四つ
のノッチ9−24が存在する。バー9−22の底とノッチ9
−24の底との間には公称0.015インチ(0.038cm)の間隙
が存在する。リードフレーム9−30は0.010インチ(0.0
25cm)の厚みしかないので、0.005インチ(0.013cm)の
余裕が存在する。
グリッピング取付具9−20は、コーン9−14から取付具
9−20に取付けられているローラ9−15に作用する下向
き圧力に応答してピボット9−29の回りを揺動する。コ
ーン9−14は例えば精工舎から市販されているばね復帰
付き空気作動式シリンダ9−10の部分である。ハウジン
グ9−11は下端にコーン9−14を有するシリンダ9−13
を包囲しており、また腕9−12上の孔端9−28を通して
ピボット9−29を支えている。各ピボット9−29の両端
を支える四つの孔端9−28が存在する。ハウジング9−
11は、図面を見易くするため第9A図には省略されている
剛固な支えを通じてバー9−22をも支えている。グリッ
ピング取付具9−20の運動は第9B図中に矢印により示さ
れている。
第9A図中に見られる取付具9−20内のスロット9−30
は、バックアップ−バー9−22に留められている支えバ
ー9−32により支えられているものとして図面に概要を
示されているばね力の作用下にあるプランジャ9−33に
対する間隙を与える。プランジャ9−33の機能は、バッ
クアップ−バー9−22がそのボンディング取付具への整
列ピンにより保持されるのを防止するべく下側ボンディ
ング取付具7−110を押すことである。
二つの整列ピン9−34が第9B図中に示されている。ピン
9−34は、バー9−22に対してボンディング取付具7−
110を位置決めするため、バー9−22の対角線上の両隅
に配置されている。この整列は、ピン9−34が通るリー
ドフレーム内の孔がゆるくされているので、リードフレ
ームをボンディング取付具に対して又はダイスに対して
整列させない。その整列は、リードフレーム内の選択さ
れた孔に入る(図面には示されていない)ボンディング
取付具内のピンにより影響される。ボンディング取付
具、リードフレーム及びグリッパの複合体はもちろん、
ボンディング取付具内の整列ピンがリードフレーム内の
正しい孔に入る以前に許容範囲内になければならずそれ
はピン9−34の機能である。ピン及び孔の正確な位置に
は常に誤差が存在し、またピン9−34がその雌雄結合孔
のなかに固着し得る。プランジャ9−33はボンディング
取付具からのピン9−34の係合解除を保証するために使
用されている。リードフレーム9−30は、ピン9−34が
通るリードフレーム内の孔はボンディング取付具内の整
列ピンと雌雄結合する四つの孔よりもゆるい許容差を有
するので、ボンディング取付具と供に残留する。四つの
ピンの組合わせ及び一層密な許容差は、グリッパが持ち
上げられる時にリードフレーム9−30が迅速に保持され
ることを保証する。
ディスクリート部品の取付け 次に第4A図及び第4B図を参照すると、標準的パッド・レ
イアウトを使用するダイの変形例が示されている。第3A
図及び第3B図の標準的パッド・アレーは、単一のリード
フレームが全寸法範囲に対して使用され得るように、非
常に小さなチップにうまく嵌まるような寸法の方形輪郭
を有するものであった。しかし、異なるパッド・アレー
(なおも多数の集積回路に対して共通であってよい)を
容認する他の技術及び経済的観点が存在し得る。
例えば、第4A図には、前記のように同一の基板310及び
ポリイミド層320を有するが、パッド・アレーがチップ
の外側へ向けてセットされたそれぞれ例えば8パッドの
二つの列350を含んでいるダイが示されている。中央は
空いており、回路内の種々の点(その一つはリードとの
接触を形成するべくアレー位置の一つに配置されている
バイア352である)へ電源電圧を分配するバス353のため
の場所が存在する。薄いワイヤを使用する公知の技術と
比較して、バス353はかなり低い抵抗およびインダクタ
ンスを有する。同様に、バス354はパッド351と接触し、
ダイの回りに接地端子を分配する。
強固なポリイミド層320により得られる利点として、デ
ィスクリートな能動的又は受動的デバイスが層320の頂
の上に置かれて、バイアもしくは標準的パッドを介して
回路に接続され得る。第4A図には、デバイス368がバイ
ア370及び369に接続されているものとして示されてる。
デバイスは(従来の集積回路技術では達成困難な)高い
抵抗値を有する厚膜抵抗器であってよい。デバイスはオ
プションにより通常の表面取付けデバイス・バッケージ
ングを有する分離して形成されたデバイスであってもよ
い。
キャパシタの一つの有用な例がユニット355として示さ
れている。これは点367及びストラップ366との導電性接
着により電源と接地との間に接続されている電源保存キ
ャパシタである。このようなキャパシタは通常、回路が
スイッチされる時に安定な供給電圧を維持するべく集積
回路ソケットに取付けられている。チップと供にキャパ
シタを含んでいることの経済的な利点は明らかである。
ユニット355のようなデバイスはもちろん回路内の任意
の点に接続されていてよい。
多きな関心を持たれる一つの変形例として、同一の基板
上に製作するのが困難な光学的又は他の要素が分離デバ
イスとして使用され得る。例えば、デバイス355はガリ
ウム−ヒ素基板を用いる固体レーザーであってよく、ま
たダイ310は通常のシリコン集積回路であってよい。そ
の場合、他の光学的デバイスとの通信のために光ファイ
バが含まれる。
容易に実現され得る他のデバイスは、固定要素もしくは
カプセル封じプラスチックに形成されたアクセス孔を通
じて調節可能な要素を有するRCタイミング回路網、又は
熱を拡散させるのにデバイス355の領域を用いるパワト
ランジスタである。ヒートシンクも直接に層320に、又
は基板310の大電力部分からの低インピーダンス熱伝導
を可能にするバイアに取付けられ得る。
これらの他のデバイスは任意の好都合な仕方で取付けら
れ得る。それらはリードフレームのはんだ付けの前又は
後に接着により取付けられ得る(又はそれらがはんだ付
けされ、リードフレームが接着により取付けられ得
る)。代替的に、接着によりボンディングに先立ってリ
ードフレームを所定の位置に保って、リードフレーム及
びディスクリート・デバイスのはんだ付け又は接着が同
時に行われ得る。
第4B図には、在庫のかなりの減少を可能にする本発明の
他の変形例が示されている。この場合、前記のように基
板310とポリイミド層320と表面パッドとを有する第一の
チップ300′と、基板310′とポリイミド層320′と層320
上の接触部のアレー382と雌雄結合する接触部のアレー3
82′とを含む第二のチップ380とを含んでいる二チップ
組立体が存在する。
代替的なU字形の接触部アレー350′が示されており、
これはチップ380に対して層320の半分を自由にするとい
う利点を有する。チップ300′の半分の上にリードをす
べてもたらすためには、リードのばね定数に若干の変動
を許すことが必要であろう。
電力供給及び接地のために接触部350′と接触部382との
間のいくかの接続のみが示されている。チップ380はも
ちろん入力/出力のためにリードに直接に接続し得る。
図示されている例では、チップ380は、電力供給及び接
地のみを必要とし、またアレー382内のバイアを通じて
又はリード373のような表面リードを通じて一層大きい
チップとのみ通信するROMである。
大きな商業的関心を持たれる一つの特定の応用は、ROM
の追加によりカストマ仕様化されるシングルチップ・マ
イクロのような多重目的チップの応用である。もしROM
がマスク・オプションであれば、歩留まりの変動又は短
納期の注文を許すべくカストマ仕様マイクロコンピュー
タの備蓄供給が存在しなければならず、またメーカーは
一つのカストマに対してのみ良品であるチップの在庫を
維持しなければならない。しかし、第4B図の実施例で
は、各カストマに対する在庫はマイクロコンピュータよ
りもはるかに安価なROMのみでよい。メーカーはもちろ
んカストマ全体のニーズを満たすのに十分なマイクロコ
ンピュータの備蓄を維持する。統計の法則から在庫の全
費用が中央備蓄によれば少なくてすむことは明らかであ
る。
二チップ・システムの変形例では、種チップ302は入力
コントローラのような一般化されたシステムであり、ま
た第二のチップ380は特定の応用に対して各々カストマ
仕様化された多くの代替的チップの一つである。例え
ば、主チップ302は5ボルト論理チップであってよく、
また第二のチップ380はモデム又はコーダのような電話
インタフェース内の電話回路網の高電圧に耐えるように
設計されていてよい。
プラグ・コンパチブル・システム用の種々のメーカーの
コンピュータへのインタフェースのような第二のチップ
の多くの他の応用、又は並列出力又は直列出力のような
多数の標準的論理機能の一つの実現は当業者に明らかで
ある。
チップ380を取付けるための一つの好都合な方法は、信
頼性の高い接触を形成するべく十分な量の高温はんだで
パッド382′を形成し、そのボンドを低いほうの温度で
のリードのボンディング以前にリフローさせる方法であ
る。他の方法は整列してチップ380を接着により取付
け、接触部の両組を同時にはんだ付けする方法である。
インピーダンス整合されたリード 第10図及び第11図中に示されているリードフレームの代
替的な形態は、チップに出入りする信号の伝送を改善す
るため集積回路が挿入される回路の他の部分に整合され
る特定のインピーダンス値をリードのインピーダンスが
有するという改良された特徴を有する。改良されたリー
ドフレームは第5図及び第8図に示されているものと同
一の一般的形態を有する。構造の主要な相違点は、いま
の場合はリードフレームの材料が中間に誘電体を挟んだ
二層の導電体を有するサンドイッチ構造であることであ
る。誘電体の厚み及びリードの形状は所望のインピーダ
ンスを生ずるように選定されている。
一層複雑なリード構造を使用する理由は、高周波集積回
路では、1ナノ秒パルスの基本周波数が1GHzであり、こ
のようなパルスをきれいに通過させるのに必要な帯域幅
が13GHzであることである。この高い周波数領域では、
集積回路のパッケージングが制御因子となり、また集積
回路をシステムの他の部分と接続するリードの立ち上が
り時間が回路自体の帯域幅を制限する。このような高周
波システムの他の問題点は、プリント回路ソケット又は
他のコネクタとリードとの間のインピーダンス不整合
が、回路がサブ−ナノ秒の時間スケールで応動する時に
誤った結果を生じさせ得る反射の原因となることであ
る。
ワイヤボンディングにより集積回路を取付ける現在の方
法では、1mil(0.0025cm)のオーダーの直径を有する狭
いワイヤが比較的広いリードフレームを集積回路に接合
するのに使用されている。このような狭い直径のワイヤ
はもちろん高いインダクタンスを有し、またワイヤとリ
ードフレームとの間のインピーダンス不整合が反射及び
帯域幅制限の原因となる。
次に第10A図を参照すると、第5図中のリードの外側部
分を参照して、全体として参照符号5−120を付されて
いるリードの一部分が示されている。リード先端は第一
の導電体10−2、有する10−6及び他の導電体10−4の
サンドイッチを含むものとして示されている。このリー
ド先端は、リード先端のそれぞれの導電体層との電気的
接触を形成する第一のサイド10−1及び第二のサイド10
−3を有するソケットの上に示されている。これらの導
電体の一方は接地され、他方は信号を運ぶ。ソケットは
リードのインピーダンスと整合するような形状にされて
いる。この“サンドイッチ”構造の製作は簡単である。
例えば、全長のリードフレームがポリイミドのシートか
ら形成されて二つの導電体の間に挟まれ、またリードが
型押し又はエッチングにより形成される。
標準的なストリップ伝送線の特性インピーダンスの計算
式はZ=120π/(εrS/W)である。ここでεは誘電
定数、Sは二つの誘電体の間隔、またWはリードの幅で
ある。この計算式を、幅が10mil(0.025cm)、誘電体の
厚みが5mil(0.013cm)且つ材料が3.5の誘電定数を有す
るポリイミドである例に応用すると、特性インピーダン
スは50Ωであると計算され、この値はRF回路に一般的に
使用されているインピーダンス値と良く一致している。
当業者はインピーダンスの種々の所望の値に対して種々
のリード構造を容易に考案することができる。
次に第10B図を参照すると、リード5−121の先端5−12
2(“ダイ先端”)が示されており、部材10−22及び10
−24は集積回路チップ上の接触部への取付けを容易にす
るため曲げられた導電体10−2及び10−4である。10−
32及び10−34として示されている適当な接触部は第3図
の説明中に示されているように構成された予めスズめっ
きされた接触パッドである。伝送線リード5−122は、
厚膜技術により形成されており伝送線と同一のインピー
ダンスを有する抵抗器10−35により終端されている。
この同一の取付技術が、もしチップが表面取付デバイス
構成内に使用されるならば、リードフレームの外側先端
5−120上に使用され得る。
次に第11図を参照すると、外側リード先端5−123及び
リードダイ先端5−121を有する第8図からの単一のリ
ード8−22が示されている。この場合、インピーダンス
変化の滑らかさを最大にし且つ反射の大きさを最小にす
るため、全体にわたって同一の幅を有する単一幅ストリ
ップ導電体11−12が使用されている。リード8−22のこ
の領域のボディ11−10は誘電体(第10A図中の10−6)
から形成されており、また単一の狭いストリップ11−12
は誘電体から形成されている。こうして、伝送線の形状
の変化に起因する反射及びインピーダンス変化が避けら
れる。追加的な利点は、第5図の実施例に於てトリミン
グにより除去されなければならないセグメント5−124
がいまは誘電体であるので、そしてリードがプラスチッ
クにより互いに取付けられたままであっても信号伝搬に
悪影響を及ぼさないので、トリミング工程が省略され得
ることである。単一幅ストリップが使用されることは不
可欠ではなく、システムの応用によりパッケージング材
料の帯域幅に課せられる必要条件によってはストリップ
の断面は変化してよい。
リードフレームの接触先端が方形アレー内にあることは
本発明の実施にとって不可欠ではない。平行線、U字形
又は任意の不規則な形態のような多くの他の配置が可能
である。同様に、リードフレームの外側部分がデュアル
・イン・ライン標準に配置されていることは不可欠では
ない。シングル・イン・ライン配置の外側部分も本発明
で使用され得る。三角形又は四角形、さらに円形又は他
の任意の好都合な形態に配置された外側リードも使用さ
れ得る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルホランド,ウエイン・エイ アメリカ合衆国テキサス州、プラノ、デン ヴアー・ドライヴ 4437 (72)発明者 スウエンドロースキー.ステイーヴン アメリカ合衆国テキサス州、ザ・コロニ ー、ウオード・ロード 4944 (72)発明者 オラ,マイケル・エイ アメリカ合衆国テキサス州、フラワー・マ ウンド、スプリング・メドウ・レーン 3520 (72)発明者 カプルズ,ジエリー・エス アメリカ合衆国テキサス州、カーロールト ン、ステートラー・ドライヴ 2025 (72)発明者 モズドゼン,バーバラ・アール アメリカ合衆国テキサス州、カーロールト ン、キヤステイル・ドライヴ 1910 (72)発明者 ウイルソン,リンダ・エス アメリカ合衆国テキサス州、パイロツト・ ポイント、ボツクス 24ビー、ルート 1 (72)発明者 ギヤルソン,リン アメリカ合衆国テキサス州、ガーランド、 プリンストン 4101 (56)参考文献 特開 昭53−14562(JP,A) 実開 昭48−48568(JP,U)

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】集積回路のためのリードフレームにして、
    集積回路の外部にあるデバイスへの接続のための外側部
    分(5−123)と、半導体チップへの接続のために該半
    導体チップに接触する先端部分(5−122)へ向けて延
    在する取付け部分(5−121)とを有し、前記外側部分
    と前記取付け部分の間にある接続部分(8−11、8−1
    2、…)に於て共通の位置決め部分(5−124)により支
    持されている複数個の導電性リード(5−120)を有す
    るリードアレーを含み、 前記複数個のリードの内の或る一つに於ける前記先端部
    分と前記接続部分との間の直線距離が前記複数個のリー
    ドの内の他の或る一つに於ける前記先端部分と前記接続
    部分との間の直線距離と実質的に異なっている場合に於
    て、 前記二つのリードはそれぞれの前記先端部分が半導体チ
    ップに対し当接あるいは離間する方向へ偏倚することに
    より生ずる弾性力の該偏倚に対する比が互いに実質的に
    等しくなるよう互いに相対的に異なる形状に作られてい
    ることを特徴とするリードフレーム。
  2. 【請求項2】請求の範囲第1項記載のリードフレームに
    して、前記の偏倚に対する弾性力の比を実質的に等しく
    する前記二つのリードの相対的な形状の差異は、前記二
    つのリードの少なくとも一方の該リードに沿う長さを前
    記先端部分と前記位置決め部分との間の直線距離より異
    ならせることにより調整されることを特徴とするリード
    フレーム。
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4743956A (en) * 1986-12-15 1988-05-10 Thomson Components-Moster Corporation Offset bending of curvaceously planar radiating leadframe leads in semiconductor chip packaging
IT1202657B (it) * 1987-03-09 1989-02-09 Sgs Microelettronica Spa Procedimento di fabbricazione di un dispositivo modulare di potenza a semiconduttore e dispositivo con esso ottenento
IT1221258B (it) * 1988-06-22 1990-06-27 Sgs Thomson Microelectronics Contenitore plastico a cavita' per dispositivi semiconduttore
US5206340A (en) * 1988-12-27 1993-04-27 Mitsui Toatsu Chemicals, Inc. Integrated circuit socket comprising a polyimide polymer
US5377077A (en) * 1990-08-01 1994-12-27 Staktek Corporation Ultra high density integrated circuit packages method and apparatus
WO1992003035A1 (en) * 1990-08-01 1992-02-20 Staktek Corporation Ultra high density integrated circuit packages, method and apparatus
US5475920A (en) * 1990-08-01 1995-12-19 Burns; Carmen D. Method of assembling ultra high density integrated circuit packages
US5446620A (en) * 1990-08-01 1995-08-29 Staktek Corporation Ultra high density integrated circuit packages
US5367766A (en) * 1990-08-01 1994-11-29 Staktek Corporation Ultra high density integrated circuit packages method
JP2936769B2 (ja) * 1991-03-28 1999-08-23 日本電気株式会社 半導体装置用リードフレーム
JP3484705B2 (ja) * 1991-07-18 2004-01-06 ソニー株式会社 半導体ウエハ
US5448450A (en) * 1991-08-15 1995-09-05 Staktek Corporation Lead-on-chip integrated circuit apparatus
US5274911A (en) * 1991-10-21 1994-01-04 American Shizuki Corporation Electronic components with leads partly solder coated
US5702985A (en) * 1992-06-26 1997-12-30 Staktek Corporation Hermetically sealed ceramic integrated circuit heat dissipating package fabrication method
US6205654B1 (en) 1992-12-11 2001-03-27 Staktek Group L.P. Method of manufacturing a surface mount package
US5484959A (en) * 1992-12-11 1996-01-16 Staktek Corporation High density lead-on-package fabrication method and apparatus
US5801437A (en) * 1993-03-29 1998-09-01 Staktek Corporation Three-dimensional warp-resistant integrated circuit module method and apparatus
US5369056A (en) * 1993-03-29 1994-11-29 Staktek Corporation Warp-resistent ultra-thin integrated circuit package fabrication method
US5644161A (en) * 1993-03-29 1997-07-01 Staktek Corporation Ultra-high density warp-resistant memory module
US5444293A (en) * 1993-09-22 1995-08-22 Opl Limited Structure and method for providing a lead frame with enhanced solder wetting leads
JP2615412B2 (ja) * 1994-03-10 1997-05-28 東京工業大学長 Tab方式リード自動検査装置に用いるリード位置決め方法および装置
US5545921A (en) * 1994-11-04 1996-08-13 International Business Machines, Corporation Personalized area leadframe coining or half etching for reduced mechanical stress at device edge
US5621635A (en) * 1995-03-03 1997-04-15 National Semiconductor Corporation Integrated circuit packaged power supply
WO1997034364A1 (en) * 1995-03-03 1997-09-18 National Semiconductor Corporation Integrated circuit packaged power supply
US5547740A (en) * 1995-03-23 1996-08-20 Delco Electronics Corporation Solderable contacts for flip chip integrated circuit devices
US6025642A (en) * 1995-08-17 2000-02-15 Staktek Corporation Ultra high density integrated circuit packages
US5631571A (en) * 1996-04-03 1997-05-20 The United States Of America As Represented By The Secretary Of The Air Force Infrared receiver wafer level probe testing
US5945732A (en) 1997-03-12 1999-08-31 Staktek Corporation Apparatus and method of manufacturing a warp resistant thermally conductive integrated circuit package
US5864776A (en) * 1997-08-27 1999-01-26 Mitsubishi Electric America, Inc. Apparatus and method for detecting an error in the placement of a lead frame on a surface of a die mold
JP4008629B2 (ja) * 1999-09-10 2007-11-14 株式会社東芝 半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体
US6572387B2 (en) 1999-09-24 2003-06-03 Staktek Group, L.P. Flexible circuit connector for stacked chip module
JP4074419B2 (ja) * 2000-03-14 2008-04-09 シャープ株式会社 半導体レーザ装置のワイヤボンディング方法
JP4412828B2 (ja) * 2000-08-03 2010-02-10 Okiセミコンダクタ株式会社 半導体パッケージの測定用ソケット及びその測定方法
US6608763B1 (en) 2000-09-15 2003-08-19 Staktek Group L.P. Stacking system and method
US6462408B1 (en) * 2001-03-27 2002-10-08 Staktek Group, L.P. Contact member stacking system and method
JP3872001B2 (ja) * 2002-11-18 2007-01-24 シャープ株式会社 リードフレーム、それを用いた半導体装置の製造方法、それを用いた半導体装置、及び電子機器
US7387916B2 (en) * 2004-12-02 2008-06-17 Texas Instruments Incorporated Sharp corner lead frame
US7380721B2 (en) * 2006-08-22 2008-06-03 Honeywell International Inc. Low-cost compact bar code sensor
TW200836315A (en) * 2007-02-16 2008-09-01 Richtek Techohnology Corp Electronic package structure and method thereof
US8799845B2 (en) * 2010-02-16 2014-08-05 Deca Technologies Inc. Adaptive patterning for panelized packaging
US20140021491A1 (en) * 2012-07-18 2014-01-23 Carsem (M) Sdn. Bhd. Multi-compound molding

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5314562A (en) * 1976-07-26 1978-02-09 Hitachi Ltd Mounting method of semiconductor pellet to lead frame

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE571513A (ja) * 1956-05-09
US3586813A (en) * 1967-08-31 1971-06-22 Western Electric Co Simultaneous multiple lead bonding
DE1907075B2 (de) * 1969-02-13 1974-07-04 Semikron Gesellschaft Fuer Gleichrichterbau Und Elektronik Mbh, 8500 Nuernberg Verfahren zur Herstellung von Halbleiter-Kleingleichrichtern
US3689684A (en) * 1971-02-05 1972-09-05 Du Pont Lead frame connector and electronic packages containing same
US3831131A (en) * 1971-11-08 1974-08-20 Bunker Ramo Integrated circuit package connectors
US3716761A (en) * 1972-05-03 1973-02-13 Microsystems Int Ltd Universal interconnection structure for microelectronic devices
US3765590A (en) * 1972-05-08 1973-10-16 Fairchild Camera Instr Co Structure for simultaneously attaching a plurality of semiconductor dice to their respective package leads
US3982979A (en) * 1973-06-28 1976-09-28 Western Electric Company, Inc. Methods for mounting an article on an adherent site on a substrate
US3859723A (en) * 1973-11-05 1975-01-14 Microsystems Int Ltd Bonding method for multiple chip arrays
US3916513A (en) * 1974-05-03 1975-11-04 Ampex Forming interconnections between circuit layers
US4176443A (en) * 1977-03-08 1979-12-04 Sgs-Ates Componenti Elettronici S.P.A. Method of connecting semiconductor structure to external circuits
JPS53132975A (en) * 1977-04-26 1978-11-20 Toshiba Corp Semiconductor device
US4129682A (en) * 1977-11-16 1978-12-12 Monsanto Company High density led lead frame
US4155615A (en) * 1978-01-24 1979-05-22 Amp Incorporated Multi-contact connector for ceramic substrate packages and the like
US4355463A (en) * 1980-03-24 1982-10-26 National Semiconductor Corporation Process for hermetically encapsulating semiconductor devices
US4346952A (en) * 1980-06-16 1982-08-31 Amp Incorporated Connector for a ceramic substrate
NL8202154A (nl) * 1982-05-26 1983-12-16 Asm Fico Tooling Geleiderframe.
US4470648A (en) * 1982-12-27 1984-09-11 Ford Motor Company Interconnection construction to thick film substrate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5314562A (en) * 1976-07-26 1978-02-09 Hitachi Ltd Mounting method of semiconductor pellet to lead frame

Also Published As

Publication number Publication date
EP0177559B1 (en) 1991-06-12
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DE3583200D1 (de) 1991-07-18
WO1985004520A1 (en) 1985-10-10
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