JPH0784753A - 固定小数点型ディジタル・シグナル・プロセッサ - Google Patents
固定小数点型ディジタル・シグナル・プロセッサInfo
- Publication number
- JPH0784753A JPH0784753A JP5232159A JP23215993A JPH0784753A JP H0784753 A JPH0784753 A JP H0784753A JP 5232159 A JP5232159 A JP 5232159A JP 23215993 A JP23215993 A JP 23215993A JP H0784753 A JPH0784753 A JP H0784753A
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Abstract
(57)【要約】
【目的】 ベクトルの各成分をその成分内で絶対値が最
大となる値を検出し、その値を正規化するのに必要なシ
フト量により一括してスケーリングを行う固定小数点型
ディジタル・シグナル・プロセッサに関し、ベクトル量
の信号に対して、同一ベクトルの成分のシフト量を求め
るのに要するサイクル数を削減させる。 【構成】 現在のデータが正か負かに関わらず正のデー
タとして出力する正数化回路（１０）と、該正のデータ
と過去の最大値データとを比較すると共に次のベクトル
データを現在のデータとして該正数化回路（１０）に与
えるように指示する比較回路（２０）と、該比較回路
（２０）において該正のデータの方が該過去の最大値デ
ータより大きいときのみ該過去の最大値データを該正の
データによって置き換える更新回路（３０）とでハード
ウェア構成する。
大となる値を検出し、その値を正規化するのに必要なシ
フト量により一括してスケーリングを行う固定小数点型
ディジタル・シグナル・プロセッサに関し、ベクトル量
の信号に対して、同一ベクトルの成分のシフト量を求め
るのに要するサイクル数を削減させる。 【構成】 現在のデータが正か負かに関わらず正のデー
タとして出力する正数化回路（１０）と、該正のデータ
と過去の最大値データとを比較すると共に次のベクトル
データを現在のデータとして該正数化回路（１０）に与
えるように指示する比較回路（２０）と、該比較回路
（２０）において該正のデータの方が該過去の最大値デ
ータより大きいときのみ該過去の最大値データを該正の
データによって置き換える更新回路（３０）とでハード
ウェア構成する。
Description
【０００１】
【産業上の利用分野】本発明は固定小数点型ディジタル
・シグナル・プロセッサに関し、特にブロック・フロー
ティングを行う固定小数点型のディジタル・シグナル・
プロセッサに関するものである。
・シグナル・プロセッサに関し、特にブロック・フロー
ティングを行う固定小数点型のディジタル・シグナル・
プロセッサに関するものである。
【０００２】固定小数点型ディジタル・シグナル・プロ
セッサ（以下、ＤＳＰと略称することがある。）を用い
て、ダイナミック・レンジの広い信号を処理する場合、
正規化処理により疑似浮動小数点型に変換して演算を行
うことが多い。このときに処理する信号が、ベクトル量
になっている場合は処理量を抑えるために同一ベクトル
の成分に対しては、個々にシフト量に応じてスケーリン
グを行うのではなく、全ての成分に対して最適なシフト
量を算出しその値に応じて一括して信号を持ち上げるこ
とが多い。
セッサ（以下、ＤＳＰと略称することがある。）を用い
て、ダイナミック・レンジの広い信号を処理する場合、
正規化処理により疑似浮動小数点型に変換して演算を行
うことが多い。このときに処理する信号が、ベクトル量
になっている場合は処理量を抑えるために同一ベクトル
の成分に対しては、個々にシフト量に応じてスケーリン
グを行うのではなく、全ての成分に対して最適なシフト
量を算出しその値に応じて一括して信号を持ち上げるこ
とが多い。
【０００３】
【従来の技術】図４は上記のような最適なシフト量を算
出するための説明図であり、同図(1)にはデータ・フォ
ーマット例が示されており、最上位ビットは符号を表
し、正の場合は“０”、負の場合は“１”となる。ま
た、固定小数点位置「・」はビット「１４」とビット
「１３」との間にある。
出するための説明図であり、同図(1)にはデータ・フォ
ーマット例が示されており、最上位ビットは符号を表
し、正の場合は“０”、負の場合は“１”となる。ま
た、固定小数点位置「・」はビット「１４」とビット
「１３」との間にある。
【０００４】同図(2) には正の数に対するシフト量の算
出例が示されており、“１”が最初に現れるビット
「９」が、ビット「１４」の固定小数点位置に来るまで
に必要なシフト量「５」を算出する。
出例が示されており、“１”が最初に現れるビット
「９」が、ビット「１４」の固定小数点位置に来るまで
に必要なシフト量「５」を算出する。
【０００５】同図(3) には負の数に対するシフト量の算
出例が示されており、“０”が最初に現れるビット
「６」が、ビット「１４」の固定小数点位置に来るまで
に必要なシフト量「８」を算出する。
出例が示されており、“０”が最初に現れるビット
「６」が、ビット「１４」の固定小数点位置に来るまで
に必要なシフト量「８」を算出する。
【０００６】図５に上記のようなビットシフト量の算出
を行う従来のＤＳＰの回路例を示す。データＲＡＭ１、
Ａレジスタ（Ａreg)２、Ｃレジスタ（Ｃreg)３、ＳＴレ
ジスタ（ＳＴreg)４、ＳＦＴレジスタ（ＳＦＴreg)５は
それぞれ算術演算回路（ＡＬＵ）６並びにデータ・バス
Ｂ１，Ｂ２につながれている。
を行う従来のＤＳＰの回路例を示す。データＲＡＭ１、
Ａレジスタ（Ａreg)２、Ｃレジスタ（Ｃreg)３、ＳＴレ
ジスタ（ＳＴreg)４、ＳＦＴレジスタ（ＳＦＴreg)５は
それぞれ算術演算回路（ＡＬＵ）６並びにデータ・バス
Ｂ１，Ｂ２につながれている。
【０００７】ここで、データＲＡＭ１は変数を格納する
ためのメモリであり、Ａレジスタ２は演算入力用レジス
タ、Ｃレジスタ３は演算結果格納用レジスタ、ＳＴレジ
スタ４は演算結果を反映したフラグ用レジスタ、ＳＦＴ
レジスタ５はシフト演算を行うときのシフト量を格納す
るためのレジスタである。
ためのメモリであり、Ａレジスタ２は演算入力用レジス
タ、Ｃレジスタ３は演算結果格納用レジスタ、ＳＴレジ
スタ４は演算結果を反映したフラグ用レジスタ、ＳＦＴ
レジスタ５はシフト演算を行うときのシフト量を格納す
るためのレジスタである。
【０００８】図６に図５のＤＳＰ回路の動作における従
来のブロック・フローティング演算のフローが示されて
おり、初めにＣＰＵ（図示せず）は、Ａレジスタ２を初
期化（実際には“０”をセット) し（ステップＳ１
１）、データＲＡＭ１からブロック・フローティングの
対象となるデータをＣレジスタ３にロードする（ステッ
プＳ１２）。
来のブロック・フローティング演算のフローが示されて
おり、初めにＣＰＵ（図示せず）は、Ａレジスタ２を初
期化（実際には“０”をセット) し（ステップＳ１
１）、データＲＡＭ１からブロック・フローティングの
対象となるデータをＣレジスタ３にロードする（ステッ
プＳ１２）。
【０００９】次に、ＡＬＵ６は「２」の補数表現のため
にＣレジスタ３の絶対値をとり（ステップＳ１３）、正
の値として最大値が格納されているＡレジスタ２の値と
比較する（ステップＳ１３）。Ｃレジスタ３の値≧Ａレ
ジスタ２の値であれば、Ｃレジスタ３に格納されている
値を新たな最大値としてＡレジスタ２にストアする。Ｃ
レジスタ３の値＜Ａレジスタ２であればステップＳ１５
はスキップする。
にＣレジスタ３の絶対値をとり（ステップＳ１３）、正
の値として最大値が格納されているＡレジスタ２の値と
比較する（ステップＳ１３）。Ｃレジスタ３の値≧Ａレ
ジスタ２の値であれば、Ｃレジスタ３に格納されている
値を新たな最大値としてＡレジスタ２にストアする。Ｃ
レジスタ３の値＜Ａレジスタ２であればステップＳ１５
はスキップする。
【００１０】以上の処理をベクトルの次数分だけループ
処理する（ステップＳ１６）。これで、絶対値が最大と
なる値が検出できる。
処理する（ステップＳ１６）。これで、絶対値が最大と
なる値が検出できる。
【００１１】その後、Ａレジスタ２の値はＣレジスタ３
に転送され（ステップＳ２１）、このＣレジスタ３の値
を正規化し（ステップＳ２２）、得られたシフト量をＳ
ＦＴレジスタ５にセットする。
に転送され（ステップＳ２１）、このＣレジスタ３の値
を正規化し（ステップＳ２２）、得られたシフト量をＳ
ＦＴレジスタ５にセットする。
【００１２】そして、データＲＡＭ１に格納されている
データを再びＣレジスタ３にロードし（ステップＳ２
３）、このＣレジスタ３の値を上記のＳＦＴレジスタ５
にセットされた値だけ左方向にシフトし（ステップＳ２
４）、シフトした値をデータＲＡＭ１にストアしてスケ
ーリングを行う（ステップＳ２５）。
データを再びＣレジスタ３にロードし（ステップＳ２
３）、このＣレジスタ３の値を上記のＳＦＴレジスタ５
にセットされた値だけ左方向にシフトし（ステップＳ２
４）、シフトした値をデータＲＡＭ１にストアしてスケ
ーリングを行う（ステップＳ２５）。
【００１３】以上の処理をベクトルの次数分だけループ
処理する（ステップＳ２６）。
処理する（ステップＳ２６）。
【００１４】
【発明が解決しようとする課題】以上のように従来の固
定小数点ＤＳＰにおいては、図６に示すステップＳ１２
〜Ｓ１６に示すように、ベクトル量の信号に対して同一
ベクトルの成分のシフト量を求めるには全てのベクトル
成分について正規化するのに必要なシフト量を求め、そ
の中でシフト量の最も小さくなる値を算出するか、全て
のベクトル成分の絶対値が最大となる信号を探しその値
を正規化するのに必要なシフト量を算出する必要があ
り、プログラム制御のプロセッサで行うためにはサイク
ル数が全てのベクトル成分の数だけ必要であり非常に多
くなってしまうという問題があった。
定小数点ＤＳＰにおいては、図６に示すステップＳ１２
〜Ｓ１６に示すように、ベクトル量の信号に対して同一
ベクトルの成分のシフト量を求めるには全てのベクトル
成分について正規化するのに必要なシフト量を求め、そ
の中でシフト量の最も小さくなる値を算出するか、全て
のベクトル成分の絶対値が最大となる信号を探しその値
を正規化するのに必要なシフト量を算出する必要があ
り、プログラム制御のプロセッサで行うためにはサイク
ル数が全てのベクトル成分の数だけ必要であり非常に多
くなってしまうという問題があった。
【００１５】従って本発明は、ベクトルの各成分をその
成分内で絶対値が最大となる値を検出し、その値を正規
化するのに必要なシフト量により一括してスケーリング
を行う固定小数点型ディジタル・シグナル・プロセッサ
において、ベクトル量の信号に対して、同一ベクトルの
成分のシフト量を求めるのに要するサイクル数を削減さ
せることを目的とする。
成分内で絶対値が最大となる値を検出し、その値を正規
化するのに必要なシフト量により一括してスケーリング
を行う固定小数点型ディジタル・シグナル・プロセッサ
において、ベクトル量の信号に対して、同一ベクトルの
成分のシフト量を求めるのに要するサイクル数を削減さ
せることを目的とする。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る固定小数点型ディジタル・シグナル・
プロセッサは、図１に原理的に示すように、現在のデー
タが正か負かに関わらず正のデータとして出力する正数
化回路１０と、該正のデータと過去の最大値データとを
比較すると共に次のベクトルデータを現在のデータとし
て該正数化回路１０に与えるように指示する比較回路２
０と、該比較回路２０において該正のデータの方が該過
去の最大値データより大きいときのみ該過去の最大値デ
ータを該正のデータによって置き換える更新回路３０と
を備えている。
め、本発明に係る固定小数点型ディジタル・シグナル・
プロセッサは、図１に原理的に示すように、現在のデー
タが正か負かに関わらず正のデータとして出力する正数
化回路１０と、該正のデータと過去の最大値データとを
比較すると共に次のベクトルデータを現在のデータとし
て該正数化回路１０に与えるように指示する比較回路２
０と、該比較回路２０において該正のデータの方が該過
去の最大値データより大きいときのみ該過去の最大値デ
ータを該正のデータによって置き換える更新回路３０と
を備えている。
【００１７】この場合、比較回路２０での比較結果をフ
ラグとして該更新回路３０に与えてもよい。
ラグとして該更新回路３０に与えてもよい。
【００１８】
【作用】図１において、ベクトル量の現在のデータを受
けた正数化回路１０は、同一ベクトルの成分のシフト量
を求めるために、ベクトル成分の符号が正の場合にはそ
のまま、負の場合にはビットを反転させて正のデータと
して出力されて比較回路２０に与えられる。
けた正数化回路１０は、同一ベクトルの成分のシフト量
を求めるために、ベクトル成分の符号が正の場合にはそ
のまま、負の場合にはビットを反転させて正のデータと
して出力されて比較回路２０に与えられる。
【００１９】また、比較回路２０には更新回路３０から
の過去の最大値のデータも与えられ、正数化回路１０か
らの正のデータと比較される。
の過去の最大値のデータも与えられ、正数化回路１０か
らの正のデータと比較される。
【００２０】この比較の結果、過去の最大値データ＞正
のデータの場合には過去の最大値データは更新されない
が、過去の最大値データ＞正のデータとなる逆の場合に
は、比較回路２０からの制御により更新回路３０は正数
化回路１０からの正のデータに書き換えて更新する。
のデータの場合には過去の最大値データは更新されない
が、過去の最大値データ＞正のデータとなる逆の場合に
は、比較回路２０からの制御により更新回路３０は正数
化回路１０からの正のデータに書き換えて更新する。
【００２１】このようにして１つのベクトルデータの処
理を実行すると、比較回路２０は次のベクトルデータが
現在のベクトルデータとして正数化回路１０に与えられ
るように指示する。
理を実行すると、比較回路２０は次のベクトルデータが
現在のベクトルデータとして正数化回路１０に与えられ
るように指示する。
【００２２】このようにして、全てのベクトル成分につ
いての最大値をハードウェアにより迅速に求めることが
できる。
いての最大値をハードウェアにより迅速に求めることが
できる。
【００２３】
【実施例】図２に本発明に係る固定小数点型ディジタル
・シグナル・プロセッサの実施例が示されており、図５
に示した従来例と同様にデータＲＡＭ１、Ａレジスタ
（Ａreg)２、Ｃレジスタ（Ｃreg)３、ＳＴレジスタ（Ｓ
Ｔreg)４、ＳＦＴレジスタ（ＳＦＴreg)５はそれぞれ算
術演算回路（ＡＬＵ）６並びにデータ・バスＢ１，Ｂ２
につながれている。
・シグナル・プロセッサの実施例が示されており、図５
に示した従来例と同様にデータＲＡＭ１、Ａレジスタ
（Ａreg)２、Ｃレジスタ（Ｃreg)３、ＳＴレジスタ（Ｓ
Ｔreg)４、ＳＦＴレジスタ（ＳＦＴreg)５はそれぞれ算
術演算回路（ＡＬＵ）６並びにデータ・バスＢ１，Ｂ２
につながれている。
【００２４】本発明では、更に、Ｃレジスタ３の全ビッ
トを反転（“１”で図示）するビット反転部７と、この
ビット反転部７の出力ビット又はＣレジスタ３のそのま
まのデータ（“０”で図示）をＣレジスタ３の最上位
（ＭＳＢ）ビットにより選択するためのセレクタ８と、
ＳＴレジスタ４の選択信号（フラグ）によりセレクタ８
の出力データ（現在のデータの正のデータ）又はＡレジ
スタ２の出力データ（過去の最大値データ）を選択する
セレクタ９とを設けている。
トを反転（“１”で図示）するビット反転部７と、この
ビット反転部７の出力ビット又はＣレジスタ３のそのま
まのデータ（“０”で図示）をＣレジスタ３の最上位
（ＭＳＢ）ビットにより選択するためのセレクタ８と、
ＳＴレジスタ４の選択信号（フラグ）によりセレクタ８
の出力データ（現在のデータの正のデータ）又はＡレジ
スタ２の出力データ（過去の最大値データ）を選択する
セレクタ９とを設けている。
【００２５】尚、この実施例において、図１に示した正
数化回路１０はビット反転部７とセレクタ８とで構成さ
れ、比較回路２０がＡＬＵ６で構成され、更新回路３０
がセレクタ９とＡレジスタ２と（好ましくはＳＴレジス
タ４を含めて）で構成されている。
数化回路１０はビット反転部７とセレクタ８とで構成さ
れ、比較回路２０がＡＬＵ６で構成され、更新回路３０
がセレクタ９とＡレジスタ２と（好ましくはＳＴレジス
タ４を含めて）で構成されている。
【００２６】上記の実施例によるＤＳＰ回路の動作を図
３に示したブロック・フローティング演算のフローによ
り以下に説明する。
３に示したブロック・フローティング演算のフローによ
り以下に説明する。
【００２７】初めにＣＰＵ（図示せず）は、Ａレジスタ
２を初期化し（ステップＳ１）、データＲＡＭ１からブ
ロック・フローティングの対象となるデータをＣレジス
タ３にロードする（ステップＳ２）。
２を初期化し（ステップＳ１）、データＲＡＭ１からブ
ロック・フローティングの対象となるデータをＣレジス
タ３にロードする（ステップＳ２）。
【００２８】そして、Ｃレジスタ３の符号を示す最上位
（ＭＳＢ）ビットを制御信号として、セレタク８は、Ｃ
レジスタ３の値そのもの（図示では“０”で示されてい
る）か或いは全ビット反転したもの（図示では“１”で
示されている）を選択する。即ち、セレクタ８は、最上
位ビットが“０”であれば正の数であるのでＣレジスタ
３の値そのものを選択する。最上位ビットが“１”であ
れば負の数であるのでＣレジスタ３の値を全ビット反転
したものを選択する。
（ＭＳＢ）ビットを制御信号として、セレタク８は、Ｃ
レジスタ３の値そのもの（図示では“０”で示されてい
る）か或いは全ビット反転したもの（図示では“１”で
示されている）を選択する。即ち、セレクタ８は、最上
位ビットが“０”であれば正の数であるのでＣレジスタ
３の値そのものを選択する。最上位ビットが“１”であ
れば負の数であるのでＣレジスタ３の値を全ビット反転
したものを選択する。
【００２９】こうしてセレクタ８によりいずれの場合も
正の数に変換された値をＡＬＵ６により、これまでの最
大値が入っているＡレジスタ２の値と比較をし（ステッ
プＳ３）、その結果がＳＴレジスタ４にフラグとして反
映される。
正の数に変換された値をＡＬＵ６により、これまでの最
大値が入っているＡレジスタ２の値と比較をし（ステッ
プＳ３）、その結果がＳＴレジスタ４にフラグとして反
映される。
【００３０】このフラグをセレクタ９の制御信号として
用い、該フラグが“０”の場合( Ｃレジスタ３の値＜Ａ
レジスタ２の値のとき) には、Ａレジスタ２の値、即ち
これまでの最大値がＡレジスタ２に再ロードされる。制
御信号が“１”の場合（Ｃレジスタ３の値≧Ａレジスタ
２の値のとき) には、Ｃレジスタ３の値、即ち新たな最
大値がＡレジスタ２にロードされ最大値が更新される。
用い、該フラグが“０”の場合( Ｃレジスタ３の値＜Ａ
レジスタ２の値のとき) には、Ａレジスタ２の値、即ち
これまでの最大値がＡレジスタ２に再ロードされる。制
御信号が“１”の場合（Ｃレジスタ３の値≧Ａレジスタ
２の値のとき) には、Ｃレジスタ３の値、即ち新たな最
大値がＡレジスタ２にロードされ最大値が更新される。
【００３１】以上の処理をベクトルの次数分だけループ
処理を行う（ステップＳ４）。
処理を行う（ステップＳ４）。
【００３２】この後は図６の従来例と同様にして、絶対
値が最大となる値が検出でき、この値を正規化して得ら
れるシフト量をＳＦＴレジスタ５にセットしてデータＲ
ＡＭ１１に格納されているデータをＳＦＴレジスタ５に
セットされた値だけ左シフトしてスケーリングを行う
（ステップＳ２１〜Ｓ２６）。
値が最大となる値が検出でき、この値を正規化して得ら
れるシフト量をＳＦＴレジスタ５にセットしてデータＲ
ＡＭ１１に格納されているデータをＳＦＴレジスタ５に
セットされた値だけ左シフトしてスケーリングを行う
（ステップＳ２１〜Ｓ２６）。
【００３３】
【発明の効果】以上のように本発明に係る固定小数点型
ディジタル・シグナル・プロセッサによれば、現在のデ
ータが正か負かに関わらず正のデータとして出力する正
数化回路（１０）と、該正のデータと過去の最大値デー
タとを比較すると共に次のベクトルデータを現在のデー
タとして該正数化回路（１０）に与えるように指示する
比較回路（２０）と、該比較回路（２０）において該正
のデータの方が該過去の最大値データより大きいときの
み該過去の最大値データを該正のデータによって置き換
える更新回路（３０）とを備えているので、最大値の更
新をハードウェアにより行っており、同一ベクトルの成
分のシフト量を求めるのに要するサイクル数を削減する
ことができる。
ディジタル・シグナル・プロセッサによれば、現在のデ
ータが正か負かに関わらず正のデータとして出力する正
数化回路（１０）と、該正のデータと過去の最大値デー
タとを比較すると共に次のベクトルデータを現在のデー
タとして該正数化回路（１０）に与えるように指示する
比較回路（２０）と、該比較回路（２０）において該正
のデータの方が該過去の最大値データより大きいときの
み該過去の最大値データを該正のデータによって置き換
える更新回路（３０）とを備えているので、最大値の更
新をハードウェアにより行っており、同一ベクトルの成
分のシフト量を求めるのに要するサイクル数を削減する
ことができる。
【図１】本発明に係る固定小数点ディジタル・シグナル
・プロセッサの構成を原理的に示したブロック図であ
る。
・プロセッサの構成を原理的に示したブロック図であ
る。
【図２】本発明に係る固定小数点ディジタル・シグナル
・プロセッサの実施例の構成を示したブロック図であ
る。
・プロセッサの実施例の構成を示したブロック図であ
る。
【図３】本発明に係る固定小数点ディジタル・シグナル
・プロセッサの実施例の動作を説明するためのフローチ
ャート図である。
・プロセッサの実施例の動作を説明するためのフローチ
ャート図である。
【図４】固定小数点ディジタル・シグナル・プロセッサ
においてシフト量を算出するときの原理を説明するため
の図である。
においてシフト量を算出するときの原理を説明するため
の図である。
【図５】従来例を示したブロック図である。
【図６】従来例の動作を説明するためのフローチャート
図である。
図である。
１０ 正数化回路 ７ ビット反転部 ８ セレクタ ２０ 比較回路 ６ ＡＬＵ（算術演算回路） ３０ 更新回路 ９ セレクタ ２ Ａレジスタ 図中、同一符号は同一又は相当部分を示す。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 7/24 8842−5Ｊ
Claims (2)
- 【請求項１】 ベクトルの各成分をその成分内で絶対値
が最大となる値を検出し、その値を正規化するのに必要
なシフト量により一括してスケーリングを行う固定小数
点型ディジタル・シグナル・プロセッサにおいて、 現在のデータが正か負かに関わらず正のデータとして出
力する正数化回路（１０）と、 該正のデータと過去の最大値データとを比較すると共に
次のベクトルデータを現在のデータとして該正数化回路
（１０）に与えるように指示する比較回路（２０）と、 該比較回路（２０）において該正のデータの方が該過去
の最大値データより大きいときのみ該過去の最大値デー
タを該正のデータによって置き換える更新回路（３０）
と、 を備えたことを特徴とする固定小数点型ディジタル・シ
グナル・プロセッサ。 - 【請求項２】 該比較回路（２０）での比較結果をフラ
グとして該更新回路（３０）に与えることを特徴とした
請求項１に記載の固定小数点ディジタル・シグナル・プ
ロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5232159A JPH0784753A (ja) | 1993-09-20 | 1993-09-20 | 固定小数点型ディジタル・シグナル・プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5232159A JPH0784753A (ja) | 1993-09-20 | 1993-09-20 | 固定小数点型ディジタル・シグナル・プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784753A true JPH0784753A (ja) | 1995-03-31 |
Family
ID=16934924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5232159A Withdrawn JPH0784753A (ja) | 1993-09-20 | 1993-09-20 | 固定小数点型ディジタル・シグナル・プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784753A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002527777A (ja) * | 1998-10-06 | 2002-08-27 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 音声信号標本値の符号化または復号化のための方法並びに符号化器ないし復号化器 |
| JP2014179065A (ja) * | 2013-02-18 | 2014-09-25 | Fujitsu Ltd | データ処理装置、データ処理方法およびデータ処理プログラム |
-
1993
- 1993-09-20 JP JP5232159A patent/JPH0784753A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002527777A (ja) * | 1998-10-06 | 2002-08-27 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 音声信号標本値の符号化または復号化のための方法並びに符号化器ないし復号化器 |
| JP2014179065A (ja) * | 2013-02-18 | 2014-09-25 | Fujitsu Ltd | データ処理装置、データ処理方法およびデータ処理プログラム |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |