JPH0782760B2 - 画像メモリ素子 - Google Patents
画像メモリ素子Info
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- JPH0782760B2 JPH0782760B2 JP63221167A JP22116788A JPH0782760B2 JP H0782760 B2 JPH0782760 B2 JP H0782760B2 JP 63221167 A JP63221167 A JP 63221167A JP 22116788 A JP22116788 A JP 22116788A JP H0782760 B2 JPH0782760 B2 JP H0782760B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、光電変換機能とメモリ機能を有する画像メ
モリ素子に関するものである。
モリ素子に関するものである。
第２図はエレクトロニクス誌，昭和57年７月（p.681−7
13｝の坂本氏の論文「次世代産業基板技術研究開発制度
にみるわが国の最先端エレクトロニクス技術」に記載さ
れていた従来の３次元回路素子構造を画像処理プロセッ
サを示す構成図である。同図に示すように、最上層に各
画素を走査する走査回路を含むCCD型撮像素子等の光電
変換部１を形成しており、この光電変換部１の下層に前
記処理回路としてのA/D変換部２、その下層にSRAM等の
半導体メモリより構成されるメモリ３、その下層に画像
処理を行う演算部４、その下層に電源・駆動部５が形成
されている。これらの騒動回路１〜５は個別の単結晶層
６に形成され、各単結晶層6,6…間に絶縁膜７を設ける
ことで層間分離されている。
13｝の坂本氏の論文「次世代産業基板技術研究開発制度
にみるわが国の最先端エレクトロニクス技術」に記載さ
れていた従来の３次元回路素子構造を画像処理プロセッ
サを示す構成図である。同図に示すように、最上層に各
画素を走査する走査回路を含むCCD型撮像素子等の光電
変換部１を形成しており、この光電変換部１の下層に前
記処理回路としてのA/D変換部２、その下層にSRAM等の
半導体メモリより構成されるメモリ３、その下層に画像
処理を行う演算部４、その下層に電源・駆動部５が形成
されている。これらの騒動回路１〜５は個別の単結晶層
６に形成され、各単結晶層6,6…間に絶縁膜７を設ける
ことで層間分離されている。
このような構成において、第３図のブロック構成図に示
すように、光電変換部１のイメージセンサ1aにより光電
変換された光信号電荷は、走査回路1bを介してA/D変換
回路２に転送され、このA/D変換回路２によりA/D変換さ
れ、ディジタル信号としてのメモリ３に記憶される。ま
た、読出し時に演算部４が、メモリ３から記憶内容を取
出し、映像信号を出力する。
すように、光電変換部１のイメージセンサ1aにより光電
変換された光信号電荷は、走査回路1bを介してA/D変換
回路２に転送され、このA/D変換回路２によりA/D変換さ
れ、ディジタル信号としてのメモリ３に記憶される。ま
た、読出し時に演算部４が、メモリ３から記憶内容を取
出し、映像信号を出力する。
第４図（ａ）は、第２図で示した光電変換回路１の一例
としてSOI構造をした固体撮像素子の一画素分を示す断
面図、第４図（ｂ）はその等価回路を複数画素分につい
て示す図である。なお、ここで示した光電変換回路はVL
SIテクノロジーシンポジウムの講演集［５月,1985］に
おけるS.ヒロセ氏他の論文「２層の活性領域に作成され
た10ビット・ニリア・イメージセンサ」に開示されてい
る。
としてSOI構造をした固体撮像素子の一画素分を示す断
面図、第４図（ｂ）はその等価回路を複数画素分につい
て示す図である。なお、ここで示した光電変換回路はVL
SIテクノロジーシンポジウムの講演集［５月,1985］に
おけるS.ヒロセ氏他の論文「２層の活性領域に作成され
た10ビット・ニリア・イメージセンサ」に開示されてい
る。
同図（ａ）に示すように、半導体基板10上にSiO2膜11が
形成され、このSiO2膜11上にｐ型シリコン領域12が形成
されている（SOI構造）。ｐ型シリコン領域12の上層部
にはｎ型シリコン領域13,14が形成されており、ｎ型シ
リコン領域13,14間のｐ型シリコン領域12上にSiO2膜15
を介してポリシリコンゲート16が形成されている。ま
た、ｎ型シリコン領域13上にAl配線17が、ｐ型シリコン
領域12上の端部にAl配線18がそれぞれSiO2膜15を貫通し
て形成されている。SiO2膜15は、ポリシリコンゲート1
6、及びｐ型シリコン領域12を覆っている。なお、20は
入射光である。
形成され、このSiO2膜11上にｐ型シリコン領域12が形成
されている（SOI構造）。ｐ型シリコン領域12の上層部
にはｎ型シリコン領域13,14が形成されており、ｎ型シ
リコン領域13,14間のｐ型シリコン領域12上にSiO2膜15
を介してポリシリコンゲート16が形成されている。ま
た、ｎ型シリコン領域13上にAl配線17が、ｐ型シリコン
領域12上の端部にAl配線18がそれぞれSiO2膜15を貫通し
て形成されている。SiO2膜15は、ポリシリコンゲート1
6、及びｐ型シリコン領域12を覆っている。なお、20は
入射光である。
第４図（ａ）のｐ型シリコン領域12とｎ型シリコン領域
14とのpn接合により、第４図（ｂ）で示したフォトダイ
オードPDを形成し、ｐ型シリコン領域12,n型シリコン領
域13,14を及びポリシリコンゲード16により第４図
（ｂ）で示したトランジスタＴを形成している。また、
ポリシリコンゲート16が水平信号線、Al配線層17が垂直
信号線として機能する。
14とのpn接合により、第４図（ｂ）で示したフォトダイ
オードPDを形成し、ｐ型シリコン領域12,n型シリコン領
域13,14を及びポリシリコンゲード16により第４図
（ｂ）で示したトランジスタＴを形成している。また、
ポリシリコンゲート16が水平信号線、Al配線層17が垂直
信号線として機能する。
このような構成において、光20がフォトダイオードPDに
照射すると、フォトダイオードPDにおいて電荷が発生
し、ポリシリコンゲート16に所定電圧が印加されること
でオン状態となったトランジスタＴを介してAl配線層17
に電流が流れることで光電変換及び信号走査が行われ
る。
照射すると、フォトダイオードPDにおいて電荷が発生
し、ポリシリコンゲート16に所定電圧が印加されること
でオン状態となったトランジスタＴを介してAl配線層17
に電流が流れることで光電変換及び信号走査が行われ
る。
第５図は積層構造の光電変換回路である従来の固体撮像
素子の基本的構成を示す回路構成図である。同図に示す
ように、最上層L1にフォトダイオードPDアレイが、最上
層L1下の層L2に走査用スイッチングトランジスタST等に
より走査回路が設けられている。なお、ｌは走査用信号
線である。
素子の基本的構成を示す回路構成図である。同図に示す
ように、最上層L1にフォトダイオードPDアレイが、最上
層L1下の層L2に走査用スイッチングトランジスタST等に
より走査回路が設けられている。なお、ｌは走査用信号
線である。
しかしながら、第４図及び第５図で示した光電変換回路
では、最上層に、光電変換を行うフォトダイオードPDに
加え、Al配線層17,走査用信号線l1等が設けられるた
め、その分開口率が低下し、光電変換感度が損われると
いう問題点を含んでいる。
では、最上層に、光電変換を行うフォトダイオードPDに
加え、Al配線層17,走査用信号線l1等が設けられるた
め、その分開口率が低下し、光電変換感度が損われると
いう問題点を含んでいる。
一方、最上層全てに光電変換機能をもたせ、その下層に
走査部を設け、開口率を100％に上げることで光電変換
感度を向上させた固定撮像素子がある。第６図はその一
例を示す断面図である。この図は１画素の固定撮像素子
を示している。この固体撮像素子は、テレビジョン学会
技術報告（Vol.5,29 ED606 1981年）における馬路氏他
の論文「非晶質Siを用いた単板カラー固体撮像素子の設
計，試作，特性評価」に開示されている。
走査部を設け、開口率を100％に上げることで光電変換
感度を向上させた固定撮像素子がある。第６図はその一
例を示す断面図である。この図は１画素の固定撮像素子
を示している。この固体撮像素子は、テレビジョン学会
技術報告（Vol.5,29 ED606 1981年）における馬路氏他
の論文「非晶質Siを用いた単板カラー固体撮像素子の設
計，試作，特性評価」に開示されている。
第６図に示すように、光電変換面として、上層部全面に
アモルファスSi:H膜31が形成されたイメージセンサ部1a
と、その下層に形成されている走行回路部1bより構成さ
れている。
アモルファスSi:H膜31が形成されたイメージセンサ部1a
と、その下層に形成されている走行回路部1bより構成さ
れている。
イメージセンサ部1aは最上層からガラス板32,色フィル
タ33,接着剤34,透明電極35,アモルファスSi;H膜31が形
成されている。一方、走査回路1bはｐ層21の上層部に形
成されたn+ソース，ドレイン拡散層22,23と、これらのn
+ソース，ドレイン拡散層22,23間のｐ間21上に周囲を絶
縁膜24で覆われて形成されているポリシリコンゲート25
とにより走査回路用のスイッチングトランジスタを形成
している。またポリシリコンゲート25は水平信号線とし
て機能している。
タ33,接着剤34,透明電極35,アモルファスSi;H膜31が形
成されている。一方、走査回路1bはｐ層21の上層部に形
成されたn+ソース，ドレイン拡散層22,23と、これらのn
+ソース，ドレイン拡散層22,23間のｐ間21上に周囲を絶
縁膜24で覆われて形成されているポリシリコンゲート25
とにより走査回路用のスイッチングトランジスタを形成
している。またポリシリコンゲート25は水平信号線とし
て機能している。
n+ソース拡散層22は第１のAl層26及び第２のAl層27を介
して、光電変換を行うアモルファスSi;H膜31と電気的接
続される。一方、n+ドレイン拡散層23上にはAl垂直信号
線28が形成されている。なお、29は層間絶縁膜、30はｎ
型Si基板である。
して、光電変換を行うアモルファスSi;H膜31と電気的接
続される。一方、n+ドレイン拡散層23上にはAl垂直信号
線28が形成されている。なお、29は層間絶縁膜、30はｎ
型Si基板である。
このように上層全面に光電変換機能をもたせることで開
口率を100％にし光電変換感度の向上を図っている。し
かしながら、このように光電変換感度に上げた場合で
も、第２図，第３図で示したように光電変換されたアナ
ログ電気信号はA/D変換回路２によりディジタル化した
あと、メモリ３に記憶する必要がある。このため、時系
列な信号変換手段が必要となり、さらにA/D変換器を設
ける分だけ構成が複雑になるという問題点があった。
口率を100％にし光電変換感度の向上を図っている。し
かしながら、このように光電変換感度に上げた場合で
も、第２図，第３図で示したように光電変換されたアナ
ログ電気信号はA/D変換回路２によりディジタル化した
あと、メモリ３に記憶する必要がある。このため、時系
列な信号変換手段が必要となり、さらにA/D変換器を設
ける分だけ構成が複雑になるという問題点があった。
上記した問題を回避するための画像メモリ素子として、
IEEEエレクトロンデバイス誌ED−32（1985年）における
H.ヤマサキ氏他の論文「MNOSメモリゲートを内蔵する固
体撮像素子」に開示されたものがある。
IEEEエレクトロンデバイス誌ED−32（1985年）における
H.ヤマサキ氏他の論文「MNOSメモリゲートを内蔵する固
体撮像素子」に開示されたものがある。
第７図（ａ）及び（ｂ）はこの画像メモリ素子の基本構
造を示す回路構成図及び１画素の断面構造を示す断面図
である。
造を示す回路構成図及び１画素の断面構造を示す断面図
である。
第７図（ａ）において、41は水平走査回路、42は垂直走
査回路、43は読出し／書込み切換回路、44は水平スイッ
チMOSトランジスタ、45は読出し信号検出用の積分回
路、VSは映像信号出力信号線、VOUTは映像出力、PCDは
オーバーフロードレイン端子、POGはオーバーフローゲ
ート端子、l2はAl水平選択、l3はAl垂直信号線、l4はオ
ーバーフロードレイン線である。また、46は１画素分の
画像メモリ構成部を示し、フォトダイオードPD及び、オ
ーバーフローゲート、MNOSメモリゲート及び転送ゲート
をそれぞ有するトランジスタT1〜T3より構成されてい
る。
査回路、43は読出し／書込み切換回路、44は水平スイッ
チMOSトランジスタ、45は読出し信号検出用の積分回
路、VSは映像信号出力信号線、VOUTは映像出力、PCDは
オーバーフロードレイン端子、POGはオーバーフローゲ
ート端子、l2はAl水平選択、l3はAl垂直信号線、l4はオ
ーバーフロードレイン線である。また、46は１画素分の
画像メモリ構成部を示し、フォトダイオードPD及び、オ
ーバーフローゲート、MNOSメモリゲート及び転送ゲート
をそれぞ有するトランジスタT1〜T3より構成されてい
る。
第７図（ｂ）に示ように各画素46は、ｐ型Si基板50上層
部に４つのn+拡散層51〜54を形成している。n+拡散層5
1,52間のｐ型Si基板50上にSiO2膜55を介してポリシリコ
ンからなるオーバーフローゲートOGが形成されている。
また、n+拡散層52,53間のｐ型Si基板50上にポリシリコ
ンからなるMNOSメモリゲートMGがSiO2膜55及びSi3N4膜5
6を介して形成され、n+拡散層53,54間のｐ型Si基板50上
にポリシリコンからなる転送ゲートTGがSiO2膜55を介し
て形成されている。そして、n+拡散層51,52とオーバー
フロートゲートOGによりトランジスタT1を、n+拡散層散
52,53とMNOSメモリゲートMGによりメモリトランジタT2
を、n+拡散層53,54と転送ゲートTGによりトランジスタT
3を、n+拡散層52とｐ型Si基板50とのph接合によりフォ
トダイオードPDを形成している。上記したトランジスタ
T2,T3によりデュアルゲートトランジスタを構成してい
る。また、n+拡散層54上にSiO2膜55,Si3N4膜56を貫通し
てAl垂直信号l3が形成され、n+拡散層51上にSiO2膜55,S
i3N4膜56を貫通してオーバーフロードレイン線l4が形成
されている。
部に４つのn+拡散層51〜54を形成している。n+拡散層5
1,52間のｐ型Si基板50上にSiO2膜55を介してポリシリコ
ンからなるオーバーフローゲートOGが形成されている。
また、n+拡散層52,53間のｐ型Si基板50上にポリシリコ
ンからなるMNOSメモリゲートMGがSiO2膜55及びSi3N4膜5
6を介して形成され、n+拡散層53,54間のｐ型Si基板50上
にポリシリコンからなる転送ゲートTGがSiO2膜55を介し
て形成されている。そして、n+拡散層51,52とオーバー
フロートゲートOGによりトランジスタT1を、n+拡散層散
52,53とMNOSメモリゲートMGによりメモリトランジタT2
を、n+拡散層53,54と転送ゲートTGによりトランジスタT
3を、n+拡散層52とｐ型Si基板50とのph接合によりフォ
トダイオードPDを形成している。上記したトランジスタ
T2,T3によりデュアルゲートトランジスタを構成してい
る。また、n+拡散層54上にSiO2膜55,Si3N4膜56を貫通し
てAl垂直信号l3が形成され、n+拡散層51上にSiO2膜55,S
i3N4膜56を貫通してオーバーフロードレイン線l4が形成
されている。
メモリトランジスタT2におけるMNOSメモリゲートMGはSi
O2膜55とSi3N4膜56とにより構成された複合膜により、
信号を書き込みたい時に、信号の記憶を行っている。す
なわち、光励起電荷の一部を、Si3N4膜56内及びSiO2膜5
5とSi3N4膜56との界面にあるトラップに捕獲してフラッ
トバンド電圧VFBを変更することで画像情報をアナログ
記憶する。また、転送ゲートTGを有するトランジスタT3
は、オフ状態となることでメモリトランジスタT2に蓄積
された電荷がAl垂直信号線l3に流出するのを防ぐ働きを
する。トランジスタT1のオーバーフローゲートOG,n+拡
散層51はそれぞれオーバーフローゲート端子POG,オーバ
ーフロードレイン端子PODに接続されることで、書込み
時には後述するようにファトダイオードPDのプリセット
動作を行う。さらに撮像時には、強い光がフォトダイオ
ードPDに照射した場合にフォトダイオードPDよりあふれ
る電荷を掃きだしブルーミングを抑制するオーバーフロ
ードレインとしての役目も果たす。また、オーバーフロ
ーゲート端子POG及びオーバーフロードレイン端子PODは
読出し時において、後述するように一定量の電荷を発生
源となる。
O2膜55とSi3N4膜56とにより構成された複合膜により、
信号を書き込みたい時に、信号の記憶を行っている。す
なわち、光励起電荷の一部を、Si3N4膜56内及びSiO2膜5
5とSi3N4膜56との界面にあるトラップに捕獲してフラッ
トバンド電圧VFBを変更することで画像情報をアナログ
記憶する。また、転送ゲートTGを有するトランジスタT3
は、オフ状態となることでメモリトランジスタT2に蓄積
された電荷がAl垂直信号線l3に流出するのを防ぐ働きを
する。トランジスタT1のオーバーフローゲートOG,n+拡
散層51はそれぞれオーバーフローゲート端子POG,オーバ
ーフロードレイン端子PODに接続されることで、書込み
時には後述するようにファトダイオードPDのプリセット
動作を行う。さらに撮像時には、強い光がフォトダイオ
ードPDに照射した場合にフォトダイオードPDよりあふれ
る電荷を掃きだしブルーミングを抑制するオーバーフロ
ードレインとしての役目も果たす。また、オーバーフロ
ーゲート端子POG及びオーバーフロードレイン端子PODは
読出し時において、後述するように一定量の電荷を発生
源となる。
読出し／書込み切換回路43により、正の書込み電圧、あ
るいは負の消去パルス電圧をメモリトランジスタT2のMN
OSメモリゲートMGに与えることでメモリトランジスタT2
への書込み及び消去が行える。一方、画素46の記憶内容
の読出し（撮像時も含む）は、水平走査回路41及び垂直
走査回路42によりそれぞれAl垂直信号線l3及びAl水平選
択線l2を介して走査パルスを与え各画素46を走行し情報
を読出すことで行える。
るいは負の消去パルス電圧をメモリトランジスタT2のMN
OSメモリゲートMGに与えることでメモリトランジスタT2
への書込み及び消去が行える。一方、画素46の記憶内容
の読出し（撮像時も含む）は、水平走査回路41及び垂直
走査回路42によりそれぞれAl垂直信号線l3及びAl水平選
択線l2を介して走査パルスを与え各画素46を走行し情報
を読出すことで行える。
第８図は第７図で示した画像メモリへの書込み動作を説
明するためのポテンシャル分布図であり、特に、フォト
ダイオードPDを形成するn+拡散層52とMNOSメモリゲート
MG下のｐ型シリコン基板１表面（以下「基板表面）と言
う。）のポテンシャル分布を示す。同図において、下方
が正の電位方向である。以下、同図参照しつつ書込み原
理について説明する。
明するためのポテンシャル分布図であり、特に、フォト
ダイオードPDを形成するn+拡散層52とMNOSメモリゲート
MG下のｐ型シリコン基板１表面（以下「基板表面）と言
う。）のポテンシャル分布を示す。同図において、下方
が正の電位方向である。以下、同図参照しつつ書込み原
理について説明する。
まず、オーバーフローゲート端子POGよりトランジスタT
1のオーバーフローゲートOGにリセットパルスを与え、
同図（ａ）に示すように、全画素46のフォトダイオード
PDを形成するn+拡散層52の電位をプリセット電位VSOに
設定し、プリセット状態の電荷量E0を決定する。
1のオーバーフローゲートOGにリセットパルスを与え、
同図（ａ）に示すように、全画素46のフォトダイオード
PDを形成するn+拡散層52の電位をプリセット電位VSOに
設定し、プリセット状態の電荷量E0を決定する。
この状態で光を一定の積分期間Tiの間フォトダイオード
PDに入射すると、光励起した光信号電荷がn+拡散層52中
に蓄積され、同図（ｂ）に示すように電位かVSに下降す
る。なお、E2は光信号電荷量を示す。この動作はIEEE
J.Solid−State Circuits,Vol SC−2,no.12 p.65−73 S
ept 1967におけるG.P.Weckke氏の論文“Operation of p
−n junction photodetectors in a phonton flux inte
gration mode"に開示された、通常のMOS型固体撮像素子
におけるPFI（Photon−Flus Integration）モードと等
価である。
PDに入射すると、光励起した光信号電荷がn+拡散層52中
に蓄積され、同図（ｂ）に示すように電位かVSに下降す
る。なお、E2は光信号電荷量を示す。この動作はIEEE
J.Solid−State Circuits,Vol SC−2,no.12 p.65−73 S
ept 1967におけるG.P.Weckke氏の論文“Operation of p
−n junction photodetectors in a phonton flux inte
gration mode"に開示された、通常のMOS型固体撮像素子
におけるPFI（Photon−Flus Integration）モードと等
価である。
この後、メモリトランジスタT2のMNOSメモリゲートMGに
正の書込みパルス電圧を印加すると、MNOSメモリゲート
MG下の基板表面電位φMGが上昇し、n+拡散層52に蓄積さ
れた電荷が同図（ｃ）に示すように、MNOSメモリゲート
MG下にBBDモードで転送される。そして、n+拡散層52とM
NOSメモリゲートMG下に蓄積された電荷が釣り合った平
衡電位VSFで平衡状態となり、同図（ｄ）に示すように
電荷の転送が終了する。なお、E1はプリセット電荷量E0
の一部が転送されたバイアス電荷量である。
正の書込みパルス電圧を印加すると、MNOSメモリゲート
MG下の基板表面電位φMGが上昇し、n+拡散層52に蓄積さ
れた電荷が同図（ｃ）に示すように、MNOSメモリゲート
MG下にBBDモードで転送される。そして、n+拡散層52とM
NOSメモリゲートMG下に蓄積された電荷が釣り合った平
衡電位VSFで平衡状態となり、同図（ｄ）に示すように
電荷の転送が終了する。なお、E1はプリセット電荷量E0
の一部が転送されたバイアス電荷量である。
その後、同図（ｅ）に示すようにMNOSメモリゲートMG下
の基板表面の電荷の一部が薄SiO2膜55をトンネル注入
し、SiO2膜55,Si3N4膜56界面のトラップに捕獲される。
その結果、メモリトランジスタT2におけるMNOSメモリゲ
ートMGのフラットバンド電圧VFBが上昇する。このフラ
ットバンド電圧VFBはMNOSメモリゲートMG下の基板表面
電位φMGとの負の相関があり、MNOSメモリゲートMGに与
える電圧が同じであれば、フラットバンド電圧VFBが高
い程基板表面電位φMGは低くなる。このように、フォト
ダイオードPDで光電変換された光情報がフラットバンド
電圧V18の変位としてメモリトランジスタT2のMNOSメモ
リゲートMGにアナログ情報として記憶されることにな
る。このため、A/D変換部を別途の設ける必要はない。
の基板表面の電荷の一部が薄SiO2膜55をトンネル注入
し、SiO2膜55,Si3N4膜56界面のトラップに捕獲される。
その結果、メモリトランジスタT2におけるMNOSメモリゲ
ートMGのフラットバンド電圧VFBが上昇する。このフラ
ットバンド電圧VFBはMNOSメモリゲートMG下の基板表面
電位φMGとの負の相関があり、MNOSメモリゲートMGに与
える電圧が同じであれば、フラットバンド電圧VFBが高
い程基板表面電位φMGは低くなる。このように、フォト
ダイオードPDで光電変換された光情報がフラットバンド
電圧V18の変位としてメモリトランジスタT2のMNOSメモ
リゲートMGにアナログ情報として記憶されることにな
る。このため、A/D変換部を別途の設ける必要はない。
このとき、プリセット電圧VSOが低い程、同一光信号電
荷量E2でも、プリセット電荷用EOが多いため、信号電荷
蓄積後のn+拡散層52の電位と正の書込みパレス印加時の
MNOSメモリゲートMG下の基板表面電位φMGとの差が大き
くなる。その結果、バイアス電荷量E1が増加することで
平衡電位VSFが上昇し、MNOSメモリゲートMG下に蓄積さ
れる電荷量は増加する。このため、MNOSメモリゲートMG
とトンネル絶縁膜であるSiO2膜55との電位差が大きくな
り、微細な入射光量でもSiO2膜55への電荷のトンネル注
入が起こり短時間で書込みが行える。しかしながら、プ
リセット電圧VSOを下げすぎると、バイアス電荷量E1が
増大しすぎ、光信号電荷量E2の増減にもかかわらずフラ
ットバンド電圧VFBが大きく変化してしまい、書込み可
能な光信号電荷量E2の範囲が減少してしまうため、この
点を考慮する必要がある。
荷量E2でも、プリセット電荷用EOが多いため、信号電荷
蓄積後のn+拡散層52の電位と正の書込みパレス印加時の
MNOSメモリゲートMG下の基板表面電位φMGとの差が大き
くなる。その結果、バイアス電荷量E1が増加することで
平衡電位VSFが上昇し、MNOSメモリゲートMG下に蓄積さ
れる電荷量は増加する。このため、MNOSメモリゲートMG
とトンネル絶縁膜であるSiO2膜55との電位差が大きくな
り、微細な入射光量でもSiO2膜55への電荷のトンネル注
入が起こり短時間で書込みが行える。しかしながら、プ
リセット電圧VSOを下げすぎると、バイアス電荷量E1が
増大しすぎ、光信号電荷量E2の増減にもかかわらずフラ
ットバンド電圧VFBが大きく変化してしまい、書込み可
能な光信号電荷量E2の範囲が減少してしまうため、この
点を考慮する必要がある。
第９図は第７図で示した画像メモリからの検出し動作を
説明するためのポテンシャル分布図であり、特にn+拡散
層52,メモリゲートMG下の基板表面、転送ゲートTG下の
表面基板及びn+拡散層拡散層53のポテンシャル分布を示
す。以下、同図を参照しつつ読出し原理について説明す
る。なお、読出し中は、転送ゲートTG下の基板表面電位
φTG、トランジスタT2のMNOSメモリゲートMGに走査パル
スが与えられた時の最大レベルの基板表面電位中φMG1
よりも高くなるようにトランジタT3の転送グートTGに電
圧をが印加されている。
説明するためのポテンシャル分布図であり、特にn+拡散
層52,メモリゲートMG下の基板表面、転送ゲートTG下の
表面基板及びn+拡散層拡散層53のポテンシャル分布を示
す。以下、同図を参照しつつ読出し原理について説明す
る。なお、読出し中は、転送ゲートTG下の基板表面電位
φTG、トランジスタT2のMNOSメモリゲートMGに走査パル
スが与えられた時の最大レベルの基板表面電位中φMG1
よりも高くなるようにトランジタT3の転送グートTGに電
圧をが印加されている。
まず、各画素46おけるメモリトランジスタT2のMNOSメモ
リゲートMGに、水平走査回路41により、Al水平走査線l2
を介して順次水平走査パルスを加える。すると、トラン
ジスタT1のソースであるn+拡散層52の電位はVSは、トラ
ンジスタT3のドレンインであるn+拡散層54へ与える電圧
が十分大きな場合、同図（ａ）に示すようにMNOSメモリ
ゲートMG下の基板表面電位中φMG1に固定される。なお
φMG1は消去状態、すなわちアナログ情報としての０書
込み状態におけるMNOSメモリゲートMG下の基板表面電
位、φMG2は光信号電荷の書込み状態におけるMNOSメモ
リゲートMG下の基板表面電位を示している。以下、基板
表面電位φMG1における読出し動作を説明を行う。この
とき、MNOSメモリゲートMGへの印加電圧は書込みが生じ
ない程度に十分小さいものとする。
リゲートMGに、水平走査回路41により、Al水平走査線l2
を介して順次水平走査パルスを加える。すると、トラン
ジスタT1のソースであるn+拡散層52の電位はVSは、トラ
ンジスタT3のドレンインであるn+拡散層54へ与える電圧
が十分大きな場合、同図（ａ）に示すようにMNOSメモリ
ゲートMG下の基板表面電位中φMG1に固定される。なお
φMG1は消去状態、すなわちアナログ情報としての０書
込み状態におけるMNOSメモリゲートMG下の基板表面電
位、φMG2は光信号電荷の書込み状態におけるMNOSメモ
リゲートMG下の基板表面電位を示している。以下、基板
表面電位φMG1における読出し動作を説明を行う。この
とき、MNOSメモリゲートMGへの印加電圧は書込みが生じ
ない程度に十分小さいものとする。
メモリゲートMGへの走査パルスが終了すると、トランジ
スタンT1のソースであるn+拡散層52は逆バイアスされ、
同図（ｂ）に示すようにポテンシャルウェルが形成され
る。このポテンシャルウェルの深さは走査パルス印加時
のMNOSメモリゲートMG下の基板表面電位φMG1により決
定される。
スタンT1のソースであるn+拡散層52は逆バイアスされ、
同図（ｂ）に示すようにポテンシャルウェルが形成され
る。このポテンシャルウェルの深さは走査パルス印加時
のMNOSメモリゲートMG下の基板表面電位φMG1により決
定される。
そして、水平走査の各帰線期間に相当する時間にオーバ
ーフローゲート端子POGより所定の電圧を与えることで
トランジスタT1のオーバーフローゲートOGをオンさせ、
オーバーフロードレイン端子PODより所定の電圧をトラ
ンジスタT1のドレインであるn+拡散層51に供給すること
で、同図（ｃ）に示すように、トランジスタT1のソース
でありかつフォトダイオードPDをも形成しているn+拡散
層52のものに電荷を注入する。
ーフローゲート端子POGより所定の電圧を与えることで
トランジスタT1のオーバーフローゲートOGをオンさせ、
オーバーフロードレイン端子PODより所定の電圧をトラ
ンジスタT1のドレインであるn+拡散層51に供給すること
で、同図（ｃ）に示すように、トランジスタT1のソース
でありかつフォトダイオードPDをも形成しているn+拡散
層52のものに電荷を注入する。
その後、各画素46のメモリトランジスタT2のMNOSメモリ
ゲートMGに順次走査パルスを加え、同図（ｄ）に示すよ
うにMNOSメモリゲートMGの基板表面電位φMG1レベルを
越えて蓄積された電荷が転送ゲートTGを介してn+拡散層
54に転送される。つまり、基板表面電位φMG1が低い
程、少量の電荷がn+拡散層54に転送されることになる。
このn+拡散層54に転送された電荷はAl垂直信号線l3,ト
ランジスタ44,積分回路45を介して映像出力vOUTとして
出力される。すなわち、この映像出力VOUTよりMNOSメモ
リゲートMGの記憶内容がアナログ情報として読出せる。
この動作では、MNOSメモリゲートMGがオンしたとき、n+
拡散層52からn+拡散層54に流れる電荷量はMNOSメモリゲ
ートMG下の基板表面電位φMGが小さい程、小さくなる。
また、前述したよう基板表面電位φMGはフラットバンド
電圧VFBと負の相関があることから、フラットバンド電
圧VFBが大きい程n+拡散層拡散層54に流れる電荷量は少
なくなる。従って、書込み時にMNOSメモリゲートMGに蓄
積された電荷量が多い程、つまり、光信号電荷量E2が多
い程、読出し時の映像出力VOUTは小さくなる。
ゲートMGに順次走査パルスを加え、同図（ｄ）に示すよ
うにMNOSメモリゲートMGの基板表面電位φMG1レベルを
越えて蓄積された電荷が転送ゲートTGを介してn+拡散層
54に転送される。つまり、基板表面電位φMG1が低い
程、少量の電荷がn+拡散層54に転送されることになる。
このn+拡散層54に転送された電荷はAl垂直信号線l3,ト
ランジスタ44,積分回路45を介して映像出力vOUTとして
出力される。すなわち、この映像出力VOUTよりMNOSメモ
リゲートMGの記憶内容がアナログ情報として読出せる。
この動作では、MNOSメモリゲートMGがオンしたとき、n+
拡散層52からn+拡散層54に流れる電荷量はMNOSメモリゲ
ートMG下の基板表面電位φMGが小さい程、小さくなる。
また、前述したよう基板表面電位φMGはフラットバンド
電圧VFBと負の相関があることから、フラットバンド電
圧VFBが大きい程n+拡散層拡散層54に流れる電荷量は少
なくなる。従って、書込み時にMNOSメモリゲートMGに蓄
積された電荷量が多い程、つまり、光信号電荷量E2が多
い程、読出し時の映像出力VOUTは小さくなる。
一方、メモリトランジスタT2に記憶した情報を消去する
には、全画素46のメモリトラジスタT2のメモリゲートMG
に大きな負の消去パルス電圧を同時に一定時間与え、Si
O2膜55から電荷をトンネル放出させフラットバンド電圧
VFBを下げることで行われる。この消去動作によりフラ
ットバンド電圧VFBは初期状態に戻る。
には、全画素46のメモリトラジスタT2のメモリゲートMG
に大きな負の消去パルス電圧を同時に一定時間与え、Si
O2膜55から電荷をトンネル放出させフラットバンド電圧
VFBを下げることで行われる。この消去動作によりフラ
ットバンド電圧VFBは初期状態に戻る。
次に撮像動作について説明する。まず、全画素46のトラ
ンジスタT3の転送ゲートTGに一定電圧を与え、書込みが
生じない程度の小さな電圧でメモリトランジスタT2のMN
ONSメモリゲートMGを周期的にオンさせ、n+拡散層52に
蓄積された光信号電荷をn+拡散層54から映像出力VOUTと
して出力する。このときn+拡散層54の電位をVDとすると
φMG＜VD,φMG＜VTGに設定する必要がある。これは、MN
OSメモリゲートMGに記憶されたフラットバンド電圧VFB
の変位による基板表面電位φMGの違いが映像出力VOUTに
影響を及ぼさなくするためである。
ンジスタT3の転送ゲートTGに一定電圧を与え、書込みが
生じない程度の小さな電圧でメモリトランジスタT2のMN
ONSメモリゲートMGを周期的にオンさせ、n+拡散層52に
蓄積された光信号電荷をn+拡散層54から映像出力VOUTと
して出力する。このときn+拡散層54の電位をVDとすると
φMG＜VD,φMG＜VTGに設定する必要がある。これは、MN
OSメモリゲートMGに記憶されたフラットバンド電圧VFB
の変位による基板表面電位φMGの違いが映像出力VOUTに
影響を及ぼさなくするためである。
従来の画像メモリ素子は以上のように構成されており、
第７図に示したようなアナログ光情報を直接記憶する構
成では、同一平面上に光電変換部，記憶部並びに走査回
路が設けられるため開口率が制限され、光電変換感度が
劣化するという問題点があった。
第７図に示したようなアナログ光情報を直接記憶する構
成では、同一平面上に光電変換部，記憶部並びに走査回
路が設けられるため開口率が制限され、光電変換感度が
劣化するという問題点があった。
また、第６図に示すような固体撮像素子を用いれば、開
口率は100％となるが、光信号電荷量をA/D変換してデジ
タル信号としてメモリに記憶させるため、前述した通り
A/D変換部が別途に必要となり構成が複雑になる。ま
た、光信号電荷量を時系列信号に一旦変更した後に、さ
らにA/D変換してメモリに記憶するため処理速度が遅く
なるという問題点があった。
口率は100％となるが、光信号電荷量をA/D変換してデジ
タル信号としてメモリに記憶させるため、前述した通り
A/D変換部が別途に必要となり構成が複雑になる。ま
た、光信号電荷量を時系列信号に一旦変更した後に、さ
らにA/D変換してメモリに記憶するため処理速度が遅く
なるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、光信号電荷をA/D変換器を用いずアナログ情
報としてメモリに記憶することができ、かつ光電変換感
度を向上させた画像メモリ素子を得ることを目的とす
る。
たもので、光信号電荷をA/D変換器を用いずアナログ情
報としてメモリに記憶することができ、かつ光電変換感
度を向上させた画像メモリ素子を得ることを目的とす
る。
この発明にかかる画像メモリ素子は、開口率100％の光
電変換部を有する第１の層と、前記第１の層下に形成さ
れ、前記光電変換部により変換された電荷量に応じてト
ランジスタ特性が変化することで前記電荷量を前画素一
括さてアナログ記憶するメモリトランジスタを有する第
２の層とを備え、前記第１の層と前記第２の層とは電気
的に直接接続されている。
電変換部を有する第１の層と、前記第１の層下に形成さ
れ、前記光電変換部により変換された電荷量に応じてト
ランジスタ特性が変化することで前記電荷量を前画素一
括さてアナログ記憶するメモリトランジスタを有する第
２の層とを備え、前記第１の層と前記第２の層とは電気
的に直接接続されている。
この発明における第１の層は、開口率100％の光電変換
部を有するため、光変換感度を大きく向上させることが
できる。
部を有するため、光変換感度を大きく向上させることが
できる。
第１図はこの発明の一実施例である画像メモリ素子の１
画素分を示す断面図である。なお、この画像メモリ素子
の基本構成は第７図（ａ）のほぼ同じである。但し光電
変換手段としてフォトダイオードPDを用いず、アモルフ
ァスSi:H膜31を用いている。
画素分を示す断面図である。なお、この画像メモリ素子
の基本構成は第７図（ａ）のほぼ同じである。但し光電
変換手段としてフォトダイオードPDを用いず、アモルフ
ァスSi:H膜31を用いている。
同図に示すように、下層部LDに第７図で示したMNOSメモ
リゲートMGを内蔵した画像メモリを形成し、上層部LUに
第６図で示したアモルファスSi:H膜31から成る光電変換
部を形成している。そして、Al層27とn+拡散層52との間
にAl層60がSiO2膜55及びSi3N4膜56を突き抜けて形成さ
れ、アモルファスSi:H膜31とn+拡散層52との電気的接続
を図っている。また上層部LUと下層部LD間の他の領域は
ポリイミド等からなる層間絶縁膜61により絶縁される。
この層間絶縁膜61は下層部LDの平坦化の役割も兼ねてい
る。なお、他の構成については、従来例で示した第６
図，第７図（ｂの同一符号で示したものと同じであるの
で説明は省略する。
リゲートMGを内蔵した画像メモリを形成し、上層部LUに
第６図で示したアモルファスSi:H膜31から成る光電変換
部を形成している。そして、Al層27とn+拡散層52との間
にAl層60がSiO2膜55及びSi3N4膜56を突き抜けて形成さ
れ、アモルファスSi:H膜31とn+拡散層52との電気的接続
を図っている。また上層部LUと下層部LD間の他の領域は
ポリイミド等からなる層間絶縁膜61により絶縁される。
この層間絶縁膜61は下層部LDの平坦化の役割も兼ねてい
る。なお、他の構成については、従来例で示した第６
図，第７図（ｂの同一符号で示したものと同じであるの
で説明は省略する。
このように構成することで、全面に形成された上層部LU
のアモルファスSi:H膜31により光電変換された電荷量に
基づき、MNOSメモリゲートMGのフラッドバンド電圧VFB
を変更することで光情報のアナログ記憶が行える。その
結果、開口率100％を維持しつつ、A/Dの変換部を必要と
しない画像メモリ素子を得ることができる。従って、こ
のメモリ素子を用いることで、高性能，高集積度な３次
元画像プロセッサを得ることができる。なお、この画像
メモリ素子における書込み，読出し及び撮像動作は高電
変換手段がフォトダイオードからアモルファスSi:H膜に
変わったのみで、他は第７図で示した画像メモリ素子と
同じである。
のアモルファスSi:H膜31により光電変換された電荷量に
基づき、MNOSメモリゲートMGのフラッドバンド電圧VFB
を変更することで光情報のアナログ記憶が行える。その
結果、開口率100％を維持しつつ、A/Dの変換部を必要と
しない画像メモリ素子を得ることができる。従って、こ
のメモリ素子を用いることで、高性能，高集積度な３次
元画像プロセッサを得ることができる。なお、この画像
メモリ素子における書込み，読出し及び撮像動作は高電
変換手段がフォトダイオードからアモルファスSi:H膜に
変わったのみで、他は第７図で示した画像メモリ素子と
同じである。
なお、この実施例では、不揮発性トランジスタとして、
Si3N4膜よりなるMNOS構造のものを示したが、フローテ
ィングゲートMOSFET構造,MONOS（Metal Oxide Nitride
Oxitde Semeconductor）等の他の不揮発性トランジスタ
を用いてもよい。すなわち、高信号電荷量に応じてフラ
ットバンド電圧VFB等のトランジスタ特性が変化するこ
とで、光信号電荷量をアナログ記憶できるトランジスタ
であれば代用できる。
Si3N4膜よりなるMNOS構造のものを示したが、フローテ
ィングゲートMOSFET構造,MONOS（Metal Oxide Nitride
Oxitde Semeconductor）等の他の不揮発性トランジスタ
を用いてもよい。すなわち、高信号電荷量に応じてフラ
ットバンド電圧VFB等のトランジスタ特性が変化するこ
とで、光信号電荷量をアナログ記憶できるトランジスタ
であれば代用できる。
また、この実施例では、光電変換手段としてアモルファ
スSi:H膜を示したが、ニュービコン膜（Zn1-xCdxTe）等
の他の光電変換膜を用いてもよい。
スSi:H膜を示したが、ニュービコン膜（Zn1-xCdxTe）等
の他の光電変換膜を用いてもよい。
以上説明したように、この発明によれば、第１の層の光
電変換部は開口率100％であるため、光電変換感度を大
きく向上させて光電変換を行うことができる。
電変換部は開口率100％であるため、光電変換感度を大
きく向上させて光電変換を行うことができる。
また、第１の層に電気的に直接接続される第２の層に形
成されるメモリトランジスタは、第１の層の光電変換部
により光電変換された電荷量に応じてトランジスタ特性
を変化させることにより、電荷量を全画素一括してアナ
ログ記憶する記憶するため別途にA/D変換部を設ける必
要はない。
成されるメモリトランジスタは、第１の層の光電変換部
により光電変換された電荷量に応じてトランジスタ特性
を変化させることにより、電荷量を全画素一括してアナ
ログ記憶する記憶するため別途にA/D変換部を設ける必
要はない。
第１図はこの発明の一実施例である画像メモリ素子を示
す断面図、第２図は従来の画像処理プロセッサを示す構
成図、第３図は第２図で示した画像処理プロセッサのブ
ロック構成図、第４図（ａ）及び（ｂ）は従来の光電変
換回路を示した断面図及びその等価回路図、第５図は積
層構造の従来の固体撮像素子を示す回路構成図、第６図
は従来の光電変換回路示した断面図、第７図（ａ）及び
（ｂ）は従来の画像メモリ素子の基本構成を示す回路構
成図及びその１画素の断面構造を示す断面図、第８図
（ａ）〜（ｅ）はそれぞれ第７図で示した画像メモリ素
子の書込み動作を示すポテンシャル分布の模式図、第９
図（ａ）〜（ｄ）はそれぞれ第７図で示した画像メモリ
素子の読出し動作を示すポテンシャル分布の模式図であ
る。 図において、31はアモルファスSi:H膜、27,60はAl層、5
1〜54はn+拡散層、MGはMNOSメモリゲート、55はSiO
2膜、56はSi3N4膜である。 なお、各図中同一符号は同一または相当部分を示す。
す断面図、第２図は従来の画像処理プロセッサを示す構
成図、第３図は第２図で示した画像処理プロセッサのブ
ロック構成図、第４図（ａ）及び（ｂ）は従来の光電変
換回路を示した断面図及びその等価回路図、第５図は積
層構造の従来の固体撮像素子を示す回路構成図、第６図
は従来の光電変換回路示した断面図、第７図（ａ）及び
（ｂ）は従来の画像メモリ素子の基本構成を示す回路構
成図及びその１画素の断面構造を示す断面図、第８図
（ａ）〜（ｅ）はそれぞれ第７図で示した画像メモリ素
子の書込み動作を示すポテンシャル分布の模式図、第９
図（ａ）〜（ｄ）はそれぞれ第７図で示した画像メモリ
素子の読出し動作を示すポテンシャル分布の模式図であ
る。 図において、31はアモルファスSi:H膜、27,60はAl層、5
1〜54はn+拡散層、MGはMNOSメモリゲート、55はSiO
2膜、56はSi3N4膜である。 なお、各図中同一符号は同一または相当部分を示す。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/148 29/788 29/792 Ｈ０４Ｎ 5/335 Ｕ
Claims (1)
- 【請求項１】開口率100％の光電変換部を有する第１の
層と、 前記第１の層下に形成され、前記光電変換部により変換
された電荷量に応じてトランジスタ特性が変化すること
で前記電荷量を全画素一括してアナログ記憶するメモリ
トランジスタを有する第２の層とを備え、前記第１の層
と前記第２の層とは電気的に直接接続される、 画像メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221167A JPH0782760B2 (ja) | 1988-09-02 | 1988-09-02 | 画像メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221167A JPH0782760B2 (ja) | 1988-09-02 | 1988-09-02 | 画像メモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0268798A JPH0268798A (ja) | 1990-03-08 |
| JPH0782760B2 true JPH0782760B2 (ja) | 1995-09-06 |
Family
ID=16762522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63221167A Expired - Fee Related JPH0782760B2 (ja) | 1988-09-02 | 1988-09-02 | 画像メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782760B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3635681B2 (ja) * | 1994-07-15 | 2005-04-06 | ソニー株式会社 | バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56159900A (en) * | 1980-05-14 | 1981-12-09 | Matsushita Electronics Corp | Method for driving electric charge transfer element |
| JPS5860493A (ja) * | 1981-10-06 | 1983-04-09 | Sanyo Electric Co Ltd | 不揮発性アナログメモリ |
-
1988
- 1988-09-02 JP JP63221167A patent/JPH0782760B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0268798A (ja) | 1990-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |