JPH0777964A - 同期信号極性修正装置およびコンピュータシステム - Google Patents

Abstract

(57)【要約】 【目的】 同期信号の周波数に係わらずに同期信号の極
性を正しく判別し、同期信号の極性を修正する。 【構成】 同期信号ＶＳＰＣ，ＨＳＰＣの「０」レベル
の期間を計数して計数値Ｎを求め、同期信号の「１」レ
ベルの期間を計数して計数値Ｍを求める。次に、計数値
Ｎと計数値Ｍとを比較し、Ｎ＜Ｍならば極性指示データ
Ｋの値を０に設定し、Ｎ＞ＭならばＫ＝１に設定する。
この極性指示データＫは、同期信号論理補正部７内のレ
ジスタに書込まれる。第１の表示制御部１から出力され
る同期信号の極性が正論理と負論理のいずれの場合も、
同期信号の「０」レベルの期間と「１」レベルの期間と
を比較して、同期信号の極性を自動的に補正する。極性
補正後の同期信号ＶＸＰＣ，ＨＳＰＣは第２の表示制御
部２に与えられ、これによって第２の表示制御部２を正
常に動作させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、同期信号の極性を判
別して所望の極性に修正する同期信号極性修正装置、お
よび、これを備えるコンピュータシステムに関する。

【０００２】

【従来の技術】一般に、パーソナルコンピュータには画
像の表示を制御するための表示制御部が備えられている
が、さらに、カラー静止画や動画を高速に表示するため
にビデオボードまたはビデオカードと呼ばれる第２の表
示制御部が装着されることが多い。図１５は、第２の表
示制御部を装着した従来のパーソナルコンピュータシス
テムの構成を示すブロック図である。パーソナルコンピ
ュータ本体４０は、ＣＰＵ４と、ＣＰＵバス５と、文字
やグラフィックの画像表示を制御する第１の表示制御部
１とを備えている。また、このパーソナルコンピュータ
には、第２の表示制御部２がビデオボードの形で装着さ
れている。

【０００３】第１の表示制御部１は、垂直同期信号ＶＳ
ＰＣと水平同期信号ＨＳＰＣをカラーモニタ３と第２の
表示制御部２とに供給し、また、文字やグラフィックの
画像を表わすコンポーネント映像信号ＬＳＰＣを第２の
表示制御部２に供給している。第２の表示制御部２は、
この映像信号ＬＳＰＣにカラー静止画や動画の映像信号
を合成してコンポーネント映像信号ＬＳＭＯＮを生成
し、この映像信号ＬＳＭＯＮをカラーモニタ３に供給し
ている。すなわち、第２の表示制御部２は、第１の表示
制御部１で制御される文字やグラフィックの画像の中
に、カラー静止画や動画をはめ込んでカラーモニタ３に
表示する機能を有している。

【０００４】近年のパーソナルコンピュータは、第１の
表示制御部１を容易に交換できるように設計されている
のが普通であり、場合によっては第１の表示制御部１と
してのビデオボードが数十種類以上が市販されているも
のがある。ところが、これらのビデオボードが出力する
垂直同期信号ＶＳＰＣや水平同期信号ＨＳＰＣの論理の
極性にはさまざまな組み合わせがあり、必ずしも統一さ
れていなかった。すなわち、ビデオボードによって、２
つの同期信号がどちらも正論理である場合と、一方が正
論理で他方が負論理である場合と、どちらも負論理であ
る場合とがあった。このため、第２の表示制御部２がこ
のような同期信号を受けた場合に正常に動作しない場合
が生じることがあった。

【０００５】

【発明が解決しようとする課題】ところで、いわゆるマ
ルチスキャンモニタの中には、自動的に同期信号の極性
を判別して対応する極性判別回路を備えるものがある。
しかし、近年ではビデオボードの種類が豊富になり、同
期信号の極性のみでなく、各同期信号の周波数もビデオ
ボードによってかなり異なるのが実状である。例えば、
画面サイズ（水平ドット数×走査線数）としては(640×
640)，(800×600)，(1024×768) などの様々なものが存
在し、これらの画面サイズに対応する同期信号の周波数
が互いに異なっている。このように、同期信号の周波数
にはかなりの違いがあるので、従来の極性判別回路では
同期信号の極性を正しく判別できない場合があった。

【０００６】この発明は、従来技術における上述の課題
を解決するためになされたものであり、同期信号の周波
数に係わらずに同期信号の極性を正しく判別し、同期信
号の極性を修正することを目的とする。

【０００７】

【課題を解決するための手段および作用】上述の課題を
解決するため、この発明の同期信号極性修正装置は、前
記同期信号が第１のレベルにある第１の期間の長さと、
前記同期信号が第２のレベルにある第２の期間の長さと
を測定するとともに、前記第１の期間の長さと第２の期
間の長さとを比較する期間比較手段と、前記期間比較手
段による比較結果に応じて、前記同期信号の極性を所望
の極性に修正する極性修正手段と、を備える。

【０００８】同期信号の第１のレベルの期間の長さと第
２のレベルの期間の長さとの比較に応じて同期信号の極
性を修正するので、同期信号の周波数に係わらずに同期
信号の極性を正しく判別して、同期信号の極性を修正す
ることができる。

【０００９】なお、前記期間比較手段は、前記第１と前
記第２の期間の長さをそれぞれ測定して前記第１と第２
の期間の長さを比較するとともに、該比較結果を表わす
極性指示信号を出力するプログラムを有するデジタルコ
ンピュータと、前記極性指示信号を前記デジタルコンピ
ュータから前記極性修正手段に与える信号伝達手段と、
を備えるようにしてもよい。こうすれば、期間比較手段
として新たなハードウェア回路を設ける必要がない。

【００１０】前記第１と第２の期間の長さの測定は、所
定の値を加算する加算演算を繰り返すことによってそれ
ぞれ実行されるようにしてもよい。

【００１１】なお、前記期間比較手段は、前記第１の期
間の長さを測定する第１の測定手段と、前記第２の期間
の長さを測定する第２の測定手段と、前記第１の期間の
長さと第２の期間の長さとを比較する比較手段と、を備
えるようにしてもよい。

【００１２】また、前記第１の測定手段は、前記第１の
期間において所定のクロック信号のパルス数をカウント
する第１のカウンタを含み、前記第２の測定手段は、前
記第２の期間において前記所定のクロック信号のパルス
数をカウントする第２のカウンタを含むようにしてもよ
い。第１と第２のカウンタのカウント値は、それぞれ第
１と第２の期間の長さを示すことになる。

【００１３】前記第１と第２のカウンタはアップカウン
タであるようにしてもよい。

【００１４】一方、前記期間比較手段は、前記第１の期
間の長さと前記第２の期間の長さとの差分を測定する測
定手段と、前記測定手段によって測定された前記差分を
所定の基準値と比較する比較手段と、を備えるようにし
てもよい。このように、第１の期間の長さと第２の期間
の長さの差分を測定することによっても、極性を判別す
ることができる。

【００１５】前記測定手段は、前記第１の期間において
所定のクロック信号のパルス数をカウントアップすると
ともに、前記第２の期間において前記所定のクロック信
号のパルス数をカウントダウンするアップダウンカウン
タを含んでいてもよい。アップダウンカウンタを用いれ
ば、１つのカウンタによって期間の長さの差分を測定す
ることができる。

【００１６】前記同期信号極性修正装置は、さらに、前
記極性修正手段によって極性が修正された同期信号に同
期する映像信号を出力する表示制御手段を備えるように
してもよい。

【００１７】表示制御手段に適した極性に同期信号を修
正するようにすれば、同期信号極性修正装置にどのよう
な極性の同期信号が与えられても、表示制御手段に適し
た同期信号を与えることができる。

【００１８】この発明によるコンピュータシステムは、
映像を表示する表示手段と、前記表示手段に与えられる
同期信号を生成する第１の表示制御手段と、前記同期信
号の極性を判別するとともに、前記同期信号を所望の極
性に修正する同期信号極性修正手段と、前記極性修正手
段によって極性が修正された同期信号に同期する映像信
号を前記表示手段に出力する第２の表示制御手段と、を
備え、前記同期信号極性修正手段は、同期信号が第１の
レベルにある第１の期間の長さと、前記同期信号が第２
のレベルにある第２の期間の長さとを測定するととも
に、前記第１の期間の長さと第２の期間の長さとを比較
する期間比較手段と、前記期間比較手段による比較結果
に応じて、前記同期信号の極性を所望の極性に修正する
極性修正手段と、を備える。

【００１９】第１の表示制御手段から出力された同期信
号の極性を、同期信号極性修正手段によって第２の表示
制御手段に適した極性に修正することができるので、第
１の表示制御手段からどのような極性の同期信号が出力
されていても映像を表示手段に表示することができる。

【００２０】

【実施例】

Ａ．第１の実施例：図１は、本発明の第１の実施例とし
てのコンピュータシステムを示す斜視図である。このコ
ンピュータシステムは、パーソナルコンピュータ本体４
０と、カラーモニタ３と、キーボード５０と、マウス５
２と、ビデオプレーヤ６０とを備えている。また、パー
ソナルコンピュータ本体４０の拡張スロットには、拡張
ボード４１が挿入されている。この拡張ボード４１は、
図示しないケーブルによって、パーソナルコンピュータ
本体４０と、カラーモニタ３と、ビデオプレーヤ６０と
にそれぞれ接続されている。拡張ボード４１は、パーソ
ナルコンピュータ本体４０によって作成された第１の映
像と、ビデオプレーヤ６０によって作成された第２の映
像とを合成して、カラーモニタ３に合成後の映像を表示
する機能を有する。

【００２１】図２は、図１に示すコンピュータシステム
の内部構成を示すブロック図である。パーソナルコンピ
ュータ本体４０は、ＣＰＵ４と、ＣＰＵバス５と、文字
やグラフィックの画像表示を制御するための第１の表示
制御部１とを備えている。なお、ＣＰＵバス５は、アド
レスバスとデータバスとコントロールバスとを含んでい
る。

【００２２】拡張ボード４１は、第２の表示制御部２
と、同期信号モニタ部６と、同期信号論理補正部７とを
備えている。これらの各部２，６，７は、ＣＰＵバス５
を介してＣＰＵ４に接続されている。

【００２３】第１の表示制御部１は、図示しない第１の
ビデオＲＡＭを備えており、ＣＰＵ４によって作成され
た文字やグラフィックを含む第１の映像がこの第１のビ
デオＲＡＭに記憶される。第１の表示制御部１は、第１
のビデオＲＡＭに記憶された第１の映像を表わすコンポ
ーネント映像信号（ＲＧＢ信号）ＬＳＰＣを出力すると
ともに、このコンポーネント映像信号ＬＳＰＣに同期す
る垂直同期信号ＶＳＰＣと水平同期信号ＨＳＰＣと出力
をする。コンポーネント映像信号ＬＳＰＣは、第１の表
示制御部１から第２の表示制御部２に与えられている。
また、同期信号ＶＳＰＣ，ＨＳＰＣは、カラーモニタ３
と、同期信号モニタ部６と、同期信号論理補正部７とに
与えられている。

【００２４】第２の表示制御部２は、図示しない第２の
ビデオＲＡＭを備えており、ビデオプレーヤ６０から供
給された第２の映像を第２のビデオＲＡＭに記憶する。
第２の表示制御部２は、第１の表示制御部１から与えら
れたコンポーネント映像信号ＬＳＰＣに第２の映像を表
わす映像信号を合成することによって、コンポーネント
映像信号ＬＳＭＯＮを作成し、この映像信号ＬＳＭＯＮ
をカラーモニタ３に出力する。なお、第２の表示制御部
２としては、例えば本出願人により開示された特開平２
−２９８１７６号公報の第４図に記載された回路（その
図のＣＰＵ６２０を除く）を利用することができる。第
２の表示制御部２は、第１の映像の一部に第２の映像を
スーパーインポーズする機能の他、スーパーインポーズ
された第２の映像の一部にさらに第１の映像をスーパー
インポーズする多重スーパーインポーズ機能、映像を水
平方向と垂直方向に任意に拡大・縮小する機能等の種々
の映像処理機能を有している。

【００２５】同期信号モニタ部６は、第１の表示制御部
１から与えられた２つの同期信号ＶＳＰＣ，ＨＳＰＣを
受け取り、ＣＰＵバス５を介してＣＰＵ４に供給する機
能を有する。同期信号論理補正部７は、第１の表示制御
部１から出力された同期信号ＶＳＰＣ，ＨＳＰＣの極性
が第２の表示制御部２に適したものでない場合に、これ
らの同期信号ＶＳＰＣ，ＨＳＰＣの極性を補正する機能
を有する。

【００２６】図３は、同期信号モニタ部６の内部構成を
示すブロック図である。同期信号モニタ部６は、２つの
３ステートバッファ８ａ，８ｂと、アドレスデコーダ９
とを備えている。アドレスデコーダ９は、ＣＰＵバス５
を介してＣＰＵ４から与えられたアドレスと制御信号と
をデコードして、２つの３ステートバッファ８ａ，８ｂ
の一方を順次ローインピーダンス状態にする。第１の３
ステートバッファ８ａはＣＰＵバス５内のデータバスの
所定のライン上に垂直同期信号ＶＳＰＣを出力し、ま
た、第２の３ステートバッファ８ｂは同じライン上に水
平同期信号ＨＳＰＣを出力する。ＣＰＵ４は、まず第１
の３ステートバッファ８ａをローインピーダンス状態に
して垂直同期信号ＶＳＰＣを取り込み、後述する処理に
よってその極性を判定する。この後、第１の３ステート
バッファ８ａをハイインピーダンス状態にするととも
に、第２の３ステートバッファ８ｂをローインピーダン
ス状態にして水平同期信号ＨＳＰＣを取り込み、その極
性を判定する。

【００２７】図４は、同期信号論理補正部７の内部構成
を示すブロック図である。同期信号論理補正部７は、２
つのレジスタ１０ａ，１０ｂと、２つのＥＸＯＲゲート
１１ａ，１１ｂとを備えている。２つのレジスタ１０
ａ，１０ｂには、２つの同期信号ＶＳＰＣ，ＨＳＰＣの
極性を反転させるか否かを示す１ビットの極性指定デー
タＫV ，ＫH がそれぞれ記憶されている。極性指定デー
タＫV ，ＫH の値は、ＣＰＵ４によって実行される極性
判別処理（後述する）において決定され、レジスタ１０
ａ，１０ｂにそれぞれ書き込まれる。

【００２８】第１のＥＸＯＲゲート１１ａは、極性指定
データＫV と垂直同期信号ＶＳＰＣとの排他的論理和を
取った結果を補正後の垂直同期信号ＶＸＰＣとして出力
する。すなわち、ＫV ＝０の場合には、垂直同期信号Ｖ
ＳＰＣはそのまま補正後の垂直同期信号ＶＸＰＣとして
出力される。一方、ＫV ＝１の場合には、垂直同期信号
ＶＳＰＣの極性が反転されて、補正後の垂直同期信号Ｖ
ＸＰＣとして出力される。

【００２９】水平同期信号ＨＳＰＣの極性も、第２のＥ
ＸＯＲゲート１１ｂによって、上述した垂直同期信号Ｖ
ＳＰＣと同様に補正される。なお、同期信号論理補正部
７によって極性が補正された同期信号ＶＸＰＣ，ＨＸＰ
Ｃは、第２の表示制御部２に与えられている（図２）。

【００３０】図５は、ＣＰＵ４が行なう極性判別処理の
手順を示すフローチャートである。また、図６は、垂直
同期信号ＶＳＰＣが負論理である場合の極性判別処理の
内容を示す説明図である。

【００３１】ＣＰＵ４は、ステップ３０において、処理
の対象となっている同期信号が所定の第１のレベルにな
ることを監視し、同期信号が第１のレベルになった時点
からステップ３１における計数を開始する。図６の例で
は、垂直同期信号ＶＳＰＣが処理対象であり、所定の第
１のレベルは「０」レベルである。垂直同期信号ＶＳＰ
Ｃの０レベルへの立下りエッジ２０からステップ３１の
計数が開始される。なお、正確には、立下りエッジ２０
以降の最初のマシンサイクルにおいて垂直同期信号ＶＳ
ＰＣが「０」レベルであることをＣＰＵ４が検出した後
に、ステップ３１における計数を開始する。

【００３２】ステップ３１では、同期信号ＶＳＰＣが第
１のレベル（「０」レベル）にある期間にわたって計数
値Ｎに１を加算する加算演算を繰り返し実行し、これに
よって第１の計数値Ｎを求める。第１の計数値Ｎは、同
期信号ＶＳＰＣが「０」レベルに保たれている期間の長
さを示している。なお、第１の計数値Ｎの初期値は０に
設定されている。

【００３３】同期信号ＶＳＰＣが第２のレベル（「１」
レベル）になると、ステップ３１における計数演算を終
了し、第２の計数値Ｍを求める加算演算を繰り返し実行
する。この加算演算も、上述した第１の計数値Ｎのため
の加算演算と同じである。第２の計数値Ｍは、同期信号
ＶＳＰＣが「１」レベルに保たれている期間の長さを示
している。

【００３４】同期信号ＶＳＰＣが第２のレベル（「１」
レベル）から再び第１のレベル（「０」レベル）に戻る
とステップ３２が終了し、ステップ３３において第１と
第２の計数値Ｎ，Ｍが比較される。Ｎ＜Ｍの場合にはス
テップ３４において処理対象の同期信号に対する極性指
定データＫ（ＫV またはＫH ）の値が０に設定され、反
対に、Ｎ＞Ｍの場合にはステップ３５において極性指定
データＫの値が１に設定される。こうして設定された極
性指定データＫは、同期信号論理補正部７内のレジスタ
１０ａまたは１０ｂに書き込まれる（図４）。

【００３５】図６の例ではＮ＜Ｍなので、垂直同期信号
ＶＳＰＣに関する極性指定データＫV の値は０に設定さ
れる（図５のステップ３４）。従って、同期信号論理補
正部７の第１のＥＸＯＲゲート１１ａは、垂直同期信号
ＶＳＰＣをそのまま補正後の垂直同期信号ＶＸＰＣとし
て出力する。すなわち、図６のように垂直同期信号ＶＳ
ＰＣが負論理の場合には垂直同期信号ＶＳＰＣが極性が
そのまま保たれる。

【００３６】図７の例ではＮ＞Ｍなので、垂直同期信号
ＶＳＰＣに関する極性指定データＫV の値は１に設定さ
れる（図５のステップ３５）。従って、同期信号論理補
正部７の第１のＥＸＯＲゲート１１ａは、垂直同期信号
ＶＳＰＣを反転して補正後の垂直同期信号ＶＸＰＣとし
て出力する。すなわち、図７のように垂直同期信号ＶＳ
ＰＣが正論理の場合には、垂直同期信号ＶＳＰＣが極性
が反転される。

【００３７】垂直同期信号ＶＳＰＣについての極性の判
別と補正が終了すると、同期信号モニタ部６（図３）の
第１の３ステートバッファ８ａがハイインピーダンス状
態に切換えられ、第２の３ステートバッファ８ｂがロー
インピーダンス状態に切換えられる。そして、ＣＰＵ４
は、水平同期信号ＨＳＰＣを処理対象として極性判別処
理を実行する。

【００３８】図８は、２つの同期信号ＶＳＰＣ，ＨＳＰ
Ｃがともに負論理である場合に生成される補正後の同期
信号ＶＸＰＣ，ＨＸＰＣを示すタイミングチャートであ
る。また、図９は、２つの同期信号ＶＳＰＣ，ＨＳＰＣ
がともに正論理である場合に生成される補正後の同期信
号ＶＸＰＣ，ＨＸＰＣを示すタイミングチャートであ
る。これらの図からも解るように、この実施例では、第
１の表示制御部１から出力される２つの同期信号ＶＳＰ
Ｃ，ＨＳＰＣの極性に係わらずに、常に負論理の同期信
号ＶＸＰＣ，ＨＸＰＣが作成されて第２の表示制御部２
に与えられる。

【００３９】なお、上記の第１の実施例では、第２の表
示制御部２に適する同期信号の極性が負論理である場合
について説明したが、第２の表示制御部２に適する同期
信号の極性が正論理である場合には、図５のステップ３
４においてＫ＝１と設定し、ステップ３５においてＫ＝
０と設定すればよい。

【００４０】上記実施例では、図５のステップ３１およ
びステップ３２において、加算演算を繰り返し実行する
ことによって計数値Ｎ，Ｍを求めていたが、加算以外の
他の演算を利用して各期間の長さを示す計数値Ｎ，Ｍを
求めてもよい。例えば、所定の大きな値を計数値Ｎ，Ｍ
の初期値として設定し、１ずつ減算する演算を繰り返し
実行してもよい。

【００４１】図５に示す極性判別処理は、パーソナルコ
ンピュータの起動時に一度実行すればよいので、パーソ
ナルコンピュータのパワーオンリセット時に起動される
プログラムの一部としてＲＯＭ（図示せず）内に記憶し
ておくようにしてもよい。また、オペレータからの指令
に応じて、ＲＡＭ（図示せず）内に記憶された極性判別
プログラムをＣＰＵ４が実行することによって、極性判
別処理を実現するようにしてもよい。

【００４２】上述の第１の実施例では、図２に示すよう
に同期信号モニタ部６と同期信号論理補正部７を第２の
表示制御部２が配置されている拡張ボード４１上に設置
したので、パーソナルコンピュータ本体４０内部の構成
を変更することなく、パーソナルコンピュータ本体４０
から出力される同期信号ＶＳＰＣ，ＨＳＰＣの極性を第
２の表示制御部２に適したものに変更することができ
る。また、２つの同期信号ＶＳＰＣ，ＨＳＰＣに対する
極性の判別と補正をそれぞれ別個に行なっているので、
２つの同期信号ＶＳＰＣ，ＨＳＰＣの極性の組み合わせ
に係わらず、それぞれを所望の極性に修正することがで
きる。さらに各同期信号の判別は、第１のレベルの期間
と第２のレベルの期間とを比較することによって行なう
ので、各同期信号の周波数に係わらずに極性の判別を確
実に行なうことができる。

【００４３】なお、同期信号モニタ部６を介してＣＰＵ
４に供給される同期信号ＶＳＰＣ，ＨＳＰＣは、データ
としてＣＰＵ４に与えられてもよく、割り込み信号とし
て与えられるようにしてもよい。

【００４４】Ｂ．第２の実施例：図１０は、この発明の
第２の実施例としてのコンピュータシステムの内部構成
を示すブロック図である。このコンピュータシステム
は、図２の同期信号論理補正部７の代わりに同期信号論
理補正部７０を備え、また、図２の同期信号モニタ部６
を備えていない点以外は、図２のコンピュータシステム
と同じ構成を有している。第２の実施例における同期信
号論理補正部７０は、自ら同期信号ＶＳＰＣ，ＨＳＰＣ
の極性を判別して補正する機能を有している。

【００４５】図１１は、同期信号論理補正部７０の内部
構成を示すブロック図であり、特に、垂直同期信号ＶＳ
ＰＣを補正する回路を示している。なお、同期信号論理
補正部７０は、さらに、水平同期信号ＨＳＰＣを補正す
るための回路として、図１１と同様の構成を有する回路
を別に備えている。

【００４６】トグルフリップフロップ７４と２つのＤフ
リップフロップ７６，７８のクロック入力端子には、垂
直同期信号ＶＳＰＣが入力されている。トグルフリップ
フロップ７４のＴ入力端子はプルアップされている。第
１のＤフリップフロップ７６のＤ入力端子にはトグルフ
リップフロップ７４の出力Ｑ７４が与えられており、ま
た、第２のＤフリップフロップ７８のＤ入力端子には第
１のＤフリップフロップ７６の出力Ｑ７６が与えられて
いる。第１のＡＮＤゲート８０は、トグルフリップフロ
ップ７４の出力Ｑ７４と、第１のＤフリップフロップ７
６の反転出力／Ｑ７６（「／」は反転を示す）の論理積
を取って、その出力を第１のカウンタ９０のイネーブル
端子に与えている。第２のＡＮＤゲート８２は、第１の
Ｄフリップフロップ７６の出力Ｑ７６と、第２のＤフリ
ップフロップ７８の反転出力／Ｑ７８の論理積を取っ
て、その出力を第２のカウンタ９２のイネーブル端子に
与えている。第１と第２のカウンタ９０，９２のクロッ
ク入力端子には、クロック発生回路１００によって発生
されたクロック信号ＣＬＫが与えられている。

【００４７】第１のカウンタ９０のカウント値Ｎと第２
のカウンタ９２のカウント値Ｍは、比較器９４によって
比較される。比較器９４の出力Ｑ９４は、Ｎ＜Ｍの場合
にはＬレベルとなり、Ｎ＞Ｍの場合にはＨレベルとな
る。なお、比較器９４のイネーブル端子には第２のＤフ
リップフロップ７８の出力Ｑ７８が与えられている。

【００４８】比較器９４の出力Ｑ９４は、第３のＤフリ
ップフロップ９６のクロック入力端子に与えられてい
る。このＤフリップフロップ９６のＤ入力端子はプルア
ップされている。ＥＸＯＲゲート９８は、Ｄフリップフ
ロップ９６の出力Ｑ９６と垂直同期信号ＶＳＰＣとの排
他的論理和をとることによって、極性が補正された垂直
同期信号ＶＸＰＣを生成する。

【００４９】アドレスデコーダ７２は、ＣＰＵバス５を
介してＣＰＵ４から与えられたアドレスと制御信号とを
デコードして、同期信号論理補正部７０内のフリップフ
ロップとカウンタをリセットするリセット信号ＲＥＳを
生成する。すなわち、リセット信号ＲＥＳは、トグルフ
リップフロップ７４と、３つのＤフリップフロップ７
６，７８，９６と、２つのカウンタ９０，９２のリセッ
ト入力端子にそれぞれ与えられている。

【００５０】図１２は、垂直同期信号ＶＳＰＣが負論理
の場合の同期信号論理補正部７０の動作を示すタイミン
グチャートである。

【００５１】まず、アドレスデコーダ７２から出力され
るリセット信号ＲＥＳ（図１２（ａ））がＬレベルに立
下ると、同期信号論理補正部７０内の要素７４，７６，
７８，９０，９２，９６がリセットされる。そして、リ
セット後の垂直同期信号ＶＳＰＣの最初の立下り（時刻
ｔ１）に応じて、トグルフリップフロップ７４の出力Ｑ
７４がＨレベルに立上る（図１２（ｃ））。この時点で
は第１のＤフリップフロップ７６の出力Ｑ７６はＬレベ
ルなので第１のＡＮＤゲート８０の出力がＨレベルとな
り、第１のカウンタ９０がイネーブル状態となる。すな
わち、第１のカウンタ９０は、時刻ｔ１からクロック信
号ＣＬＫのパルス数のカウントアップを開始する。

【００５２】その後、垂直同期信号ＶＳＰＣが時刻ｔ２
においてＨレベルに立上ると、第１のＤフリップフロッ
プ７６の出力Ｑ７６がＨレベルに立上る（図１２
（ｄ））。この出力Ｑ７６がＨレベルになると第１のＡ
ＮＤゲート８０の出力がＬレベルに立下るので、第１の
カウンタ９０のカウントアップが停止する。従って、第
１のカウンタ９０のカウント値Ｎは、時刻ｔ１から時刻
ｔ２までの期間（すなわち垂直同期信号ＶＳＰＣがＬレ
ベルに保たれている期間）におけるクロック信号ＣＬＫ
のパルス数を示している。時刻ｔ２ではさらに、第２の
ＡＮＤゲート８２の出力がＨレベルになり、この結果、
第２のカウンタ９２がイネーブル状態となる。すなわ
ち、第２のカウンタ９２は時刻ｔ２からクロック信号Ｃ
ＬＫのパルス数のカウントアップを開始する。

【００５３】垂直同期信号ＶＳＰＣが時刻ｔ３において
再びＬレベルに立下がると、第２のＤフリップフロップ
７８の出力Ｑ７８がＨレベルに立上る（図１２
（ｅ））。この出力Ｑ７８がＨレベルになると第２のＡ
ＮＤゲート８２の出力がＬレベルに立下るので、第２の
カウンタ９２のカウントアップが停止する。従って、第
２のカウンタ９２のカウント値Ｍは、時刻ｔ２から時刻
ｔ３までの期間（すなわち垂直同期信号ＶＳＰＣがＨレ
ベルに保たれている期間）におけるクロック信号ＣＬＫ
のパルス数を示している。

【００５４】時刻ｔ３において第２のＤフリップフロッ
プ７８の出力Ｑ７８がＨレベルになると比較器９４がイ
ネーブル状態となり、比較器９４は第１のカウンタ９０
のカウント値Ｎと第２のカウンタＭのカウント値Ｍとを
比較する。図１２の場合には、Ｎ＜Ｍなので比較器９４
の出力Ｑ９４はＬレベルとなる。この場合には、第３の
Ｄフリップフロップ９６の出力Ｑ９６がＬレベルに保た
れるので、ＥＸＯＲゲート９８からは、垂直同期信号Ｖ
ＳＰＣがそのまま補正後の垂直同期信号ＶＸＰＣとして
出力される。

【００５５】なお、リセット信号ＲＥＳがＬレベルに立
下るのはパーソナルコンピュータの起動時やオペレータ
が極性判別処理を指定した場合などの所定の場合に限ら
れる。従って、通常の動作状態では、第３のＤフリップ
フロップ９６の出力Ｑ９６は時刻ｔ３以降は一定に保た
れる。

【００５６】図１３は、垂直同期信号ＶＳＰＣが正論理
の場合の同期信号論理補正部７０の動作を示すタイミン
グチャートである。図１３においても、図１２と同様
に、リセット信号ＲＥＳが与えたられた後の垂直同期信
号ＶＳＰＣの最初の立下り（時刻ｔ４）から次の立上り
（時刻ｔ５）までの期間に第１のカウンタ９０がカウン
トアップを行なうことによって第１のカウント値Ｎが求
められ、時刻ｔ５から垂直同期信号ＶＳＰＣの次の立下
り（時刻ｔ６）までの期間に第２のカウンタ９２がカウ
ントアップを行なうことによって第２のカウント値Ｍが
求められる。そして、時刻ｔ６において比較器９４がイ
ネーブル状態になると、その出力Ｑ９４がＨレベルに立
上り（図１３（ｇ））、第３のＤフリップフロップ９６
の出力Ｑ９６もこれに応じてＨレベルに立上る（図１３
（ｈ））。この結果、ＥＸＯＲゲート９８は垂直同期信
号ＶＳＰＣを反転して、補正後の垂直同期信号ＶＸＰＣ
として出力する。すなわち、補正後の垂直同期信号ＶＸ
ＰＣは負論理となる。

【００５７】以上のように、図１１に示す同期信号論理
補正部７０では、垂直同期信号ＶＳＰＣがいずれの極性
の場合にも、負論理の垂直同期信号ＶＸＰＣを出力す
る。これは、水平同期信号ＨＳＰＣに関しても同様であ
る。

【００５８】なお、図１１に示す同期信号論理補正部７
０の構成については、必要に応じて種々の変形が可能で
ある。例えば、第２の表示制御部２（図１０）に適した
同期信号の極性が正論理である場合には、図１１の同期
信号ＶＸＰＣを反転して第２の表示制御部２に供給すれ
ばよい。

【００５９】また、図１１のカウンタ９０，９２として
ダウンカウンタを用い、所定の大きな値をプリセット値
として設定するようにしてもよい。

【００６０】さらに、２つのカウンタ９０，９２の代わ
りに１つのアップダウンカウンタを用いてもよい。図１
４は、図１１に示す同期信号論理補正部７０の２つのア
ップカウンタ９０，９２を１つのアップダウンカウンタ
９３で置き換えるとともに、２入力ＡＮＤゲート８０，
８２を３入力ＡＮＤゲート８４，８６で置き換えた回路
を示すブロック図である。第１の３入力ＡＮＤゲート８
４には、トグルフリップフロップ７４の出力Ｑ７４と、
第１のＤフリップフロップ７６の反転出力／Ｑ７６と、
クロック信号ＣＬＫとが入力されている。一方、第２の
３入力ＡＮＤゲート８６には、第１のＤフリップフロッ
プ７６の出力Ｑ７６と、第２のＤフリップフロップ７８
の反転出力／Ｑ７８と、クロック信号ＣＬＫとが入力さ
れている。アップダウンカウンタ９３のアップカウント
入力端子には第１の３入力ＡＮＤゲート８４の出力が与
えられており、ダウンカウント入力端子には第２の３入
力ＡＮＤゲート８６の出力が与えられている。また、ア
ップダウンカウンタ９３のイネーブル端子には、トグル
フリップフロップ７４の出力Ｑ７４が与えられている。

【００６１】例えば、図１２（ｂ）に示す負論理の垂直
同期信号ＶＳＰＣが入力されると、アップダウンカウン
タ９３は、時刻ｔ１から時刻ｔ２までの期間はクロック
信号ＣＬＫのパルス数をカウントアップし、時刻ｔ２か
ら時刻ｔ３までの期間はクロック信号ＣＬＫのパルス数
をカウントダウンする。従って、アップダウンカウンタ
９３が出力するカウント値は（Ｎ−Ｍ）となる。比較器
９４は、このカウント値（Ｎ−Ｍ）と「０」とを比較す
る。なお、アップダウンカウンタ９３に所定のプリセッ
ト値Ｚを設定しておき、このプリセット値Ｚとカウント
値（Ｚ＋Ｎ−Ｍ）とを比較するようにしてもよい。

【００６２】なお、この発明は、コンピュータシステム
に限らず一般に映像を表示する装置に適用することが可
能であり、例えば、静止画表示装置、動画表示装置、ビ
デオ印刷器、ビデオ通信機器、映像信号変換器等に適用
することが可能である。

【００６３】また、この発明は上記実施例に限られるも
のではなく、その要旨を逸脱しない範囲において種々の
態様において実施することが可能である。

【００６４】

【発明の効果】以上説明したように、請求項１に記載し
た発明によれば、同期信号の第１のレベルの期間の長さ
と第２のレベルの期間の長さとの比較に応じて同期信号
の極性を修正するので、同期信号の周波数に係わらずに
同期信号の極性を正しく判別して、同期信号の極性を修
正することができるという効果がある。

【００６５】請求項２に記載した発明によれば、期間比
較手段として新たなハードウェア回路を設ける必要がな
いという効果がある。

【００６６】請求項５に記載した発明によれば、第１と
第２のカウンタのカウント値によって、それぞれ第１と
第２の期間の長さを示すことができるという効果があ
る。

【００６７】請求項７に記載した発明によれば、第１の
期間の長さと第２の期間の長さの差分を測定することに
よって極性を判別することができるという効果がある。

【００６８】請求項８に記載した発明によれば、１つの
アップダウンカウンタによって期間の長さの差分を測定
することができるという効果がある。

【００６９】請求項９に記載した発明によれば、同期信
号極性修正装置にどのような極性の同期信号が与えられ
ても、表示制御手段に適した同期信号を与えることがで
きるという効果がある。

【００７０】請求項１０に記載した発明によれば、第１
の表示制御手段からどのような極性の同期信号が出力さ
れていても第２の表示制御手段によって映像を表示手段
に表示することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例としてのコンピュータシ
ステムを示す斜視図。

【図２】第１の実施例のコンピュータシステムの内部構
成を示すブロック図。

【図３】同期信号モニタ部６の内部構成を示すブロック
図。

【図４】同期信号論理補正部７の内部構成を示すブロッ
ク図。

【図５】極性判別処理の手順を示すフローチャート。

【図６】垂直同期信号ＶＳＰＣが負論理である場合の極
性判別の内容を示す説明図。

【図７】垂直同期信号ＶＳＰＣが正論理である場合の極
性判別の内容を示す説明図。

【図８】２つの同期信号がともに負論理の場合の極性補
正動作を示すタイミングチャート。

【図９】２つの同期信号がともに正論理の場合の極性補
正動作を示すタイミングチャート。

【図１０】第２の実施例のコンピュータシステムの内部
構成を示すブロック図。

【図１１】同期信号論理補正部７０の内部構成を示すブ
ロック図。

【図１２】垂直同期信号ＶＳＰＣが負論理の場合の同期
信号論理補正部７０の動作を示すタイミングチャート。

【図１３】垂直同期信号ＶＳＰＣが正論理の場合の同期
信号論理補正部７０の動作を示すタイミングチャート。

【図１４】同期信号論理補正部の変形例の内部構成を示
すブロック図。

【図１５】第２の表示制御部を装着した従来のパーソナ
ルコンピュータシステムの構成を示すブロック図。

【符号の説明】

１…第１の表示制御部 ２…第２の表示制御部 ３…カラーモニタ ４…ＣＰＵ ５…ＣＰＵバス ６…同期信号モニタ部 ７…同期信号論理補正部 ８ａ，８ｂ…３ステートバッファ ９…アドレスデコーダ １０ａ，１０ｂ…レジスタ １１ａ，１１ｂ…ＥＸＯＲゲート ４０…パーソナルコンピュータ本体 ４１…拡張ボード ５０…キーボード ５２…マウス ６０…ビデオプレーヤ ７０…同期信号論理補正部 ７２…アドレスデコーダ ７４…トグルフリップフロップ ７６，７８…Ｄフリップフロップ ８０，８２…ＡＮＤゲート ９０，９２…カウンタ ９４…比較器 ９６…Ｄフリップフロップ ９８…ＥＸＯＲゲート １００…クロック発生回路 ＣＬＫ…クロック信号 ＨＳＰＣ…水平同期信号 ＨＸＰＣ…極性補正後の水平同期信号 ＫH …水平同期信号の極性指定データ ＫV …垂直同期信号の極性指定データ ＬＳＭＯＮ…コンポーネント映像信号 ＬＳＰＣ…コンポーネント映像信号 Ｍ…同期信号がＨレベルの期間の計数値 Ｎ…同期信号がＬレベルの期間の計数値 ＲＥＳ…リセット信号 ＶＳＰＣ…垂直同期信号 ＶＸＰＣ…極性補正後の垂直同期信号

Claims (10)

【特許請求の範囲】
1. 【請求項１】 同期信号の極性を判別するとともに、前
   記同期信号を所望の極性に修正する同期信号極性修正装
   置であって、 前記同期信号が第１のレベルにある第１の期間の長さ
   と、前記同期信号が第２のレベルにある第２の期間の長
   さとを測定するとともに、前記第１の期間の長さと第２
   の期間の長さとを比較する期間比較手段と、 前記期間比較手段による比較結果に応じて、前記同期信
   号の極性を所望の極性に修正する極性修正手段と、を備
   える同期信号極性修正装置。
2. 【請求項２】 請求項１記載の同期信号極性修正装置で
   あって、前記期間比較手段は、 前記第１と前記第２の期間の長さをそれぞれ測定して前
   記第１と第２の期間の長さを比較するとともに、該比較
   結果を表わす極性指示信号を出力するプログラムを有す
   るデジタルコンピュータと、 前記極性指示信号を前記デジタルコンピュータから前記
   極性修正手段に与える信号伝達手段と、を備える同期信
   号極性修正装置。
3. 【請求項３】 請求項２記載の同期信号極性修正装置で
   あって、 前記第１と第２の期間の長さの測定は、所定の値を加算
   する加算演算を繰り返すことによってそれぞれ実行され
   る同期信号極性修正装置。
4. 【請求項４】 請求項１記載の同期信号極性修正装置で
   あって、前記期間比較手段は、 前記第１の期間の長さを測定する第１の測定手段と、 前記第２の期間の長さを測定する第２の測定手段と、 前記第１の期間の長さと第２の期間の長さとを比較する
   比較手段と、を備える同期信号極性修正装置。
5. 【請求項５】 請求項４記載の同期信号極性修正装置で
   あって、 前記第１の測定手段は、前記第１の期間において所定の
   クロック信号のパルス数をカウントする第１のカウンタ
   を含み、 前記第２の測定手段は、前記第２の期間において前記所
   定のクロック信号のパルス数をカウントする第２のカウ
   ンタを含む同期信号極性修正装置。
6. 【請求項６】 請求項５記載の同期信号極性修正装置で
   あって、 前記第１と第２のカウンタはアップカウンタである同期
   信号極性修正装置。
7. 【請求項７】 請求項１記載の同期信号極性修正装置で
   あって、前記期間比較手段は、 前記第１の期間の長さと前記第２の期間の長さとの差分
   を測定する測定手段と、 前記測定手段によって測定された前記差分を所定の基準
   値と比較する比較手段と、を備える同期信号極性修正装
   置。
8. 【請求項８】 請求項７記載の同期信号極性修正装置で
   あって、前記測定手段は、 前記第１の期間において所定のクロック信号のパルス数
   をカウントアップするとともに、前記第２の期間におい
   て前記所定のクロック信号のパルス数をカウントダウン
   するアップダウンカウンタを含む同期信号極性修正装
   置。
9. 【請求項９】 請求項１記載の同期信号極性修正装置で
   あって、さらに、 前記極性修正手段によって極性が修正された同期信号に
   同期する映像信号を出力する表示制御手段を備える同期
   信号極性修正装置。
10. 【請求項１０】 コンピュータシステムであって、 映像を表示する表示手段と、 前記表示手段に与えられる同期信号を生成する第１の表
    示制御手段と、 前記同期信号の極性を判別するとともに、前記同期信号
    を所望の極性に修正する同期信号極性修正手段と、 前記極性修正手段によって極性が修正された同期信号に
    同期する映像信号を前記表示手段に出力する第２の表示
    制御手段と、を備え、 前記同期信号極性修正手段は、 同期信号が第１のレベルにある第１の期間の長さと、前
    記同期信号が第２のレベルにある第２の期間の長さとを
    測定するとともに、前記第１の期間の長さと第２の期間
    の長さとを比較する期間比較手段と、 前記期間比較手段による比較結果に応じて、前記同期信
    号の極性を所望の極性に修正する極性修正手段と、を備
    えるコンピュータシステム。