JPH0775044A - 動き検出方法および装置 - Google Patents

Abstract

(57)【要約】 【目的】 雑音の存在する場合に、入力画像の動きを検
出する動き検出方法及び装置を提供する。 【構成】 高解像度表示装置上にコンピュータ又はテレ
ビジョン画像を表示するために利用される表示基準は、
一般に出力画像が高リフレッシュレートを有する出力装
置上において表示されることを想定している。低いリフ
レッシュレートが用いられた場合、ちらつき、ぎこちな
い動き又は他の視覚的不自然さを防ぐために、高リフレ
ッシュレートが必要である。入力画像がある程度の雑音
を受け得る場合においても、入力画像２，２４の時間に
渡って変化しているエリア３３，３６を検出する装置１
６が開示される。画像のどのエリアが高い優先順位で変
化させることを必要としているか判断するシステムに用
いるために、この変化の大きさを提供する優先順位の値
を求める。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、カラーコンピュータ表
示装置等のカラー表示装置上における画像の表示に関
し、特にラスタカラー表示装置上におけるカラー画像の
表示に関する。

【０００２】

【従来の技術】陰極線管（ＣＲＴ）やツイステッドネマ
チック液晶ディスプレイ（ＬＣＤ）等の装置上に画像を
表示することが従来から知られている。画像の表示に一
般的に用いられる高解像度カラーＣＲＴ又はＬＣＤ表示
装置は、ＣＲＴの面上において、１０２４本の線に、各
線上の１２８０画素を、各画素がその画素の強さのレベ
ルに寄与する赤、緑及び青の成分でなるように表示する
ことができる。また、一般に用いられている基準では、
概ね２５Ｈｚ以上、そして一般的には６０Ｈｚのリフレ
ッシュレートを想定している。

【０００３】画像は、蛍光面上における残像を利用（Ｃ
ＲＴ）又は結晶素子の透過率の変化を利用（ＬＣＤ）し
てその表示装置上に形成される。目が受ける画面からの
光によってつくられる印象は、その光源が取り除かれた
後、１秒の何分の１かの僅かの間は持続する。１秒の間
に多数のフレームをもたらすと、目は各フレームの間を
繋ぎ合わせて、これらの画像が連続した状態で表示され
ているような錯覚が引き起こされる。動いているような
錯覚を引き起こすためには、毎秒ごとに十分な数の完全
なフレームを見せて、目がそれらの間を連続的に繋ぎ合
わせるようにしなければならない。この効果は、通常、
毎秒１６フレーム以上の画像反復率を有することによっ
て作り出される。

【０００４】しかし、フレーム間において画面が暗い場
合、毎秒１６フレームの率は一つの画像の明るさを次の
ものにスムースに溶け込ませるためには十分な速さでは
ない。この速さにおいては、画面に書かれた画像がフレ
ーム間において長い“残像”を持たないと、画面はちら
ついて見える。一般的なＣＲＴ型画面において、この残
像は、極めて短い間しか持続せず、表示される次のフレ
ームによって再び書き込まれる前に急速に消滅する。Ｌ
ＣＤ型表示装置においても、残像の短いＣＲＴの動作を
シミュレートするために、応答時間の比較的短い素子を
選ぶ場合が多い。このため、これらの装置は、低いリフ
レッシュレートで用いた場合には、ちらつきを引き起こ
す場合が多い。

【０００５】毎秒３０フレームの画像反復率が、ＣＲＴ
画面によって生じる光のレベルにおけるちらつきを克服
するのには十分な速さではない場合があることが知られ
ている。この問題を克服するために適用される一般的な
方法の１つがインタリービング又はインタレースであ
り、これによって、画像の異なる部分は、交互に配置さ
れた状態で表示される。しかし、この方法は、表示する
画素の数が増加するのにしたがって各画素の表示のため
に利用できる時間がより限定されたものになるという点
において基本的な問題を克服したものではない。例え
ば、１２８０（線）×１０２４画素表示及び３０Ｈｚの
フレーム頻度のシステムの場合、水平又は垂直帰線時間
を無視すると、単一の画素を表示するための時間は、お
およそ、画素時間＝１／１２８０線×１０２４画素×３
０Ｈｚ＝２５．４ナノ秒である。

【０００６】これがその画素の色の値を変えるのに利用
可能な最大時間であることから、表示装置が時間につれ
て変化する所望の入力画像を忠実に再生する場合、各画
素によって表示される色は、この短い時間内に変化し得
るものでなければならない。この間隔は極めて短いもの
であり、表示装置の解像度を向上した場合には、この期
間がさらに短くなる。例えば、解像度を１９２０線×２
５６０画素に上げると、各画素を表示するための時間は
約６．７８ナノ秒に低減される。表示装置の各画素の応
答時間は、この短くなった時間に対応できるものでなけ
ればならない。この更新速度条件を低下させる従来の方
法の１つは線全体の画素を同時に更新することである
が、実際には、この更新時間も十分なものではないこと
がわかっている。

【０００７】近年において、Clark 及びLagerwall が、
高速応答特性及びメモリ特性を有する強誘電性液晶装置
（ＦＬＣＤ）を提案している。“Display Device”と題
する米国特許No.4 964,699（Inoue ）は、強誘電性液晶
素子表示装置（ＦＬＣＤ）を提案している。しかし、実
際には、最近のコンピュータ及びテレビジョン表示装置
で求められる高い解像度に対しては、強誘電体素子の応
答時間がＮＴＳＣ基準レート等の基準レート及び解像
度、又はこの基準よりも低いレートにおいて、高速強誘
電表示装置に画像を表示させるのには不十分であること
がわかっている。この問題は、表示装置の解像度を上げ
た場合に顕著になる。

【０００８】強誘電式の表示のメモリ特性に関連して、
各画素が特定の状態に設定された後にかなりの期間その
状態を維持できることもわかっている。この期間は実際
には変化し得るものであるが、数時間に及ぶ期間が測定
されており、分単位の残像レベルを備えた表示装置が生
産されている。メモリ特性を有する表示装置を利用して
高いリフレッシュレートを有する画像を表示するために
は、特に入力画像が真の入力画像における変化をかなら
ずしも反映しないフレーム間の変化につながる雑音を含
むことがある場合、入力画像の変化し、かつ、高い優先
度で更新されるべきエリアの測度を得るために入力画像
の後続のフレームにおける変化を検出できることが望ま
しい。

【０００９】

【発明が解決しようとする課題】本発明は、特に入力画
像中に雑音が存在する場合に入力画像の動きを良好に検
出することができる動き検出方法及び装置を提供するこ
とをその目的とする。また、本発明は、複数の色成分か
ら構成されるカラー画像の動き検出を良好におこなうこ
とを別の目的とする。また、本発明は、入力画像の動き
検出を高速に行うことを別の目的とする。本発明の他の
目的及び態様は、以下の図面に基づく説明から明らかに
成る。

【００１０】

【課題を解決するための手段】及び

【作用】本出願の請求項１の発明によれば、複数の線及
び各線上の複数の画素を有する入力画像において用いる
動き検出装置において、任意の線の少なくとも１つの第
１の領域内における画素の値を加算して領域加算値を形
成し、前記第１領域の終端においてこの加算値をシグネ
チャ判定手段に出力するようにされた平均値測定手段
と、少なくとも１つの第２の領域内の近接する画素の部
分間の多数の差分の大きさを測定し前記差分の大きさの
絶対値を複数の格納ビンの１つに送る画素差分手段を含
み、前記格納ビンが前記差分の大きさの前記絶対値を受
けとり以前の現在値と前記絶対値との最大値でなる新し
い最大現在値を判定するエッジ測定手段とを備え、前記
シグネチャ判定手段は前記平均値測定手段及び前記エッ
ジ測定手段に接続され、線の第２の領域のそれぞれにつ
いて前記エッジ測定手段から前記最大値でなる判定値の
集合と、前記平均値測定手段から線の第２の領域からの
前記加算値を受けとり、前記判定値と以前の入力画像フ
レームからの判定値の以前に格納した集合とから優先順
位の値を判定し、前記判定値を格納する前記装置が提供
される。

【００１１】また、本出願の請求項８の発明によれば、
複数の画素を含む複数の線で構成される入力画像の隣接
するフレーム間の動きを検出する動き検出方法におい
て、線の第１の領域の画素の平均値を求め、前記線の第
２の領域の画素の近接する画素間の多数のエッジ値を求
め、前記エッジ値を多数のビンに送り、前記エッジ値か
ら各ビンについて前記第２の領域に対する最大ビン値を
求め、前記平均値と、以前のフレームからの対応する平
均値と、前記最大ビン値と、以前のフレームからの対応
する最大ビン値とから優先順位の値を求める各工程を有
する前記方法が提供される。また本出願の請求項１０の
発明によれば、複数の画素を含む複数のラインで構成さ
れる入力画像の隣接するフレーム間の動きを検出する動
き検出方法において、画素ラインの第１の領域の平均値
と、前記画素ラインの第２の領域の近接する画素間のエ
ッジ値に応じてフレーム間の動きを検出することを特徴
とする動き検出方法が提供される。

【００１２】

【実施例】以下において、本発明の好ましい実施例を図
面と照らし合わせて説明する。この好ましい実施例にお
いては、１線の１つの領域の画素値の測定値と、１線の
他の領域についての近接する画素値間の差の測定値とか
らなる可能な変化の２つの測定値を提供して、これらの
測定値及び以前の同様な測定値に基づいて優先順位の値
を生成することによって、その線を変化させる優先順位
を求めるための方法及び装置が提供される。

【００１３】図１において、表示システム３は、コンピ
ュータ等の装置１から赤、緑及び青の画像情報の別々の
カラーチャネルの形態の画像出力並びに同期化情報をケ
ーブル２を介して受けとり、それを装置１によって予測
されたものより低いフレームレートを有する表示装置５
上に表示する。次に図２において、好ましい実施例の好
ましい環境における動作を説明する。ケーブル２は、表
示システム３にアナログ入力をもたらす。入力情報分割
器９が、そのアナログ入力から同期信号１０と赤、緑及
び青アナログ入力チャネル１１を分離し、それらをアナ
ログディジタル変換ユニット１２に送る。赤、緑及び青
アナログ入力チャネル１１は、アナログディジタル変換
ユニット１２の３つのアナログディジタル変換器に入力
される。各アナログディジタル変換器は、そのアナログ
チャネル入力情報を対応するディジタル値に変換する。
アナログ制御情報１０もアナログディジタル変換ユニッ
トに入力され、復号化、ディジタル化されて画素クロッ
クと水平及び垂直同期信号を生成できるようになってい
る。 ディジタル値をアナログディジタル変換ユニット
１２から出力する２値ビットの数及びその解像度は、コ
スト及び用いるＡ／Ｄ変換器の速度等の要因に従って変
動し得るものである。この実施例においては、各Ａ／Ｄ
変換器が、それぞれの入力カラー並びにクロック及び同
期情報の８ビットの情報をＡ／Ｄ出力バス２０に出力す
る。従って、Ａ／Ｄ出力バス２０は、少なくとも２４ビ
ット幅で、表示情報の単一画素を表している。デマルチ
プレクサ２１は、２つの隣接する画素をグループ化し、
それらをクロック及び同期化情報と共に一緒に、デマル
チプレクサへの入力速度の半分で動き検出器入力バス２
４に出力する。これは、表示システム３の残りの部分が
動作するために必要な速度を半分にする効果がある。

【００１４】デマルチプレクサ２１からのデュアル出力
フォーマットは、動き検出ユニット１６に入力され、こ
れが、入力画像の対応する線ごとに、優先順位の値を動
き検出器出力バス２５上に生成する。この値は、ライン
ディスパッチャ１５によって入力画像のどの線が優先し
て更新を必要とするかの判定のために利用される。次に
図３において、動き検出ユニット１６をより詳細に示
す。動き検出ユニット１６は、動き検出器入力バス２４
から入力を受けとる。このバスは、一度に２画素を搬送
することのできる１つのチャネルと、付随する制御情報
チャネル１４６とを含んでいる。処理速度条件を緩やか
なものにするためには、画素情報２４を入力デマルチプ
レクサ１４８によってさらにデマルチプレクス処理し、
これによってそれぞれ２画素の２つの群をグループ化
し、動き検出ユニット１６の残りの部分が４画素の群に
対して動作するようにする。動き検出ユニット１６が動
作しなければならない速度条件を低下させることによっ
て、より低コストの技術による実施が可能となる。従っ
て、それぞれが２４ビットの４画素の群がバス１４９に
出力される。

【００１５】関連する制御情報に加えて各画素の赤、緑
及び青の個別の原色部分が、平均シグネチャ生成ユニッ
ト４１に入力される。平均シグネチャ生成ユニット４１
は、画像のそれぞれの原色部分に対して、画面の任意の
線を更新する優先順位を定める“平均シグネチャ方法”
と呼ばれる第１の動き検出方法を実行する。この方法
は、以下で述べるように線の画素値の“平均領域”の特
別の和を求め、線の各領域について平均シグネチャ値を
シグネチャシーケンサ９１に出力する。

【００１６】また、入力画素は、それらを後に説明する
“エッジ検出方法”に従ってエッジ値の集合を求めるた
めに用いるエッジシグネチャユニット６７にも入力され
る。所定の“エッジ領域”のそれぞれに対して、エッジ
値の１つの集合がシグネチャシーケンサ９１に出力され
る。エッジ領域はエリア領域とは異なる。エリア値及び
エッジ値は共にシグネチャシーケンサ９１に出力され、
これがこれらの値を４８ビットのサンプルにパックし、
このサンプルをシグネチャ比較ユニット１１８に出力す
る。

【００１７】シグネチャ比較ユニット１１８は、平均シ
グネチャシーケンサ９１からのサンプル及びシグネチャ
記憶装置１２０に格納されシグネチャ記憶装置コントロ
ーラ１１９を介して入力される以前のフレームからのサ
ンプルを取り込み、現在の入力フレームの各線に対する
２つの優先順位の値を求め、これらの値を動き検出器出
力バス２５に出力する。

【００１８】図４において、平均シグネチャ生成ユニッ
ト４１をより詳細に示す。平均シグネチャ生成ユニット
４１は、３つのレジスタ４３と、平均シグネチャ生成コ
ントローラ４２と、赤平均シグネチャユニット４４，緑
平均シグネチャユニット４５，青平均シグネチャユニッ
ト４６とで構成され、各色シグネチャユニットは互いに
等しい。

【００１９】平均シグネチャ生成ユニット４１は、水平
走査線セグメントにわたる各色の平均画素値に基づいて
シグネチャを生成する。各画素に擬似ランダム入力制御
パターンによって１，−１又は２を乗じることによっ
て、単一色の入力画素ストリームから重みつき画素スト
リームが形成される。この重みつき画素ストリームを加
算する。プログラム可能な長さのラインセグメントにわ
たるこの加算の結果が平均シグネチャである。

【００２０】次に図７において、赤平均シグネチャユニ
ット４４をより詳細に示しており、緑平均シグネチャユ
ニット４５及び青平均シグネチャユニット４６は同様で
ある。赤平均シグネチャユニット４４は、次に図８に照
らし合わせて説明する平均信号生成アルゴリズムを実行
する。入力画像は線に分割され、各線はＮ画素２７を有
する所定数のラインセグメント２６に分割される。ライ
ンセグメントの入力されるＮ画素は乗算器２９に送ら
れ、好ましくは、値“−１”，“１”又は“２”を乗じ
られる。乗算の実際の値は擬似ランダム的に決定され
る。各フレームの開始において同じ擬似乱数発生シード
が用いられ、後続のフレームの同じ画素にたいして選ば
れる乗算の値がやはり同じとなるようにしている。現在
の線及び現在の線の上及び下の線の同じカラムにおける
画素に対する乗算パターンの一致を最小とするようなシ
ードを選択することが好ましい。これは、この動き検出
方法が後続の画像の垂直方向の形状の変化を検出できな
い可能性を低下させることがわかっている。

【００２１】次に図５において、平均シグネチャ生成コ
ントローラ４２をより詳細に説明する。平均シグネチャ
生成コントローラ４２は、パターンジェネレータ４７と
パターンコントローラ４８とで構成される。パターンジ
ェネレータ４７は、平均シグネチャユニットのそれぞれ
に対して制御パターンを生成し、各ユニットについてセ
グメントの長さの値を保持する。パターンコントローラ
４８も、シグネチャシーケンサへの出力データが有効な
場合に出力信号を生成する。平均シグネチャユニットの
すべてが走査線中においてそれらの最初の有効なシグネ
チャを生成し、最後のシグネチャを生成する前に同じ最
小及び最大ステージのパイプライン遅延を有することに
なるから、１組の出力信号だけが必要である。

【００２２】次に図６においてパターンジェネレータ４
７をより詳細に示す。パターンジェネレータ４７は、重
みつけパターンを回す長さ３４ビット幅８ビットの先入
れ先出レジスタ（ｆｉｆｏ）４９を備えている。重みつ
けパターンは、青パターン読みだし５０，緑パターン読
みだし５１及び赤パターン読みだし５２を含む多様なポ
イントにおいて、４ビットづつｆｉｆｏ４９から読み出
され、平均シグネチャ生成ユニット４１−４３に送られ
る。

【００２３】ｆｉｆｏの終端において、トップの４ビッ
トがｆｉｆｏの開始に入力されて、ボトムの４ビットを
形成する。ボトムの４ビットは、マルチプレクサ５４を
介してｆｉｆｏの開始に入力されてトップの４ビットを
形成する。各フレームの終端において、最初のデータが
マルチプレクサ５４を介してｆｉｆｏレジスタ５５（図
４）からｆｉｆｏ４９にロードされ、同一のパターンが
フレームごとに生成されるようになっている。

【００２４】次に図７において、赤平均シグネチャユニ
ット４４は、各入力画素に対して１つづつ対応する一連
の重みユニット５６−５９を備え、入力画素は４個づつ
デマルチプレクス処理されて入力される。重みユニット
５６−５９は、その入力値に重みジェネレータ６０の制
御出力によって決定されるところの“−１”，“１”又
は“２”を乗じる。

【００２５】重みジェネレータ６０は、平均シグネチャ
生成コントローラ４２から４ビットパターンワードを読
み込み、重みユニット５６−５９に対する制御信号６５
を生成する。各画素に対して１ビットが平均シグネチャ
生成コントローラ４２から入力される。制御信号６５は
２ビット幅である。これらは１ビットを入力ビットと
し、第２のビットを以下の式に従って形成することによ
ってけ形成される。

【００２６】 If pattern input = 0 then second bit = 0 If pattern input = 1 then toggle second input 次に図９において、重みユニット５６をより詳細に示
す。重みユニットは“−１”，“１”又は“２”に入力
値を乗じた値を形成し、重みジェネレータ６０からの制
御信号６５の状態によってマルチプレクサ６４を介して
これらの１つを選択する。出力が入力よりも絶対値の大
きなものである場合があることから、余分なデータライ
ンが必要となる。マルチプレクサ６４の出力は出力され
る前に６６でラッチされる。

【００２７】再び図７において、加算ユニット６１は重
みユニットからの出力を取り込み、プログラムされた数
の画素が処理された後にシグネチャシーケンサ９１に出
力するためにそれらを合計する。シグネチャシーケンサ
９１へ出力した後、加算ユニット６１はゼロにリセット
される。クリアジェネレータ６２は、処理された画素の
数が現在のセグメントの長さに等しくなると、加算ユニ
ット６１に対するクリア信号を生成する。

【００２８】次に図３に戻って、バス１４９に出力され
るそれぞれが２４ビットの４画素の群がエッジシグネチ
ャユニット６７にも入力される。エッジシグネチャユニ
ット６７は、入力画素を処理してエッジの存在を検出す
る。図１０及び図１１は、“エッジ検出法”と呼ばれ、
入力画像におけるエッジが動いたか否かを判定しかつ優
先順位の値を決定するために好適に用いられる方法を示
している。次にエッジ検出法を説明する。赤、緑及び青
画素の入力ストリームは、それぞれが長さＫ＋１のライ
ンセグメント３３に分割される。あるラインセグメント
の最後の画素３４はそのセグメントに含まれると共に、
次のラインセグメントの第１の画素として含まれる。

【００２９】図１１でわかるように、入力データストリ
ームの各個別のラインセグメント３３について、隣接す
る画素間の差の値を３６において求める。この差の値を
用いて、負傾斜値３７及び正傾斜値３８と便宜的に呼ぶ
さらに２つの値を生成する。差の値が正の場合、正傾斜
値３８はその差の値と等しく設定され、負傾斜値３７は
ゼロに等しく設定される。差の値が負の場合は、正傾斜
値３８がゼロに等しく設定され、負傾斜値３７がその差
の値と等しく設定される。

【００３０】２つの隣接する画素間のこの差の値を、便
宜的に“エッジ”と呼ぶことができる。ラインセグメン
ト３３にはＫ＋１画素があることから、各ラインセグメ
ントにはＫエッジがあり、１つのラインセグメントの
赤、緑及び青部分に対しては３＊Ｋエッジがあることに
なる。従って、各セグメントに対して２＊３＊Ｋの値が
生成されることになる。

【００３１】これらの傾斜値は、Ｍ群又は“ビン”３９
の１つに割り当てられる。各原色ストリームからの２つ
の傾斜値をどのビンに割り当てるかの判断は、ＲＯＭル
ックアップテーブルの形態をとりうる第２の擬似乱数シ
ーケンスによって決定される。この第２のシーケンス
も、各フレームの開始に際して再開始して、任意の画素
に対して選択されたビンがフレームが変わったのにとも
なって変わらないようにする。傾斜値のビンへのマッピ
ングは原色ストリームとは無関係であり、１つのビンが
赤、緑又は青の傾斜値を含むことができる。ビンへのマ
ッピングは、赤、緑及び青エッジ値が異なるビンに行
き、また正及び負の傾斜値が異なるビンに行くようにす
ることが好ましい。ビンの数は、単一の画素によって生
成される傾斜値の数より大きい（この例においては６よ
り大きい）ことが好ましい。

【００３２】上述の処理の変化例においては、現在の線
において割り当てられなかったエッジが次の線又は次の
次の線において割り当てられるような割り当てのパター
ンによって、エッジの部分集合のみをビンに割り当てる
ことができる。各ビン内においては、入ってくるエッジ
の絶対値がビンに格納された現在の最大値と比較され、
これら２つのうちの最大のものが新しい現在最大値にな
る。セグメントの終端において、各ビンに格納された最
大値をビンシグネチャ出力４０を介して読み出すことが
できる。この出力値を求めるのに用いられる方法の擬似
コードアウトラインを付表Ｂにおいて表している。１つ
の線に対するシグネチャのすべてが累積的に比較され
る。すなわち、各シグネチャが生成されるごとに、それ
を保持されている以前の最大のものと比較する。シグネ
チャ比較方法の擬似コードを付表Ｃにおいて示す。

【００３３】次に図１２において、このエッジ検出方法
を実行するエッジシグネチャユニット６７をより詳細に
示す。画素は、４画素づつデマルチプレクサバス５３か
らステップユニット６９−７１に入力され、１つのステ
ップユニットが各色を取り扱う。画素クロックと垂直及
び水平タイミング信号等の制御情報が、エッジシグネチ
ャジェネレータ（ＥＳＧ）コントローラ６８に入力され
る。

【００３４】次に図１３において、ステップユニット６
９−７１の１つをより詳細に示す。これらのステップユ
ニットは、各色に対して、符号ビットと各画素対の絶対
差分を生成する。入力データ７３は、画素クロックと垂
直及び水平同期信号（図示せず）を伴う２４ビット画素
ＲＧＢデータの４つのロットでなる。入力が一度に４画
素の形態であることから、このエッジ検出方式は、画素
の現在の群の第１画素と画素の直前の群の最後の画素と
について差分値を求めるために、線上の画素の前の群か
らの最後の画素値をラッチ７４に保存することによって
実行される。絶対差分値及び符号ビットは、それらが最
大エッジユニット７２の一団（図１２）に送られる前に
７５においてラッチされる。

【００３５】再び図１２において、絶対差分値をどの最
大エッジビンユニット７２に送るかの選択は、上述した
ように擬似ランダムに最大エッジビンユニット７２を選
択するＥＳＧコントローラ６８からの入力４５によって
決定される。それぞれの最大エッジビンユニット７２が
そのエッジ値を受けとり、それを以前に格納した現在の
最大エッジ値と比較する。

【００３６】次に図１４において、最大エッジビンユニ
ット７２をより詳細に示す。最大エッジビンユニット７
２は、最大決定ユニット７８を用いて、４つのステップ
値の集合と以前にラッチ７７に保存された最大値とから
最大値を生成する。所定数の画素クロックサイクル（Ｐ
ＣＬＫ）後に、最大値がビン出力バス９０にディスパッ
チされ、ラッチ７７がゼロにリセットされる。

【００３７】入力サンプル７９は、１ステップにつき３
制御ビットを用い、かつ、第１ステージ８０及び第２ス
テージ８１を含む２ステージのマルチプレクサを用いる
ことによって選択される。マルチプレクサの第１ステー
ジ８０は２ビットを用いて、赤ステップ、緑ステップ、
青ステップ又はステップなしの入力値の絶対値を選択す
る。マルチプレクサの第２ステージ８１は、第３の制御
ビット“ＡＮＤｅｄ”を選択したステップの符号と共に
用いて、第１ステージの絶対値又はゼロを選択する。

【００３８】それぞれの最大エッジビンユニット７２
が、第１ステージ８０に８ビット及び第２ステージ８１
に４ビットの、１画素につき１２の選択ビットを必要と
する。すなわち、デマルチプレクスされた画素ストリー
ムのそれぞれについて、Ｒ，Ｇ，Ｂ又はエッジなしを選
択するための２ビットと、それが正であるか負であるか
を選択するための１ビットとを有することが必要であ
る。９個の最大エッジユニットの存在が、制御データの
生成をできる限り局部的なものにすることを必要とす
る。従って、各最大エッジビンユニット７２が、４画素
クロックごとにその値がシフト回転される１２ビットの
エッジパターンレジスタ８２を含んでいる。

【００３９】次に図１５において、最大決定ユニット７
８をより詳細に示す。最大決定ユニット７８は、最大ユ
ニット８３を用いて２つの入力の最大を複数回求めるこ
とによって５つの入力の最大を求める。図１６は、２入
力の最大ユニット８３をより詳細に示しており、比較器
８４とマルチプレクサ８５とで構成され、比較器８４の
出力をマルチプレクサ８５を制御するために用いてその
２つの入力の最大のものを生じるようにしている。

【００４０】次に図１７において、図１２のＥＳＧコン
トローラ６８をより詳細に示す。ＥＳＧコントローラ６
８は、エッジシグネチャユニット６７のデータフローを
統制する信号を生成する。必要とされる制御信号には、
ステップユニット６９−７１及び最大エッジビンユニッ
ト７２の出力ラッチへのクリア信号、最大エッジビンユ
ニット７２のマルチプレクサへの選択信号がある。エッ
ジセグメント長さレジスタ８６は、各セグメントの所定
の長さを格納する。８ビットカウンタ８７は、画素クロ
ック（ＰＣＬＫ）毎にカウントアップし、その値が８ビ
ット比較器８８でエッジセグメント長さレジスタ８６の
値と比較される。これらの値が等しくなると、８ビット
カウンタ８７がリセットされるのに加え、ＥＳＧクリア
信号８９が送り出される。８ビットカウンタ８７は、新
しい線の出現（ＨＳＹＮＣ）毎にもリセットされる。

【００４１】再び図１２において、上述したように、所
定数のサイクルの後に、各最大エッジビンユニット７２
の最大値がビン出力バス９０を介してシグネチャシーケ
ンサ９１に出力されるように利用可能にされ、全ての最
大エッジユニット７２の現在最大エッジ値がゼロにリセ
ットされる。再び図３において、平均シグネチャ生成ユ
ニット４１及びエッジシグネチャユニット５４からの出
力値は、シグネチャシーケンサ９１に入力される。

【００４２】次に図１８において、シグネチャシーケン
サ９１をより詳細に示す。シグネチャシーケンサ９１
は、３つの６−ビット平均シグネチャ入力９２を平均シ
グネチャ生成ユニット４１の出力速度で、またＭ（この
例でＭは９）６−ビットエッジシグネチャ入力９３を平
均シグネチャ生成ユニット４１の出力速度で取り込み、
これらのシグネチャの内の８つを１つの５６ビットラッ
チ９４へのパッキングのために選択し、これによりシグ
ネチャ比較ユニット１１８に出力されるサンプルを形成
する。シグネチャシーケンサ９１によって行われるシグ
ネチャパッキングは、フレーム毎に反復される順序を有
している。到着するシグネチャ毎に、シグネチャ到着識
別子が、ラッチ１０２からの出力と共にＯＲゲート１０
３に送られる。

【００４３】シグネチャに加えて、“１”ビット１０４
又は“０”ビット１０５であるシグネチャ重みつけビッ
トがシグネチャと共に入力され、エッジシグネチャから
平均シグネチャを区別する。１２個の入力シグネチャが
個別に到着するが、各シグネチャは一定の速度で到着す
る。シグネチャシーケンサ９１は、１つのフレームから
のシグネチャを同一のシーケンスにパックしなければな
らない。このようにして、シグネチャ比較ユニット１１
８に送られた４８ビットのシグネチャワードを、以前の
フレームからの対応するワードと正確に比較することが
できる。４８個のシグネチャビットと合わせて、８つの
シグネチャのそれぞれが到着したことを示す８個の制御
ビットがシグネチャ比較ユニット１１８に送られる。

【００４４】アービタセレクタ出力９７が５６ビットラ
ッチ９４に入力される。５６ビットラッチ９４は、入力
において、ラッチされた有効なシグネチャ及びシグネチ
ャのタイプを示すエキストラビットでロードされる８個
の別々の７ビット出力ラッチから形成される。１２ｔｏ
１アービタセレクタ９５は、その入力制御信号９６の値
によって入力を選択する１２ｔｏ１の７ビットセレクタ
である。これらの選択信号は、９８において出力され、
選択された入力に対応する選択制御がクリアされる。抑
止信号が入力制御信号の中に設定され、全ての選択信号
が最後まで変化せずに通過することを可能にしており、
入力信号が選択されると有効信号がアサートされる。

【００４５】次に図１９乃至図２２において、１２ｔｏ
１アービタセレクタ９５の動作を説明する。図１９にお
いて、２つの入力Ｄａ及びＤｂを取り込み、制御入力Ａ
及びＢの制御の下にこれらの入力の１つを選択してＤｏ
を出力する２ｔｏ１アービタセレクタ１０６を示す。選
択出力ａ，ｂは選択入力に対応し、選択された入力に対
応するビットはクリアされている。

【００４６】抑止信号Ｚを用いて２ｔｏ１アービタセレ
クタ１０６の動作を抑止し、入力の１つが選択された場
合に有効信号Ｖがアサートされる。２ｔｏ１アービタセ
レクタ１０６の真理値表を表１において示す。

【００４７】

【表１】

【００４８】２ｔｏ１アービタセレクタ１０６の論理式
を以下の式で表すことができる。

【００４９】

【数１】

【００５０】次に図２０において、４入力Ｄａ−Ｄｄ，
４入力セレクタＡ−Ｄ，有効信号Ｖ，抑止信号Ｚ及び１
出力Ｄｏを有する４ｔｏ１アービタセレクタ１０７を示
す。４ｔｏ１アービタセレクタ１０７は、４入力から選
択することを除いて２ｔｏ１アービタセレクタ１０６と
同様に動作する。次に図２１において、２つの２ｔｏ１
アービタセレクタ１０８，１０９からなる４ｔｏ１アー
ビタセレクタ１０７の構造を示す。第１の２ｔｏ１アー
ビタセレクタ１０８は、選択入力Ａ及びＢの制御の下に
最初の２つの入力Ｄａ及びＤｂのうちから選択をする。
選択がされると、有効信号Ｖ１がｈｉｇｈになり、第２
の２ｔｏ１アービタセレクタ１０９をＯＲゲート１１０
を介して非活動化する。

【００５１】第２の２ｔｏ１アービタセレクタ１０９
は、入力Ｃ及びＤの制御の下に２つの入力Ｄｃ及びＤｄ
の間から選択をするために用いられる。有効ビットＶ１
は、ＯＲゲート１１２への入力を形成することに加え、
マルチプレクサ１１１を介して２つのアービタセレクタ
から選択をするためにも用いられる。

【００５２】次に図２２において、３つの４ｔｏ１アー
ビタセレクタ１１３，１１４，１１５からなる１２ｔｏ
１アービタセレクタ９５の構造を示し、各アービタセレ
クタが４つの入力と４つの制御信号とを取り込む。各ア
ービタセレクタからの出力は、各アービタセレクタの有
効出力状態によって出力の１つを選択するマルチプレク
サ１１６に入力される。各アービタセレクタからの有効
出力は、ＯＲゲート１１７に入力され、１２ｔｏ１アー
ビタセレクタ９５の有効出力を形成する。

【００５３】再び図１８において、８個のアービタセレ
クタは、それぞれが平均シグネチャ入力９２及びエッジ
シグネチャ入力９３を受けとり、入力制御信号９６の状
態によって定められるところの求められた出力を選択す
る。１２ｔｏ１アービタセレクタ９５の出力は、５６ビ
ットラッチ９４に入力される。１２ｔｏ１アービタセレ
クタ９５の有効出力９８は、５６ビットラッチ９４を使
用可能にし、フリップフロップ１００を設定するために
用いられて１２ｔｏ１アービタセレクタ９５がそのデー
タを選択し、ラッチしたことを示す。フリップフロップ
１００の出力は、１２ｔｏ１アービタセレクタ９５の抑
止信号に入力されて、それが更に入力シグネチャを選択
するのを防いでいる。また、この出力は、他の７個のフ
リップフロップの出力と共にＡＮＤゲート１０１に入力
され、その出力が、今度は、５６ビットラッチ９４にそ
のデータを出力させ、すべてのフリップフロップをリセ
ットさせる。

【００５４】ラッチ１０２は、現在のラウンドにおいて
各アービタセレクタによって選択されなかったシグネチ
ャをラッチするために用いられる。そして、これらの信
号は、平均シグネチャジェネレータ及びエッジシグネチ
ャジェネレータから入力される新しいシグネチャの到着
を意味する信号と共にＯＲゲート１０３に入力されて、
アービタセレクタへの入力制御信号９６の新しい集合を
形成する。

【００５５】再び図３において、シグネチャ比較ユニッ
ト１１８が、エッジシグネチャ入力９３から入力される
以前のフレームからの対応するシグネチャに加え、シグ
ネチャシーケンサ９１からのシグネチャの現在ストリー
ムをその入力として取り込み、現在シグネチャストリー
ムをシグネチャ記憶装置コントローラ１１９を介してシ
グネチャ記憶装置１２０に格納するのに加え、動き検出
器出力バス２５に優先順位の値を出力することがわか
る。

【００５６】次に図２３において、シグネチャ比較ユニ
ット１１８をより詳細に示す。シグネチャ比較ユニット
１１８は、シグネチャシーケンサ９１から入ってくる制
御及びデータ信号を非同期にラッチする同期装置１２１
を含んでおり、シグネチャ比較ユニット１１８の残りの
部分がシグネチャ記憶装置コントローラ１１９のクロッ
クレートで動作できるようになっている。もちろん、２
つのクロックレートが同じ場合は、同期装置１２１の必
要はなくなる。

【００５７】各シグネチャストリームは、８個の６ビッ
トシグネチャにシグネチャが平均、或いはエッジタイプ
のものであるかを示すための各シグネチャに対するエキ
ストラビットを加えた５６ビット幅である。１つのシグ
ネチャが８個のシグネチャ差分ユニット１２２のそれぞ
れに送られ、加えてシグネチャ記憶装置コントローラ１
１９を介してシグネチャ記憶装置１２０に格納される。
シグネチャ記憶装置コントローラ１１９から読み込まれ
た以前のフレームからの以前のシグネチャも、シグネチ
ャ差分ユニット１２２に送られる。シグネチャ差分ユニ
ット１２２は、その２つの入力信号の間の差分の絶対値
を取り、この値を最大対ユニット１２３に出力する。

【００５８】次に図２４において、最大対ユニット１２
３をより詳細に説明する。最大対ユニット１２３は、各
シグネチャ差分ユニット間において、最大エッジ差１２
５及び最大平均差１２６を求める。最大対ユニット１２
３に入力される各シグネチャがタイプビット１２７を含
むから、２つの異なるタイプのシグネチャが、例えばＡ
ＮＤゲート１２８，１２９によって抽出される。２つの
入力最大ユニットを更に縦続接続する処理によって最大
エッジ差１２５及び最大平均差１２６を生じる。

【００５９】再び図２３において、最大対ユニット１２
３からの出力が、もう１つの最大対ユニット１２４から
の出力と共に２つの最大信号ユニット１３１，１３２の
１つに入力される。これらの最大信号ユニットは、各線
について最大差分値を求めるために用いられる。次に図
２５において、最大信号ユニット１３１，１３２の１つ
をより詳細に示す。最大信号ユニットは、ラッチ１３７
に加えて図１４において説明したものに類似する３入力
最大ユニット１３３を備えている。３入力の最大ユニッ
ト１３３及びラッチ１３７は、各線について最大の優先
順位の値を求め、ラッチの出力が３入力の最大ユニット
１３３の入力の１つとしてフィードバックされる。ラッ
チ１３７は各線の終端においてＨｓｙｎｃ信号によって
クリアされる。

【００６０】シグネチャの走査線が比較された後、各タ
イプに対する最大差分がラインディスパッチャ１５に出
力され、それぞれの最大信号ユニット１３１，１３２の
出力ラッチがクリアされる。次に図２６において、シグ
ネチャ記憶装置コントローラ１１９をより詳細に示す。
シグネチャ記憶装置コントローラ１１９は、以前のフレ
ームのシグネチャを格納するＤＲＡＭアレーであるとこ
ろのシグネチャ記憶装置１２０へのすべてのアクセスを
調整する役目をしている。シグネチャ記憶装置コントロ
ーラ１１９は、現在シグネチャデータキュー１３８と、
基準シグネチャデータキュー１３９と、シグネチャ記憶
装置アービタ１４０と、リフレッシュコントローラ１４
１と、雑コントローラ１４２とで構成されている。

【００６１】シグネチャ記憶装置アービタ１４０は、シ
グネチャ記憶装置１２０へのアクセスを争うリクエスト
の調整をする役目をしている。現在シグネチャデータキ
ュー１３８、基準シグネチャデータキュー１３９、シグ
ネチャ記憶装置アービタ１４０及びリフレッシュコント
ローラ１４１を含む相争うモジュールのそれぞれが、ア
クセスを必要とする場合にリクエスト信号をアサートす
る。シグネチャ記憶装置アービタ１４０がリクエストを
処理し、リクエスト信号をデアサートし、アクノリッジ
信号をアサートする。

【００６２】現在シグネチャデータキュー１３８は、シ
グネチャ比較ユニット１１８によりシグネチャ記憶装置
１２０に書き込まれた現在シグネチャをキューに入れ
る。基準シグネチャデータキュー１３９は、シグネチャ
比較ユニット１１８によりシグネチャ記憶装置１２０か
ら読まれた基準シグネチャをキューに入れる。雑コント
ローラ１４２は、シグネチャ記憶装置コントローラ１１
９及びシグネチャ記憶装置１２０を駆動するために必要
なクロック信号を生成する。

【００６３】以上において、平均信号強度の大きさ及び
画素値の差の大きさを求め、時間に渡って対応する大き
さを比較することにより、特に雑音の存在する場合に動
きを検出するシステムを説明した。次に、図２７を参照
して、動き検出ユニットを適用した表示システム３全体
の構成を以下に説明する。

【００６４】表示システム３のアナログ入力は、ケーブ
ル２を用いて達成される。アナログ入力の同期情報は、
入力分割器２０８によってカラー情報から分割又は分離
される。カラー情報と同期情報は、次にアナログ・デジ
タル変換ユニット（ＡＤＣ）２１０に送られる。分割器
２０８の赤，緑，青色のアナログ入力チャネル２０９
は、アナログ・デジタル変換ユニット２１０の３つのア
ナログ・デジタル変換に送られる。各々アナログ・デジ
タル変換は、そのアナログ・チャネル入力情報を対応す
るデジタル値に変換する。制御情報も、アナログ・デジ
タル変換ユニット２１０に送られ、デコードされデジタ
ル化されて画素・クロック(PCLK)とライン・リトレース
とフレーム・リトレース信号のようなシステム制御情報
を生成する。制御情報は、画素・カラー情報で出力さ
れ、更にシステム３の残りの部分に制御チャネル２１７
を経由して送られる。制御チャネル２１７は、これらの
信号を、初期設定及び制御マイクロプロセッサ２１１と
デマルチプレクサ２２０と再現ユニット２１６とライン
設定器２３８とライン処理器２１２とフレーム記憶２０
６とフレーム記憶コントローラー２０７と動き検出ユニ
ット２１５と表示コントローラー４を含む全体システム
の種々の部分に結合する。

【００６５】アナログ・デジタル変換ユニット２１０
は、モデル固有パラメーターと水晶タイミング入力情報
と入力制御同期情報を３つのアナログ入力チャネルと共
に、対応するバイナリ出力画素をモデル固有パラメータ
ーから決まる画素・クロック・レートの各々入力画素に
相応して生成するために要求する。好都合に、モデル固
有パラメーターは、記憶装置２１８に記憶されてアナロ
グ・デジタル変換ユニット２１０に、立ち上げ時に初期
設定及び制御ユニット２１１によってロードされる。

【００６６】アナログ入力の代わりとして、ケーブル２
は、入力信号をデジタル・フォーマットで、アナログ・
デジタル変換ユニット２１０の代わりをする入力バッフ
ァ（図示されていないが周知の技術である）に直接送る
ことができる。単一の表示システム３を数多くの異なる
コンピュータ・システムに接続するために、ケーブル・
アセンブリー２には、初期設定及び制御マイクロプロセ
ッサ２１１がモデル固有パラメーターを表示システム・
コントローラーに立ち上げ時にロードできる、モデル固
有水晶又は記憶装置２１８（一般的にEEPROM）、或いは
その両方が好都合に組み込まれることができる。システ
ムごとに変わる傾向を示すモデル固有パラメーターは、
コンピュータ・デバイス１の画素出力クロックの周波数
と、ラインあたりの画素数と、フレームあたりのライン
数と、水平ブランキング時間と、垂直ブランキング時間
と、アナログ・デジタル・ゲインとオフセット・パラメ
ーターなどを含む。これらのパラメーターは次にケーブ
ル２に記憶され、異なるケーブルが異なるコンピュータ
・デバイス１に使用できるので、表示システム３の多様
性と有用性を高める。

【００６７】バイナリ・ビットの数、すなわち、デジタ
ル値がアナログ・デジタル変換ユニット２１０から出力
される解像度は、用いられるA/D 変換のコストと速度の
ような要因に従って変わることができる。この実施態様
の場合、アナログ・デジタル変換ユニット２１０の各々
A/D 変換は、８ビットの情報をその各々の入力カラーに
ついてA/D 出力バス２１９に出力する。そこで、A/D 出
力バス２１９は、少なくとも２４ビットの幅で、単一画
素の表示情報を示す。更に、アナログ・デジタル変換ユ
ニット１０は、画素・クロックとフレームと他の同期情
報をA/D 出力バス２１９に出力する。デマルチプレクサ
２２０は、２つの隣接する画素を互いにグループにし、
それらをクロックと同期情報と共にバス２２１にデマル
チプレクサ２２０の入力レートの半分の割合で出力す
る。表示システム３の残りの部分が作動するために要求
される速度を半分にする効果を与えることになる。

【００６８】デマルチプレクサ２２０の２重画素出力フ
ォーマットは、各々２４ビット入力画素・情報に対し
て、４ビット出力を１ビットの形式で、FLCD表示装置５
の赤色と緑色と青色と白色(RGBW)画素・データの各々に
相応して生成する、再生ユニット２１６に送られる。画
素のグループは再生ユニットの出力バス２２３に出力さ
れる。

【００６９】上述のものは本発明の実施例の１つを説明
するものであり、当業者には明らかなように、本発明の
範囲から逸脱することなく、そこに変更を加えることが
可能である。

【発明の効果】以上説明したように、本発明によれば、
特に入力画像中に雑音が存在する場合に入力画像の動き
を良好に検出する動き検出方法及び装置を提供すること
が可能となる。

【表２】

【表３】

【表４】

【表５】

【図面の簡単な説明】

【図１】本発明の好ましい実施例における表示構成を表
す概略ブロック図である。

【図２】図１に示す表示システムの構成を表す概略ブロ
ック図である。

【図３】図２に示す動き検出器をより詳細に表すブロッ
ク図である。

【図４】図３に示す平均シグネチャ生成ユニットを概略
的に表す図である。

【図５】図４に示す平均シグネチャ生成コントローラを
表す概略ブロック図である。

【図６】図５に示すパターンジェネレータを表す概略ブ
ロック図である。

【図７】図４に示す赤平均シグネチャユニットを表す概
略ブロック図である。

【図８】ｎビットのラインセグメントの平均を求める処
理を説明する概略ブロック図である。

【図９】図７に示す重みユニットを表す概略ブロック図
である。

【図１０】エッジ検出のためのラインブレークアップを
示す図である。

【図１１】ラインセグメントに対するエッジ集積を示す
図である。

【図１２】図３に示すエッジシグネチャジェネレータを
表す概略ブロック図である。

【図１３】図１２に示すステップユニットの１つを表す
概略ブロック図である。

【図１４】図１２に示す最大エッジユニットの１つを表
す概略ブロック図である。

【図１５】図１４に示す最大判定ユニットを表す概略ブ
ロック図である。

【図１６】図１５に示す２入力最大ユニットを表す概略
ブロック図である。

【図１７】図１２に示すＥＳＧコントローラの概略ブロ
ック図である。

【図１８】図３に示すシグネチャシーケンサの概略ブロ
ック図である。

【図１９】２ｔｏ１アービタセレクタの概略ブロック図
である。

【図２０】４ｔｏ１アービタセレクタの概念上の形態の
概略ブロック図である。

【図２１】４ｔｏ１アービタセレクタの構造の概略ブロ
ック図である。

【図２２】図１８に示す１２ｔｏ１アービタセレクタの
構造の概略ブロック図である。

【図２３】図３に示すシグネチャ比較ユニットの概略ブ
ロック図である。

【図２４】図２３に示す最大対ユニットの概略ブロック
図である。

【図２５】図２３に示す最大信号ユニットの概略ブロッ
ク図である。

【図２６】図３に示すシグネチャ記憶装置コントローラ
の概略ブロック図である。

【図２７】動き検出器を適用した表示システムの構成を
示す概略ブロック図である。

【符号の説明】

１ コンピュータ装置 ２ ケーブル ３ 表示システム ４ ＦＬＣＤ表示コントローラ ５ ＦＬＣＤ表示装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク プルヴァー オーストラリア国， ニュー サウス ウ ェールズ 2042， エンモア， トラファ ルガー ストリート 15 (72)発明者 デビッド ロス ブラウン オーストラリア国， ニュー サウス ウ ェールズ 2069， イースト ローズヴィ ル， マルガ アベニュー 30

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数のライン及び各ライン上の複数の画
   素を有する入力画像において用いる動き検出装置におい
   て、 任意のラインの少なくとも１つの第１の領域内における
   画素の値を加算して領域加算値を形成し、前記第１の領
   域の終端においてこの加算値をシグネチャ判定手段に出
   力する平均測定手段と、 少なくとも１つの第２の領域内の近接する画素の部分間
   の多数の差分の大きさを測定し、該差分の大きさの絶対
   値を複数の格納ビンの１つに送る画素差分手段を含み、
   前記格納ビンが前記差分の大きさの絶対値を受信し以前
   の現在値と前記絶対値との最大値でなる新しい最大現在
   値を判定するエッジ測定手段とを備え、 前記シグネチャ判定手段は、前記平均測定手段及び前記
   エッジ測定手段に接続され、線の第２の領域のそれぞれ
   について前記エッジ測定手段から前記最大値でなる判定
   値の集合と、前記平均値測定手段から線の第２の領域か
   らの前記加算値を受けとり、前記判定値と以前の入力画
   像フレームからの判定値の以前に格納した集合とから優
   先順位の値を判定し、前記判定値を格納することを特徴
   とする動き検出装置。
2. 【請求項２】 前記平均測定手段は、各画素値に所定数
   を乗じて加算を行い因数で表された画素値を形成し、因
   数で表された画素値を加算して前記領域加算値を形成す
   ることを特徴とする請求項１記載の動き検出装置。
3. 【請求項３】 前記所定値は、１，−１又は２であるこ
   とを特徴とする請求項２記載の動き検出装置。
4. 【請求項４】 前記画素の部分は、画素の赤、緑及び青
   （ＲＧＢ）部分の値でなることを特徴とする請求項１乃
   至３の何れかに記載の動き検出装置。
5. 【請求項５】 多数の差分値は、近接する画素の部分間
   の正及び負の差分値を含むことを特徴とする請求項４記
   載の動き検出装置。
6. 【請求項６】 多数の差分値は、異なるビンに割り当て
   られた正及び負の差分値を含むことを特徴とする請求項
   ４記載の動き検出装置。
7. 【請求項７】 前記第２の領域は、その各極端部におい
   て重なり合う画素を含むことを特徴とする請求項１乃至
   ６の何れかに記載の動き検出装置。
8. 【請求項８】 複数の画素を含む複数のラインで構成さ
   れる入力画像の隣接するフレーム間の動きを検出する動
   き検出方法において、 画素ラインの第１の領域の平均値を求め、 前記画素ラインの第２の領域の近接する画素間の多数の
   エッジ値を求め、 前記エッジ値を多数のビンに送り、 前記エッジ値から各ビンについて前記第２の領域に対す
   る最大ビン値を求め、 前記平均値と、以前のフレームからの対応する平均値
   と、前記最大ビン値と、以前のフレームからの対応する
   最大ビン値とから優先順位の値を求める各工程を有する
   ことを特徴とする動き検出方法。
9. 【請求項９】 前記平均値は、前記画素値に所定数を乗
   じて因数で表された画素値を形成し、因数で表された画
   素値を加算して前記領域の加算値を形成することによっ
   て求められることを特徴とする請求項８記載の動き検出
   方法。
10. 【請求項１０】 複数の画素を含む複数のラインで構
    成される入力画像の隣接するフレーム間の動きを検出す
    る動き検出方法において、 画素ラインの第１の領域の平均値と、前記画素ラインの
    第２の領域の近接する画素間のエッジ値に応じてフレー
    ム間の動きを検出することを特徴とする動き検出方法。