JPH0773219A - シミュレーション装置及びシミュレーション方法 - Google Patents
シミュレーション装置及びシミュレーション方法Info
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- JPH0773219A JPH0773219A JP5220318A JP22031893A JPH0773219A JP H0773219 A JPH0773219 A JP H0773219A JP 5220318 A JP5220318 A JP 5220318A JP 22031893 A JP22031893 A JP 22031893A JP H0773219 A JPH0773219 A JP H0773219A
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Abstract
(57)【要約】
【目的】 SSOの影響を考慮したシミュレーションを
容易に行うことができるシミュレーション装置及びシミ
ュレーション方法を提供する。 【構成】 時刻tにおいて同時スイッチングが行われる
複数の出力ピンの当該半導体集積回路装置の各入出力ピ
ンに対する影響の度合いを示す指数としての影響度を求
め、当該影響度の値に対応づけて予め設定したノイズ係
数あるいはディレイ係数を用いて時刻tにおける入出力
ピンの信号のノイズ量あるいはディレイ量を算出し、求
めたノイズ量あるいはディレイ量を用いてシミュレーシ
ョンを行う。
容易に行うことができるシミュレーション装置及びシミ
ュレーション方法を提供する。 【構成】 時刻tにおいて同時スイッチングが行われる
複数の出力ピンの当該半導体集積回路装置の各入出力ピ
ンに対する影響の度合いを示す指数としての影響度を求
め、当該影響度の値に対応づけて予め設定したノイズ係
数あるいはディレイ係数を用いて時刻tにおける入出力
ピンの信号のノイズ量あるいはディレイ量を算出し、求
めたノイズ量あるいはディレイ量を用いてシミュレーシ
ョンを行う。
Description
【0001】
【産業上の利用分野】本発明はシミュレーション装置及
びシミュレーション方法に係り、特に半導体集積回路装
置(以下、LSIという。)設計時の動作シミュレーシ
ョンを行うためのシミュレーション装置及びシミュレー
ション方法に関する。
びシミュレーション方法に係り、特に半導体集積回路装
置(以下、LSIという。)設計時の動作シミュレーシ
ョンを行うためのシミュレーション装置及びシミュレー
ション方法に関する。
【0002】近年のLSIは高集積化、パッケージの多
ピン化に伴い、1チップのLSIの出力ピン数も数百本
まで増加してきている。これらに伴って、同時にスイッ
チングが行われる出力ピン数、すなわち、同時スイッチ
ング本数(SSO:Simultaneous Switching Output )
も増加しており、SSOによるノイズの問題や、遅延時
間の変化の問題が大きくなってきており、LSIの設計
を行うにあたっては、このSSOを常に考慮する必要が
生じている。
ピン化に伴い、1チップのLSIの出力ピン数も数百本
まで増加してきている。これらに伴って、同時にスイッ
チングが行われる出力ピン数、すなわち、同時スイッチ
ング本数(SSO:Simultaneous Switching Output )
も増加しており、SSOによるノイズの問題や、遅延時
間の変化の問題が大きくなってきており、LSIの設計
を行うにあたっては、このSSOを常に考慮する必要が
生じている。
【0003】このため、LSIの設計に用いられるシミ
ュレーション装置及びシミュレーション装置において
も、SSOを考慮してシミュレーションを行うものが望
まれている。
ュレーション装置及びシミュレーション装置において
も、SSOを考慮してシミュレーションを行うものが望
まれている。
【0004】
【従来の技術】従来のLSIの論理設計用シミュレーシ
ョン装置で用いられるSSOのチェックルーチンでは、
当該チップ内における許容SSO本数、あるいは当該チ
ップ内の電源ブロックで許容SSO本数等に対応する予
め設定した制限値と実際のSSO本数とを比較すること
によりチェックを行っていた。
ョン装置で用いられるSSOのチェックルーチンでは、
当該チップ内における許容SSO本数、あるいは当該チ
ップ内の電源ブロックで許容SSO本数等に対応する予
め設定した制限値と実際のSSO本数とを比較すること
によりチェックを行っていた。
【0005】
【発明が解決しようとする課題】しかしながら、SSO
に起因するノイズの発生や、遅延時間(ディレイ;Dela
y )の変化に対しては数値的なチェックが行われておら
ず、製品段階での問題点が考慮されないという問題点が
あった。
に起因するノイズの発生や、遅延時間(ディレイ;Dela
y )の変化に対しては数値的なチェックが行われておら
ず、製品段階での問題点が考慮されないという問題点が
あった。
【0006】また、出力ピンに隣接する入力ピンとして
クロック入力ピン、セット入力ピン、リセット入力ピ
ン、ゲート入力ピン等のノイズに敏感な入力ピンが存在
する場合には、SSOによるノイズの影響によりチップ
の誤動作が起りやすいことが回路設計者やLSI設計メ
ーカの経験から理解されてきてはいるものの、経験の浅
い回路設計者にとっては設計時にこれらの影響を考慮す
るのは困難であるという問題点があった。
クロック入力ピン、セット入力ピン、リセット入力ピ
ン、ゲート入力ピン等のノイズに敏感な入力ピンが存在
する場合には、SSOによるノイズの影響によりチップ
の誤動作が起りやすいことが回路設計者やLSI設計メ
ーカの経験から理解されてきてはいるものの、経験の浅
い回路設計者にとっては設計時にこれらの影響を考慮す
るのは困難であるという問題点があった。
【0007】また、SSOによる影響は、実際にはLS
Iを製造し、測定を行って初めて問題が分る場合が多
く、それまでの設計、製造工程が無駄になってしまうと
いう問題点があった。
Iを製造し、測定を行って初めて問題が分る場合が多
く、それまでの設計、製造工程が無駄になってしまうと
いう問題点があった。
【0008】そこで、本発明の目的は、SSOの影響を
考慮したシミュレーションを容易に行うことができるシ
ミュレーション装置及びシミュレーション方法を提供す
ることにある。
考慮したシミュレーションを容易に行うことができるシ
ミュレーション装置及びシミュレーション方法を提供す
ることにある。
【0009】
【課題を解決するための手段】上記課題を解決するた
め、第1の発明は、半導体集積回路装置の論理シミュレ
ーションを行うシミュレーション装置において、I/O
マクロ種類に対応するパラメータをKCELLとし、考慮す
べき二つの信号の位相関係に対応するパラメータをK
phase とし、クロックのディレイに起因するタイミング
ずれであるスキューに対応するパラメータをKskewと
し、考慮すべき二つのピン間の距離に対応するパラメー
タをKdistとし、パッケージ内層パターンの隣接状態に
対応するパラメータをKPKG とした場合に、時刻tにお
いて同時スイッチングが行われるJ本の出力ピンの当該
半導体集積回路装置の各入出力ピンに対する影響の度合
いを示す指数としての影響度Spiを次式により求める
影響度演算手段と、
め、第1の発明は、半導体集積回路装置の論理シミュレ
ーションを行うシミュレーション装置において、I/O
マクロ種類に対応するパラメータをKCELLとし、考慮す
べき二つの信号の位相関係に対応するパラメータをK
phase とし、クロックのディレイに起因するタイミング
ずれであるスキューに対応するパラメータをKskewと
し、考慮すべき二つのピン間の距離に対応するパラメー
タをKdistとし、パッケージ内層パターンの隣接状態に
対応するパラメータをKPKG とした場合に、時刻tにお
いて同時スイッチングが行われるJ本の出力ピンの当該
半導体集積回路装置の各入出力ピンに対する影響の度合
いを示す指数としての影響度Spiを次式により求める
影響度演算手段と、
【0010】
【数1】
【0011】前記影響度Spiを当該影響度Spiの値
に対応づけて予め設定したノイズ係数αを用いて時刻t
における入出力ピンの信号に重畳されるノイズ量Npi
(t)を次式により算出するノイズ量算出手段と、 Npi(t)=α×Spi(t) 求めたノイズ量Npi(t)を用いてシミュレーション
を行うシミュレーション制御手段と、を備えて構成す
る。
に対応づけて予め設定したノイズ係数αを用いて時刻t
における入出力ピンの信号に重畳されるノイズ量Npi
(t)を次式により算出するノイズ量算出手段と、 Npi(t)=α×Spi(t) 求めたノイズ量Npi(t)を用いてシミュレーション
を行うシミュレーション制御手段と、を備えて構成す
る。
【0012】また、第2の発明は、半導体集積回路装置
の論理シミュレーションを行うシミュレーション装置に
おいて、I/Oマクロ種類に対応するパラメータをK
CELLとし、考慮すべき二つの信号の位相関係に対応する
パラメータをKphase とし、クロックのディレイに起因
するタイミングずれであるスキューに対応するパラメー
タをKskewとし、考慮すべき二つのピン間の距離に対応
するパラメータをKdistとし、パッケージ内層パターン
の隣接状態に対応するパラメータをKPKG とした場合
に、時刻tにおいて同時スイッチングが行われるJ本の
出力ピンの当該半導体集積回路装置の各入出力ピンに対
する影響の度合いを示す指数としての影響度Spiを次
式により求める影響度演算手段と、
の論理シミュレーションを行うシミュレーション装置に
おいて、I/Oマクロ種類に対応するパラメータをK
CELLとし、考慮すべき二つの信号の位相関係に対応する
パラメータをKphase とし、クロックのディレイに起因
するタイミングずれであるスキューに対応するパラメー
タをKskewとし、考慮すべき二つのピン間の距離に対応
するパラメータをKdistとし、パッケージ内層パターン
の隣接状態に対応するパラメータをKPKG とした場合
に、時刻tにおいて同時スイッチングが行われるJ本の
出力ピンの当該半導体集積回路装置の各入出力ピンに対
する影響の度合いを示す指数としての影響度Spiを次
式により求める影響度演算手段と、
【0013】
【数1】
【0014】前記影響度Spiを当該影響度Spiの値
に対応づけて予め設定したディレイ係数βを用いて時刻
tにおける入出力ピンの信号のディレイ量Dpi(t)
を次式により算出するディレイ量算出手段と、 Dpi(t)=β×Spi(t) 求めたディレイ量Dpi(t)を用いてシミュレーショ
ンを行うシミュレーション制御装置と、を備えて構成す
る。
に対応づけて予め設定したディレイ係数βを用いて時刻
tにおける入出力ピンの信号のディレイ量Dpi(t)
を次式により算出するディレイ量算出手段と、 Dpi(t)=β×Spi(t) 求めたディレイ量Dpi(t)を用いてシミュレーショ
ンを行うシミュレーション制御装置と、を備えて構成す
る。
【0015】また、第3の発明は、半導体集積回路装置
の論理シミュレーションを行うシミュレーション方法に
おいて、I/Oマクロ種類に対応するパラメータをK
CELLとし、考慮すべき二つの信号の位相関係に対応する
パラメータをKphase とし、クロックのディレイに起因
するタイミングずれであるスキューに対応するパラメー
タをKskewとし、考慮すべき二つのピン間の距離に対応
するパラメータをKdistとし、パッケージ内層パターン
の隣接状態に対応するパラメータをKPKG とした場合
に、時刻tにおいて同時スイッチングが行われるJ本の
出力ピンの当該半導体集積回路装置の各入出力ピンに対
する影響の度合いを示す指数としての影響度Spiを次
式により求める影響度演算工程と、
の論理シミュレーションを行うシミュレーション方法に
おいて、I/Oマクロ種類に対応するパラメータをK
CELLとし、考慮すべき二つの信号の位相関係に対応する
パラメータをKphase とし、クロックのディレイに起因
するタイミングずれであるスキューに対応するパラメー
タをKskewとし、考慮すべき二つのピン間の距離に対応
するパラメータをKdistとし、パッケージ内層パターン
の隣接状態に対応するパラメータをKPKG とした場合
に、時刻tにおいて同時スイッチングが行われるJ本の
出力ピンの当該半導体集積回路装置の各入出力ピンに対
する影響の度合いを示す指数としての影響度Spiを次
式により求める影響度演算工程と、
【0016】
【数1】
【0017】前記影響度Spiを当該影響度Spiの値
に対応づけて予め設定したノイズ係数αを用いて時刻t
における入出力ピンの信号に重畳されるノイズ量Npi
(t)を次式により算出するノイズ量算出工程と、 Npi(t)=α×Spi(t) 求めたノイズ量Npi(t)を用いてシミュレーション
を行うシミュレーション工程と、を備えて構成する。
に対応づけて予め設定したノイズ係数αを用いて時刻t
における入出力ピンの信号に重畳されるノイズ量Npi
(t)を次式により算出するノイズ量算出工程と、 Npi(t)=α×Spi(t) 求めたノイズ量Npi(t)を用いてシミュレーション
を行うシミュレーション工程と、を備えて構成する。
【0018】また、第4の発明は、半導体集積回路装置
の論理シミュレーションを行うシミュレーション方法に
おいて、I/Oマクロ種類に対応するパラメータをK
CELLとし、考慮すべき二つの信号の位相関係に対応する
パラメータをKphase とし、クロックのディレイに起因
するタイミングずれであるスキューに対応するパラメー
タをKskewとし、考慮すべき二つのピン間の距離に対応
するパラメータをKdistとし、パッケージ内層パターン
の隣接状態に対応するパラメータをKPKG とした場合
に、時刻tにおいて同時スイッチングが行われるJ本の
出力ピンの当該半導体集積回路装置の各入出力ピンに対
する影響の度合いを示す指数としての影響度Spiを次
式により求める影響度演算工程と、
の論理シミュレーションを行うシミュレーション方法に
おいて、I/Oマクロ種類に対応するパラメータをK
CELLとし、考慮すべき二つの信号の位相関係に対応する
パラメータをKphase とし、クロックのディレイに起因
するタイミングずれであるスキューに対応するパラメー
タをKskewとし、考慮すべき二つのピン間の距離に対応
するパラメータをKdistとし、パッケージ内層パターン
の隣接状態に対応するパラメータをKPKG とした場合
に、時刻tにおいて同時スイッチングが行われるJ本の
出力ピンの当該半導体集積回路装置の各入出力ピンに対
する影響の度合いを示す指数としての影響度Spiを次
式により求める影響度演算工程と、
【0019】
【数1】
【0020】前記影響度Spiを当該影響度Spiの値
に対応づけて予め設定したディレイ係数βを用いて時刻
tにおける入出力ピンの信号のディレイ量Dpi(t)
を次式により算出しするディレイ量算出工程と、 Dpi(t)=β×Spi(t) 求めたディレイ量Dpi(t)を用いてシミュレーショ
ンを行うシミュレーション工程と、を備えて構成する。
に対応づけて予め設定したディレイ係数βを用いて時刻
tにおける入出力ピンの信号のディレイ量Dpi(t)
を次式により算出しするディレイ量算出工程と、 Dpi(t)=β×Spi(t) 求めたディレイ量Dpi(t)を用いてシミュレーショ
ンを行うシミュレーション工程と、を備えて構成する。
【0021】
【作用】第1の発明によれば、影響度演算手段は、時刻
tにおいて同時スイッチングが行われるJ本の出力ピン
の当該半導体集積回路装置の各入出力ピンに対する影響
の度合いを示す指数としての影響度Spiを求め、ノイ
ズ量算出手段は、影響度Spiを当該影響度Spiの値
に対応づけて予め設定したノイズ係数αを用いて時刻t
における入出力ピンの信号に重畳されるノイズ量Npi
(t)を算出する。
tにおいて同時スイッチングが行われるJ本の出力ピン
の当該半導体集積回路装置の各入出力ピンに対する影響
の度合いを示す指数としての影響度Spiを求め、ノイ
ズ量算出手段は、影響度Spiを当該影響度Spiの値
に対応づけて予め設定したノイズ係数αを用いて時刻t
における入出力ピンの信号に重畳されるノイズ量Npi
(t)を算出する。
【0022】この結果、シミュレーション制御手段は、
求めたノイズ量Npi(t)を用いてシミュレーション
を行う。従って、SSOに起因するノイズを考慮してよ
り正確なシミュレーションを行うことができる。
求めたノイズ量Npi(t)を用いてシミュレーション
を行う。従って、SSOに起因するノイズを考慮してよ
り正確なシミュレーションを行うことができる。
【0023】また、第2の発明によれば、影響度演算手
段は、時刻tにおいて同時スイッチングが行われるJ本
の出力ピンの当該半導体集積回路装置の各入出力ピンに
対する影響の度合いを示す指数としての影響度Spiを
求め、ディレイ量算出手段は影響度Spiを当該影響度
Spiの値に対応づけて予め設定したディレイ係数βを
用いて時刻tにおける入出力ピンの信号のディレイ量D
pi(t)を算出する。
段は、時刻tにおいて同時スイッチングが行われるJ本
の出力ピンの当該半導体集積回路装置の各入出力ピンに
対する影響の度合いを示す指数としての影響度Spiを
求め、ディレイ量算出手段は影響度Spiを当該影響度
Spiの値に対応づけて予め設定したディレイ係数βを
用いて時刻tにおける入出力ピンの信号のディレイ量D
pi(t)を算出する。
【0024】この結果、シミュレーション制御手段は、
求めたディレイ量Dpi(t)を用いてシミュレーショ
ンを行う。従って、SSOに起因するディレイを考慮し
てより正確なシミュレーションを行うことができる。
求めたディレイ量Dpi(t)を用いてシミュレーショ
ンを行う。従って、SSOに起因するディレイを考慮し
てより正確なシミュレーションを行うことができる。
【0025】また、第3の発明によれば、影響度演算工
程は、時刻tにおいて同時スイッチングが行われるJ本
の出力ピンの当該半導体集積回路装置の各入出力ピンに
対する影響の度合いを示す指数としての影響度Spiを
求め、ノイズ量算出工程は、影響度Spiを当該影響度
Spiの値に対応づけて予め設定したノイズ係数αを用
いて時刻tにおける入出力ピンの信号に重畳されるノイ
ズ量Npi(t)を次式により算出する。
程は、時刻tにおいて同時スイッチングが行われるJ本
の出力ピンの当該半導体集積回路装置の各入出力ピンに
対する影響の度合いを示す指数としての影響度Spiを
求め、ノイズ量算出工程は、影響度Spiを当該影響度
Spiの値に対応づけて予め設定したノイズ係数αを用
いて時刻tにおける入出力ピンの信号に重畳されるノイ
ズ量Npi(t)を次式により算出する。
【0026】この結果、シミュレーション工程は、求め
たノイズ量Npi(t)を用いてシミュレーションを行
う。従って、SSOに起因するノイズを考慮してより正
確なシミュレーションを行うことができる。
たノイズ量Npi(t)を用いてシミュレーションを行
う。従って、SSOに起因するノイズを考慮してより正
確なシミュレーションを行うことができる。
【0027】また、第4の発明によれば、影響度演算工
程は、時刻tにおいて同時スイッチングが行われるJ本
の出力ピンの当該半導体集積回路装置の各入出力ピンに
対する影響の度合いを示す指数としての影響度Spiを
求め、ディレイ量算出工程は、影響度Spiを当該影響
度Spiの値に対応づけて予め設定したディレイ係数β
を用いて時刻tにおける入出力ピンの信号のディレイ量
Dpi(t)を算出する。
程は、時刻tにおいて同時スイッチングが行われるJ本
の出力ピンの当該半導体集積回路装置の各入出力ピンに
対する影響の度合いを示す指数としての影響度Spiを
求め、ディレイ量算出工程は、影響度Spiを当該影響
度Spiの値に対応づけて予め設定したディレイ係数β
を用いて時刻tにおける入出力ピンの信号のディレイ量
Dpi(t)を算出する。
【0028】この結果、シミュレーション工程は、求め
たディレイ量Dpi(t)を用いてシミュレーションを
行う。従って、SSOに起因するディレイを考慮してよ
り正確なシミュレーションを行うことができる。
たディレイ量Dpi(t)を用いてシミュレーションを
行う。従って、SSOに起因するディレイを考慮してよ
り正確なシミュレーションを行うことができる。
【0029】
【実施例】次に図面を参照して本発明の好適な実施例を
説明する。図1にシミュレーションの処理フローチャー
トを示す。
説明する。図1にシミュレーションの処理フローチャー
トを示す。
【0030】まず最初に、本実施例のシミュレーション
の概略的な流れを説明する。本実施例のシミュレーショ
ンでは、まずSSOを表わす各種パラメータを決定し
(ステップS1)、次に決定したパラメータに基づいて
影響度Spiを演算する(ステップS2)。
の概略的な流れを説明する。本実施例のシミュレーショ
ンでは、まずSSOを表わす各種パラメータを決定し
(ステップS1)、次に決定したパラメータに基づいて
影響度Spiを演算する(ステップS2)。
【0031】次に、演算した影響度Spiに基づいて、
ノイズ量Npi及びディレイ量Dpiを算出し、ノイズ
量及びディレイ量の判定を行う(ステップS3)。そし
て、判定結果に基づいてシミュレーションを行い(ステ
ップS4)、シミュレーション結果が良好か否かを判別
する(ステップS5)。
ノイズ量Npi及びディレイ量Dpiを算出し、ノイズ
量及びディレイ量の判定を行う(ステップS3)。そし
て、判定結果に基づいてシミュレーションを行い(ステ
ップS4)、シミュレーション結果が良好か否かを判別
する(ステップS5)。
【0032】シミュレーション結果が思わしくない場合
には、ピン配置、I/Oマクロセル種類等の設計データ
の変更を行い(ステップS7)、再びシミュレーション
を行う(ステップS1〜S5)。
には、ピン配置、I/Oマクロセル種類等の設計データ
の変更を行い(ステップS7)、再びシミュレーション
を行う(ステップS1〜S5)。
【0033】シミュレーション結果が良好である場合に
は、製造工程に移行する(ステップS6)。次により詳
細なシミュレーション動作を説明する。
は、製造工程に移行する(ステップS6)。次により詳
細なシミュレーション動作を説明する。
【0034】まず、シミュレーションを行うに際し、S
SOノイズの大きさの数値化、SSOノイズの時間範囲
の数値化及びSSOによる遅延時間のずれの数値化(パ
ラメータの決定)を行う(ステップS1)。
SOノイズの大きさの数値化、SSOノイズの時間範囲
の数値化及びSSOによる遅延時間のずれの数値化(パ
ラメータの決定)を行う(ステップS1)。
【0035】この際に、TTL(Transistor Transisto
r Logic )、ECL(Emmiter Coupled Logic )等の回
路形式(I/Oマクロ種類)による違い、信号駆動能力
の違い、LSIチップ上の入出力端子間距離の違い、パ
ッケージ上のパターニングの違い、SSOに起因するノ
イズの極性等のパラメータを考慮する必要がある。
r Logic )、ECL(Emmiter Coupled Logic )等の回
路形式(I/Oマクロ種類)による違い、信号駆動能力
の違い、LSIチップ上の入出力端子間距離の違い、パ
ッケージ上のパターニングの違い、SSOに起因するノ
イズの極性等のパラメータを考慮する必要がある。
【0036】以下の説明においては、I/Oマクロ種類
に対応するパラメータをKCELLとし、考慮すべき二つの
信号の位相関係に対応するパラメータをKphase とし、
クロックのディレイに起因するタイミングずれであるス
キューに対応するパラメータをKskewとし、考慮すべき
二つのピン間の距離に対応するパラメータをKdistと
し、パッケージ内層パターンの隣接状態に対応するパラ
メータをKPKG とする。
に対応するパラメータをKCELLとし、考慮すべき二つの
信号の位相関係に対応するパラメータをKphase とし、
クロックのディレイに起因するタイミングずれであるス
キューに対応するパラメータをKskewとし、考慮すべき
二つのピン間の距離に対応するパラメータをKdistと
し、パッケージ内層パターンの隣接状態に対応するパラ
メータをKPKG とする。
【0037】本実施例では、時刻tにおいて同時スイッ
チングが行われるJ本の出力ピンの当該LSIの各入出
力ピンに対する影響の度合いを示す指数としての影響度
Spiを次式のように定義している。
チングが行われるJ本の出力ピンの当該LSIの各入出
力ピンに対する影響の度合いを示す指数としての影響度
Spiを次式のように定義している。
【0038】
【数1】
【0039】ここで、上記SSOの影響度Spiを計算
により求める場合に用いる各種パラメータの一例を図2
乃至図6を参照して説明する。図2に回路形式(I/O
マクロ種類)についてのパラメータKCELLの一例を示
す。
により求める場合に用いる各種パラメータの一例を図2
乃至図6を参照して説明する。図2に回路形式(I/O
マクロ種類)についてのパラメータKCELLの一例を示
す。
【0040】パラメータKCELLは、I/Oマクロセルの
種類、その駆動能力(負荷)及び信号の遷移方向により
異なる。具体的には、例えば、I/Oマクロセルの種類
がTTLであり、その駆動能力が8mA、信号が“H”
→“L”へ遷移する場合、 KCELL=6 となる。
種類、その駆動能力(負荷)及び信号の遷移方向により
異なる。具体的には、例えば、I/Oマクロセルの種類
がTTLであり、その駆動能力が8mA、信号が“H”
→“L”へ遷移する場合、 KCELL=6 となる。
【0041】また、I/Oマクロセルの種類がECLで
あり、その負荷が50Ωである場合、信号の遷移方向に
かかわらず KCELL=10 となる。
あり、その負荷が50Ωである場合、信号の遷移方向に
かかわらず KCELL=10 となる。
【0042】尚、図2において、[]内の数値は、エッ
ジスローダウンを行うの場合のKCE LLの値である。エッ
ジスローダウンとは入力信号の立上がりあるいは立下が
りをなまらせてノイズを抑えるための手法であり、例え
ば、入力信号の立上がりの勾配が急であるとノイズが多
くなり、勾配が緩やかであるとノイズが少なくなる。
ジスローダウンを行うの場合のKCE LLの値である。エッ
ジスローダウンとは入力信号の立上がりあるいは立下が
りをなまらせてノイズを抑えるための手法であり、例え
ば、入力信号の立上がりの勾配が急であるとノイズが多
くなり、勾配が緩やかであるとノイズが少なくなる。
【0043】図3に考慮すべき二つの信号の位相関係に
対応するパラメータKphase の一例を示す。パラメータ
Kphase は、I/Oマクロセルの種類及び考慮すべき二
つの信号の位相関係により異なる。
対応するパラメータKphase の一例を示す。パラメータ
Kphase は、I/Oマクロセルの種類及び考慮すべき二
つの信号の位相関係により異なる。
【0044】具体的には、I/Oマクロセルの種類がE
CLであり、二つの信号の位相関係が逆相である場合に
は、 Kphase =−1 となる。
CLであり、二つの信号の位相関係が逆相である場合に
は、 Kphase =−1 となる。
【0045】図4にスキューに対応するパラメータK
skewの一例を示す。パラメータKskewは、実際のスキュ
ー(skew)の値がディレイ時間に与える影響に相当
する。
skewの一例を示す。パラメータKskewは、実際のスキュ
ー(skew)の値がディレイ時間に与える影響に相当
する。
【0046】具体的には、I/Oマクロセルの種類がE
CLの場合、ディレイ時間が発生するのは、スキューが
±1(nsec)の場合である。したがって、スキュー
の絶対値が、1(nsec)以上大きくなるとディレイ
時間はほとんど無くなるので、 Kskew=0 とする。
CLの場合、ディレイ時間が発生するのは、スキューが
±1(nsec)の場合である。したがって、スキュー
の絶対値が、1(nsec)以上大きくなるとディレイ
時間はほとんど無くなるので、 Kskew=0 とする。
【0047】またスキューが、±0.5(nsec)よ
りも小さくなるとディレイ時間は最大値を取ることとな
り、 Kskew=+1 とする。
りも小さくなるとディレイ時間は最大値を取ることとな
り、 Kskew=+1 とする。
【0048】また、スキューの絶対値が0.5(nse
c)より大きく1(nsec)より小さい場合には、 Kskew=0.5 とする。
c)より大きく1(nsec)より小さい場合には、 Kskew=0.5 とする。
【0049】また、I/Oマクロセルの種類がTTLの
場合、ディレイ時間が発生するのは、スキューが±5
(nsec)の場合である。したがって、スキューの絶
対値が、5(nsec)以上大きくなるとディレイ時間
はほとんど無くなるので、 Kskew=0 とする。
場合、ディレイ時間が発生するのは、スキューが±5
(nsec)の場合である。したがって、スキューの絶
対値が、5(nsec)以上大きくなるとディレイ時間
はほとんど無くなるので、 Kskew=0 とする。
【0050】またスキューが、±2.5(nsec)よ
りも小さくなるとディレイ時間は最大値を取ることとな
り、 Kskew=+1 とする。
りも小さくなるとディレイ時間は最大値を取ることとな
り、 Kskew=+1 とする。
【0051】また、スキューの絶対値が2.5(nse
c)より大きく5(nsec)より小さい場合には、 Kskew=0.5 とする。
c)より大きく5(nsec)より小さい場合には、 Kskew=0.5 とする。
【0052】図5に考慮すべき二つのピン間の距離に対
応するパラメータKdistの一例を示す。パラメータK
distは、当該考慮すべき二つのピンの距離が近いほどS
SOによるノイズの影響が大きいことを表わしており、
1パッド(pad )隣のピン(隣接ピン)の場合最大値を
取り、 Kdist=1 とする。
応するパラメータKdistの一例を示す。パラメータK
distは、当該考慮すべき二つのピンの距離が近いほどS
SOによるノイズの影響が大きいことを表わしており、
1パッド(pad )隣のピン(隣接ピン)の場合最大値を
取り、 Kdist=1 とする。
【0053】また、20パッド以上離れた位置にあるピ
ン間ではノイズの影響は小さく、 Kdist=0.1 とする。
ン間ではノイズの影響は小さく、 Kdist=0.1 とする。
【0054】図6にパッケージ内層パターンの隣接状態
に対応するパラメータKPKG の一例を示す。パッケージ
内層パターンとは、LSIチップのボンディングパッド
に接続されるボンディングポストからパッケージのリー
ドピンに至るまでの配線パターンのことであり、あるピ
ンのパッケージ内層パターンが他ピンの内層パターンと
近接すればするほど影響が大きくなる。
に対応するパラメータKPKG の一例を示す。パッケージ
内層パターンとは、LSIチップのボンディングパッド
に接続されるボンディングポストからパッケージのリー
ドピンに至るまでの配線パターンのことであり、あるピ
ンのパッケージ内層パターンが他ピンの内層パターンと
近接すればするほど影響が大きくなる。
【0055】すなわち、パラメータKPKG は二つのパッ
ケージ内層パターンが近接すればするほどSSOの影響
が大きいことを表わしており、隣接する場合最大値を取
り、 KPKG =3 とする。
ケージ内層パターンが近接すればするほどSSOの影響
が大きいことを表わしており、隣接する場合最大値を取
り、 KPKG =3 とする。
【0056】また、3本以上離れている場合にはSSO
の影響は小さく、 KPKG =1 とする。
の影響は小さく、 KPKG =1 とする。
【0057】次に影響度Spiの具体的な計算(ステッ
プS2)の一例を図7を参照して説明する。この場合に
おいて、図7の時刻t1 における入出力ピンiについて
のSSOの影響度Spiを求めるものとし、入出力ピン
iに隣接する6本の入出力ピンj1〜j6 が同時スイッ
チングを行うものとする。
プS2)の一例を図7を参照して説明する。この場合に
おいて、図7の時刻t1 における入出力ピンiについて
のSSOの影響度Spiを求めるものとし、入出力ピン
iに隣接する6本の入出力ピンj1〜j6 が同時スイッ
チングを行うものとする。
【0058】まず、入出力ピンiに対する入出力ピンj
1 の単独の影響度Sj1 を求めてみると、入出力ピンj
1 はI/Oマクロセル種類がTTLであり、その駆動能
力が8mAであるので、図2より、 KCELL=10 となる。
1 の単独の影響度Sj1 を求めてみると、入出力ピンj
1 はI/Oマクロセル種類がTTLであり、その駆動能
力が8mAであるので、図2より、 KCELL=10 となる。
【0059】また、時刻t1 における入出力ピンj1 の
信号の位相は入出力ピンiの信号の位相と同相であるの
で、図3のTTL同相の場合より、 Kphase =1 となる。
信号の位相は入出力ピンiの信号の位相と同相であるの
で、図3のTTL同相の場合より、 Kphase =1 となる。
【0060】さらに、時刻t1 における入出力ピンiに
対する入出力ピンj1 のスキューは0.5nsecであ
るので、図4より、 Kskew=1 となる。
対する入出力ピンj1 のスキューは0.5nsecであ
るので、図4より、 Kskew=1 となる。
【0061】またさらに図8(a)のピンの配置関係図
より、入出力ピンiと入出力ピンj 1 はパッド数にして
3個離れているので、図5より、 Kdist=0.6 また、図8(b)の内層パターン配置関係図より、入出
力ピンiの内層パターンと入出力ピンj1 の内層パター
ンとは3本離れているので、図6より、 KPKG =1 となる。従って、時刻t1 における入出力ピンj1 のS
SOによる入出力ピンiへの影響度Sj1 は、 Sj1 =KCELL×Kphase ×Kskew×Kdist×KPKG =10×1×1×0.6×1 =6 となる。同様にして入出力ピンj2 〜j6 の単独の影響
度Sj2 〜Sj6 を求めると、 Sj2 =−3.2 Sj3 =18 Sj4 =7.5 Sj5 =−8 Sj6 =6 となる。従って、影響度Spiは、
より、入出力ピンiと入出力ピンj 1 はパッド数にして
3個離れているので、図5より、 Kdist=0.6 また、図8(b)の内層パターン配置関係図より、入出
力ピンiの内層パターンと入出力ピンj1 の内層パター
ンとは3本離れているので、図6より、 KPKG =1 となる。従って、時刻t1 における入出力ピンj1 のS
SOによる入出力ピンiへの影響度Sj1 は、 Sj1 =KCELL×Kphase ×Kskew×Kdist×KPKG =10×1×1×0.6×1 =6 となる。同様にして入出力ピンj2 〜j6 の単独の影響
度Sj2 〜Sj6 を求めると、 Sj2 =−3.2 Sj3 =18 Sj4 =7.5 Sj5 =−8 Sj6 =6 となる。従って、影響度Spiは、
【0062】
【数2】
【0063】となる。次に求めた影響度SpiからSS
Oに起因するノイズ量及びディレイ量を計算し、その判
定を行う(ステップS3)。
Oに起因するノイズ量及びディレイ量を計算し、その判
定を行う(ステップS3)。
【0064】まずノイズ量の計算について述べる。対象
とする入出力ピンの信号に対し、時刻tにおいてSSO
により重畳されるノイズ量Npi(t)[mV]は次式
により表わせる。
とする入出力ピンの信号に対し、時刻tにおいてSSO
により重畳されるノイズ量Npi(t)[mV]は次式
により表わせる。
【0065】Npi(t)=α×Spi(t) この場合において、αはノイズ係数であり、図9に示す
ように、I/Oマクロセル種類、信号の遷移方向及び影
響度Spiの関数となっている。
ように、I/Oマクロセル種類、信号の遷移方向及び影
響度Spiの関数となっている。
【0066】例えば、入出力ピンiを入力ピンとして動
作させ、時刻t1 におけるノイズ係数αを求める。この
場合において、信号が“H”→“L”に遷移した場合を
仮定すると、TTL入力で、影響度Spi(t1 )=2
6.3であるので、図9より α=3 となる。従って、時刻t1 における入力ピンiの入力信
号に重畳されるノイズ量Npi(t1 )は、 Npi(t1 )=α×Spi(t1 ) =3×26.3 =78.9[mV] となる。
作させ、時刻t1 におけるノイズ係数αを求める。この
場合において、信号が“H”→“L”に遷移した場合を
仮定すると、TTL入力で、影響度Spi(t1 )=2
6.3であるので、図9より α=3 となる。従って、時刻t1 における入力ピンiの入力信
号に重畳されるノイズ量Npi(t1 )は、 Npi(t1 )=α×Spi(t1 ) =3×26.3 =78.9[mV] となる。
【0067】つづいて図10を参照してノイズ量の判定
について述べる。図10は、ノイズ量判定値の一例を、
ECL入力、TTL入力、シュミット入力のそれぞれの
場合について示したものである。 a)ECL入力の場合 ECL入力の場合には、 しきい値電圧Vth=−1.3[V] “H”レベル入力電圧VIH=−0.9[V] “L”レベル入力電圧VIL=−1.7[V] であるので、最大許容ノイズレベル(ノイズマージン)
=400[mV]となり、ノイズ量判定値は400[m
V]とする。 b)TTL入力の場合 TTL入力の場合には、 しきい値電圧Vth=1.5[V] “H”レベル入力電圧VIH=2.0[V] “L”レベル入力電圧VIL=0.8[V] であるので、“H”レベル入力側のノイズマージン=5
00[mV]、“L”レベル入力側のノイズマージン=
700[mV]となり、ノイズ量判定値は、“H”レベ
ル入力側で500[mV]、“L”レベル入力側で70
0[mV]とする。 c)シュミット入力の場合 シュミット入力の場合、遷移方向が“L”→“H”のと
きのしきい値電圧Vth LHと遷移方向が“H”→“L”の
ときのしきい値電圧VthHLは、異なり、それぞれ、 しきい値電圧VthLH=1.8[V] しきい値電圧VthHL=0.6[V] であり、 “H”レベル入力電圧VIH=2.0[V] “L”レベル入力電圧VIL=0.8[V] であるので、“H”レベル入力側のノイズマージン=
1.4[V]、“L”レベル入力側のノイズマージン=
1.0[V]となり、ノイズ量判定値は、“H”レベル
入力側で1.4[V]、“L”レベル入力側で1.0
[V]とする。
について述べる。図10は、ノイズ量判定値の一例を、
ECL入力、TTL入力、シュミット入力のそれぞれの
場合について示したものである。 a)ECL入力の場合 ECL入力の場合には、 しきい値電圧Vth=−1.3[V] “H”レベル入力電圧VIH=−0.9[V] “L”レベル入力電圧VIL=−1.7[V] であるので、最大許容ノイズレベル(ノイズマージン)
=400[mV]となり、ノイズ量判定値は400[m
V]とする。 b)TTL入力の場合 TTL入力の場合には、 しきい値電圧Vth=1.5[V] “H”レベル入力電圧VIH=2.0[V] “L”レベル入力電圧VIL=0.8[V] であるので、“H”レベル入力側のノイズマージン=5
00[mV]、“L”レベル入力側のノイズマージン=
700[mV]となり、ノイズ量判定値は、“H”レベ
ル入力側で500[mV]、“L”レベル入力側で70
0[mV]とする。 c)シュミット入力の場合 シュミット入力の場合、遷移方向が“L”→“H”のと
きのしきい値電圧Vth LHと遷移方向が“H”→“L”の
ときのしきい値電圧VthHLは、異なり、それぞれ、 しきい値電圧VthLH=1.8[V] しきい値電圧VthHL=0.6[V] であり、 “H”レベル入力電圧VIH=2.0[V] “L”レベル入力電圧VIL=0.8[V] であるので、“H”レベル入力側のノイズマージン=
1.4[V]、“L”レベル入力側のノイズマージン=
1.0[V]となり、ノイズ量判定値は、“H”レベル
入力側で1.4[V]、“L”レベル入力側で1.0
[V]とする。
【0068】ノイズレベルの判定を行う際には、出力ピ
ンのノイズは他のLSIの入力に悪影響を及ぼすので、
出力ピンに影響するノイズについても判定する必要があ
る。ここでより具体的な判定例を示す。
ンのノイズは他のLSIの入力に悪影響を及ぼすので、
出力ピンに影響するノイズについても判定する必要があ
る。ここでより具体的な判定例を示す。
【0069】上述したように、図7に示した入力端子i
の時刻t1 におけるノイズ量Npi(t1 )=78.9
[mV]である。これに対し、TTL入力のノイズ量判
定値は、“H”レベル入力側で500[mV]、“L”
レベル入力側で700[mV]であるので、いずれの場
合であっても十分許容範囲内であると判定することがで
きる。
の時刻t1 におけるノイズ量Npi(t1 )=78.9
[mV]である。これに対し、TTL入力のノイズ量判
定値は、“H”レベル入力側で500[mV]、“L”
レベル入力側で700[mV]であるので、いずれの場
合であっても十分許容範囲内であると判定することがで
きる。
【0070】次にディレイ量の計算について述べる。対
象とする入出力ピンの信号に対し、時刻tにおけるSS
Oによるディレイ量Dpi(t)[nsec]は次式に
より表わせる。
象とする入出力ピンの信号に対し、時刻tにおけるSS
Oによるディレイ量Dpi(t)[nsec]は次式に
より表わせる。
【0071】Dpi(t)=β×Spi(t) この場合において、βはディレイ係数であり、図11に
示すように、I/Oマクロセル種類、信号の遷移方向及
び影響度Spiの関数となっている。
示すように、I/Oマクロセル種類、信号の遷移方向及
び影響度Spiの関数となっている。
【0072】例えば、入出力ピンiを出力ピンとして動
作させ、時刻t1 におけるディレイ係数βを求める。こ
の場合において、信号が“H”→“L”に遷移した場合
を仮定すると、TTL入力で、影響度Spi(t1 )=
26.3であるので、図11より β=0.003 となる。従って、時刻t1 における出力ピンiの出力信
号のディレイ量Dpi(t1 )は、 Dpi(t1 )=β×Spi(t1 ) =0.003×26.3 =0.0796[nsec] となる。
作させ、時刻t1 におけるディレイ係数βを求める。こ
の場合において、信号が“H”→“L”に遷移した場合
を仮定すると、TTL入力で、影響度Spi(t1 )=
26.3であるので、図11より β=0.003 となる。従って、時刻t1 における出力ピンiの出力信
号のディレイ量Dpi(t1 )は、 Dpi(t1 )=β×Spi(t1 ) =0.003×26.3 =0.0796[nsec] となる。
【0073】つづいて図12を参照してディレイ量の判
定について述べる。図12は、ディレイ量判定値の一例
を、ECL出力、TTL出力のそれぞれの場合について
示したものである。 a)ECL出力の場合 ECL出力の場合、図12(a)に示すように、基準タ
イミングから±2nsecを許容ディレイ量とし、ディ
レイ量判定値を±2nsecとする。 b)TTL出力の場合 TTL出力の場合、図12(b)に示すように、基準タ
イミングから±5nsecを許容ディレイ量とし、ディ
レイ量判定値を±5nsecとする。
定について述べる。図12は、ディレイ量判定値の一例
を、ECL出力、TTL出力のそれぞれの場合について
示したものである。 a)ECL出力の場合 ECL出力の場合、図12(a)に示すように、基準タ
イミングから±2nsecを許容ディレイ量とし、ディ
レイ量判定値を±2nsecとする。 b)TTL出力の場合 TTL出力の場合、図12(b)に示すように、基準タ
イミングから±5nsecを許容ディレイ量とし、ディ
レイ量判定値を±5nsecとする。
【0074】ここでより具体的な判定例を示す。上述し
たように図7に示した出力端子iの時刻t1 におけるデ
ィレイ量Dpi(t1 )=0.0796[nsec]で
ある。
たように図7に示した出力端子iの時刻t1 におけるデ
ィレイ量Dpi(t1 )=0.0796[nsec]で
ある。
【0075】これに対し、TTL出力のディレイ量判定
値は、±5nsecであるので、十分許容範囲内である
と判定することができる。次に図13及び図14を参照
してステップS1〜ステップS3までの処理結果をシミ
ュレーションに反映させ、SSOに起因するノイズとデ
ィレイの影響を把握する手法について述べる。
値は、±5nsecであるので、十分許容範囲内である
と判定することができる。次に図13及び図14を参照
してステップS1〜ステップS3までの処理結果をシミ
ュレーションに反映させ、SSOに起因するノイズとデ
ィレイの影響を把握する手法について述べる。
【0076】シミュレーション対象として、図13
(a)(または図14(a))に示すように、2個のフ
リップフロップ回路FF1 、FF2 を含むLSIを想定
し、フリップフロップ回路FF1 はデータ入力端子
D1 、クロック入力端子CK1 及び出力端子Qを備え、
フリップフロップ回路FF2 はデータ入力端子D2 、ク
ロック入力端子CK2 及び出力端子Oを備えるものとす
る。
(a)(または図14(a))に示すように、2個のフ
リップフロップ回路FF1 、FF2 を含むLSIを想定
し、フリップフロップ回路FF1 はデータ入力端子
D1 、クロック入力端子CK1 及び出力端子Qを備え、
フリップフロップ回路FF2 はデータ入力端子D2 、ク
ロック入力端子CK2 及び出力端子Oを備えるものとす
る。
【0077】図13(b)に示すように、時刻t1 にお
いて、出力端子Oからの出力信号が“L”レベルから
“H”レベルに遷移することにより、図示しない他の入
出力ピンとの同時スイッチングによりSSO由来のノイ
ズが発生し、データ端子D1 及びクロック端子CK1 に
ノイズ判定値を越えるノイズが発生したとすると、この
場合にシミュレーション装置は、当該ノイズが発生した
タイミングに不定値X(様々な状況により“H”レベル
または“L”レベルのいずれかとなる)を挿入して回路
全体をシミュレートすることとなる。
いて、出力端子Oからの出力信号が“L”レベルから
“H”レベルに遷移することにより、図示しない他の入
出力ピンとの同時スイッチングによりSSO由来のノイ
ズが発生し、データ端子D1 及びクロック端子CK1 に
ノイズ判定値を越えるノイズが発生したとすると、この
場合にシミュレーション装置は、当該ノイズが発生した
タイミングに不定値X(様々な状況により“H”レベル
または“L”レベルのいずれかとなる)を挿入して回路
全体をシミュレートすることとなる。
【0078】これによりSSOに起因するノイズの影響
を回路内に伝播させて得られる出力端子Qの出力結果が
本来得られるであろう期待値に対して反転しているか、
あるいは不一致しているかをシミュレーション実行者に
対して通知する。
を回路内に伝播させて得られる出力端子Qの出力結果が
本来得られるであろう期待値に対して反転しているか、
あるいは不一致しているかをシミュレーション実行者に
対して通知する。
【0079】また、図14(b)に示すように、時刻t
1 において、出力端子Oからの出力信号にディレイが生
じたとすると、上述した方法によりディレイ量Dpiの
計算値をファイル化し、各入出力ピン毎、各時刻毎にデ
ィレイ量をシミュレーション時に反映させて、ディレイ
の影響を含むシミュレーション結果をシミュレーション
実行者に通知する。
1 において、出力端子Oからの出力信号にディレイが生
じたとすると、上述した方法によりディレイ量Dpiの
計算値をファイル化し、各入出力ピン毎、各時刻毎にデ
ィレイ量をシミュレーション時に反映させて、ディレイ
の影響を含むシミュレーション結果をシミュレーション
実行者に通知する。
【0080】これらの結果、シミュレーション実行者
は、得られたシミュレーション結果に基づいてシミュレ
ーション時点における当該LSIの設計データに基づい
て製造が可能か否かを判別し(ステップS5)、そのま
までは、SSOの影響等により当該LSIが誤動作する
可能性等が考えられる場合には、ピン配置を変更、試験
パターンの変更、I/Oマクロセル種類の変更、パッケ
ージ(PKG)変更、論理回路変更等を行って(ステッ
プS7)、再びステップS1〜ステップS5の処理を行
う。
は、得られたシミュレーション結果に基づいてシミュレ
ーション時点における当該LSIの設計データに基づい
て製造が可能か否かを判別し(ステップS5)、そのま
までは、SSOの影響等により当該LSIが誤動作する
可能性等が考えられる場合には、ピン配置を変更、試験
パターンの変更、I/Oマクロセル種類の変更、パッケ
ージ(PKG)変更、論理回路変更等を行って(ステッ
プS7)、再びステップS1〜ステップS5の処理を行
う。
【0081】そして、シミュレーション結果により当該
設計データで製造が可能である場合には、製造工程に移
行する(ステップS6)。以上の説明のように、本実施
例によれば、LSI製造前にSSOの影響を設計者が容
易に認識できるので、無駄に製造を行うことなく、SS
Oに起因するノイズ、ディレイ等の影響を低減したLS
Iを設計することができ、LSIの信頼性向上を図るこ
とができる。
設計データで製造が可能である場合には、製造工程に移
行する(ステップS6)。以上の説明のように、本実施
例によれば、LSI製造前にSSOの影響を設計者が容
易に認識できるので、無駄に製造を行うことなく、SS
Oに起因するノイズ、ディレイ等の影響を低減したLS
Iを設計することができ、LSIの信頼性向上を図るこ
とができる。
【0082】以上の実施例では、パッケージ内層パター
ンの隣接状態に対応するパラメータKPKG として、隣接
状態について説明したが、さらに配線パターンの密度、
すなわち、配線パターン幅が狭く同一面積内により多く
の配線パターンが配置されている場合には、密度を考慮
して設定するように構成することも可能である。
ンの隣接状態に対応するパラメータKPKG として、隣接
状態について説明したが、さらに配線パターンの密度、
すなわち、配線パターン幅が狭く同一面積内により多く
の配線パターンが配置されている場合には、密度を考慮
して設定するように構成することも可能である。
【0083】
【発明の効果】第1〜第4の発明によれば、時刻tにお
いて同時スイッチングが行われるJ本の出力ピンの当該
半導体集積回路装置の各入出力ピンに対する影響の度合
いを示す指数としての影響度を求め、当該影響度の値に
対応づけて予め設定したノイズ係数あるいはディレイ係
数βを用いて時刻tにおける入出力ピンの信号のノイズ
量あるいはディレイ量を算出し、求めたノイズ量あるい
はディレイ量を用いてシミュレーションを行うので、S
SOに起因するディレイを考慮してより正確なシミュレ
ーションを行うことができる。
いて同時スイッチングが行われるJ本の出力ピンの当該
半導体集積回路装置の各入出力ピンに対する影響の度合
いを示す指数としての影響度を求め、当該影響度の値に
対応づけて予め設定したノイズ係数あるいはディレイ係
数βを用いて時刻tにおける入出力ピンの信号のノイズ
量あるいはディレイ量を算出し、求めたノイズ量あるい
はディレイ量を用いてシミュレーションを行うので、S
SOに起因するディレイを考慮してより正確なシミュレ
ーションを行うことができる。
【0084】従ってLSI製造前にSSOの影響を設計
者が容易に認識できるので、無駄に製造を行うことな
く、SSOに起因するノイズ、ディレイ等の影響を低減
したLSIを設計することができ、LSIの信頼性向上
を図ることができる。
者が容易に認識できるので、無駄に製造を行うことな
く、SSOに起因するノイズ、ディレイ等の影響を低減
したLSIを設計することができ、LSIの信頼性向上
を図ることができる。
【図1】実施例の処理フローチャートである。
【図2】パラメータKCELLの一例を説明する図である。
【図3】パラメータKphase の一例を説明する図であ
る。
る。
【図4】パラメータKskewの一例を説明する図である。
【図5】パラメータKdistの一例を説明する図である。
【図6】パラメータKPKG の一例を説明する図である。
【図7】実施例の具体例の説明図(1)である。
【図8】実施例の具体例の説明図(2)である。
【図9】ノイズ係数αの説明図である。
【図10】ノイズ量判定の説明図である。
【図11】ディレイ係数βの説明図である。
【図12】ディレイ量判定の説明図である。
【図13】SSOに起因するノイズを考慮したシミュレ
ーションの説明図である。
ーションの説明図である。
【図14】SSOに起因するディレイを考慮したシミュ
レーションの説明図である。
レーションの説明図である。
KCELL…I/Oマクロ種類に対応するパラメータ Kphase …考慮すべき二つの信号の位相関係に対応する
パラメータ Kskew…クロックのディレイに起因するタイミングずれ
であるスキューに対応するパラメータ Kdist…考慮すべき二つのピン間の距離に対応するパラ
メータ KPKG …パッケージ内層パターンの隣接状態に対応する
パラメータ Npi(t)…ノイズ量 α…ノイズ係数 Spi…影響度 Dpi(t)…ディレイ量 β…ディレイ係数
パラメータ Kskew…クロックのディレイに起因するタイミングずれ
であるスキューに対応するパラメータ Kdist…考慮すべき二つのピン間の距離に対応するパラ
メータ KPKG …パッケージ内層パターンの隣接状態に対応する
パラメータ Npi(t)…ノイズ量 α…ノイズ係数 Spi…影響度 Dpi(t)…ディレイ量 β…ディレイ係数
Claims (4)
- 【請求項1】 半導体集積回路装置の論理シミュレーシ
ョンを行うシミュレーション装置において、 I/Oマクロ種類に対応するパラメータをKCELLとし、
考慮すべき二つの信号の位相関係に対応するパラメータ
をKphase とし、クロックのディレイに起因するタイミ
ングずれであるスキューに対応するパラメータをKskew
とし、考慮すべき二つのピン間の距離に対応するパラメ
ータをKdistとし、パッケージ内層パターンの隣接状態
に対応するパラメータをKPKG とした場合に、時刻tに
おいて同時スイッチングが行われるJ本の出力ピンの当
該半導体集積回路装置の各入出力ピンに対する影響の度
合いを示す指数としての影響度Spiを次式により求め
る影響度演算手段と、 【数1】 前記影響度Spiを当該影響度Spiの値に対応づけて
予め設定したノイズ係数αを用いて時刻tにおける入出
力ピンの信号に重畳されるノイズ量Npi(t)を次式
により算出するノイズ量算出手段と、 Npi(t)=α×Spi(t) 求めたノイズ量Npi(t)を用いてシミュレーション
を行うシミュレーション制御手段と、 を備えたことを特徴とするシミュレーション装置。 - 【請求項2】 半導体集積回路装置の論理シミュレーシ
ョンを行うシミュレーション装置において、 I/Oマクロ種類に対応するパラメータをKCELLとし、
考慮すべき二つの信号の位相関係に対応するパラメータ
をKphase とし、クロックのディレイに起因するタイミ
ングずれであるスキューに対応するパラメータをKskew
とし、考慮すべき二つのピン間の距離に対応するパラメ
ータをKdistとし、パッケージ内層パターンの隣接状態
に対応するパラメータをKPKG とした場合に、時刻tに
おいて同時スイッチングが行われるJ本の出力ピンの当
該半導体集積回路装置の各入出力ピンに対する影響の度
合いを示す指数としての影響度Spiを次式により求め
る影響度演算手段と、 【数1】 前記影響度Spiを当該影響度Spiの値に対応づけて
予め設定したディレイ係数βを用いて時刻tにおける入
出力ピンの信号のディレイ量Dpi(t)を次式により
算出するディレイ量算出手段と、 Dpi(t)=β×Spi(t) 求めたディレイ量Dpi(t)を用いてシミュレーショ
ンを行うシミュレーション制御装置と、 を備えたことを特徴とするシミュレーション装置。 - 【請求項3】 半導体集積回路装置の論理シミュレーシ
ョンを行うシミュレーション方法において、 I/Oマクロ種類に対応するパラメータをKCELLとし、
考慮すべき二つの信号の位相関係に対応するパラメータ
をKphase とし、クロックのディレイに起因するタイミ
ングずれであるスキューに対応するパラメータをKskew
とし、考慮すべき二つのピン間の距離に対応するパラメ
ータをKdistとし、パッケージ内層パターンの隣接状態
に対応するパラメータをKPKG とした場合に、時刻tに
おいて同時スイッチングが行われるJ本の出力ピンの当
該半導体集積回路装置の各入出力ピンに対する影響の度
合いを示す指数としての影響度Spiを次式により求め
る影響度演算工程と、 【数1】 前記影響度Spiを当該影響度Spiの値に対応づけて
予め設定したノイズ係数αを用いて時刻tにおける入出
力ピンの信号に重畳されるノイズ量Npi(t)を次式
により算出するノイズ量算出工程と、 Npi(t)=α×Spi(t) 求めたノイズ量Npi(t)を用いてシミュレーション
を行うシミュレーション工程と、 を備えたことを特徴とするシミュレーション方法。 - 【請求項4】 半導体集積回路装置の論理シミュレーシ
ョンを行うシミュレーション方法において、 I/Oマクロ種類に対応するパラメータをKCELLとし、
考慮すべき二つの信号の位相関係に対応するパラメータ
をKphase とし、クロックのディレイに起因するタイミ
ングずれであるスキューに対応するパラメータをKskew
とし、考慮すべき二つのピン間の距離に対応するパラメ
ータをKdistとし、パッケージ内層パターンの隣接状態
に対応するパラメータをKPKG とした場合に、時刻tに
おいて同時スイッチングが行われるJ本の出力ピンの当
該半導体集積回路装置の各入出力ピンに対する影響の度
合いを示す指数としての影響度Spiを次式により求め
る影響度演算工程と、 【数1】 前記影響度Spiを当該影響度Spiの値に対応づけて
予め設定したディレイ係数βを用いて時刻tにおける入
出力ピンの信号のディレイ量Dpi(t)を次式により
算出しするディレイ量算出工程と、 Dpi(t)=β×Spi(t) 求めたディレイ量Dpi(t)を用いてシミュレーショ
ンを行うシミュレーション工程と、 を備えたことを特徴とするシミュレーション装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5220318A JPH0773219A (ja) | 1993-09-03 | 1993-09-03 | シミュレーション装置及びシミュレーション方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5220318A JPH0773219A (ja) | 1993-09-03 | 1993-09-03 | シミュレーション装置及びシミュレーション方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0773219A true JPH0773219A (ja) | 1995-03-17 |
Family
ID=16749267
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5220318A Pending JPH0773219A (ja) | 1993-09-03 | 1993-09-03 | シミュレーション装置及びシミュレーション方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0773219A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1993
- 1993-09-03 JP JP5220318A patent/JPH0773219A/ja active Pending
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