JPH0773219A - シミュレーション装置及びシミュレーション方法 - Google Patents
シミュレーション装置及びシミュレーション方法Info
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- JPH0773219A JPH0773219A JP5220318A JP22031893A JPH0773219A JP H0773219 A JPH0773219 A JP H0773219A JP 5220318 A JP5220318 A JP 5220318A JP 22031893 A JP22031893 A JP 22031893A JP H0773219 A JPH0773219 A JP H0773219A
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Abstract
(57)【要約】
【目的】 ＳＳＯの影響を考慮したシミュレーションを
容易に行うことができるシミュレーション装置及びシミ
ュレーション方法を提供する。 【構成】 時刻ｔにおいて同時スイッチングが行われる
複数の出力ピンの当該半導体集積回路装置の各入出力ピ
ンに対する影響の度合いを示す指数としての影響度を求
め、当該影響度の値に対応づけて予め設定したノイズ係
数あるいはディレイ係数を用いて時刻ｔにおける入出力
ピンの信号のノイズ量あるいはディレイ量を算出し、求
めたノイズ量あるいはディレイ量を用いてシミュレーシ
ョンを行う。
容易に行うことができるシミュレーション装置及びシミ
ュレーション方法を提供する。 【構成】 時刻ｔにおいて同時スイッチングが行われる
複数の出力ピンの当該半導体集積回路装置の各入出力ピ
ンに対する影響の度合いを示す指数としての影響度を求
め、当該影響度の値に対応づけて予め設定したノイズ係
数あるいはディレイ係数を用いて時刻ｔにおける入出力
ピンの信号のノイズ量あるいはディレイ量を算出し、求
めたノイズ量あるいはディレイ量を用いてシミュレーシ
ョンを行う。
Description
【０００１】
【産業上の利用分野】本発明はシミュレーション装置及
びシミュレーション方法に係り、特に半導体集積回路装
置（以下、ＬＳＩという。）設計時の動作シミュレーシ
ョンを行うためのシミュレーション装置及びシミュレー
ション方法に関する。
びシミュレーション方法に係り、特に半導体集積回路装
置（以下、ＬＳＩという。）設計時の動作シミュレーシ
ョンを行うためのシミュレーション装置及びシミュレー
ション方法に関する。
【０００２】近年のＬＳＩは高集積化、パッケージの多
ピン化に伴い、１チップのＬＳＩの出力ピン数も数百本
まで増加してきている。これらに伴って、同時にスイッ
チングが行われる出力ピン数、すなわち、同時スイッチ
ング本数（ＳＳＯ：Simultaneous Switching Output ）
も増加しており、ＳＳＯによるノイズの問題や、遅延時
間の変化の問題が大きくなってきており、ＬＳＩの設計
を行うにあたっては、このＳＳＯを常に考慮する必要が
生じている。
ピン化に伴い、１チップのＬＳＩの出力ピン数も数百本
まで増加してきている。これらに伴って、同時にスイッ
チングが行われる出力ピン数、すなわち、同時スイッチ
ング本数（ＳＳＯ：Simultaneous Switching Output ）
も増加しており、ＳＳＯによるノイズの問題や、遅延時
間の変化の問題が大きくなってきており、ＬＳＩの設計
を行うにあたっては、このＳＳＯを常に考慮する必要が
生じている。
【０００３】このため、ＬＳＩの設計に用いられるシミ
ュレーション装置及びシミュレーション装置において
も、ＳＳＯを考慮してシミュレーションを行うものが望
まれている。
ュレーション装置及びシミュレーション装置において
も、ＳＳＯを考慮してシミュレーションを行うものが望
まれている。
【０００４】
【従来の技術】従来のＬＳＩの論理設計用シミュレーシ
ョン装置で用いられるＳＳＯのチェックルーチンでは、
当該チップ内における許容ＳＳＯ本数、あるいは当該チ
ップ内の電源ブロックで許容ＳＳＯ本数等に対応する予
め設定した制限値と実際のＳＳＯ本数とを比較すること
によりチェックを行っていた。
ョン装置で用いられるＳＳＯのチェックルーチンでは、
当該チップ内における許容ＳＳＯ本数、あるいは当該チ
ップ内の電源ブロックで許容ＳＳＯ本数等に対応する予
め設定した制限値と実際のＳＳＯ本数とを比較すること
によりチェックを行っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、ＳＳＯ
に起因するノイズの発生や、遅延時間（ディレイ；Dela
y ）の変化に対しては数値的なチェックが行われておら
ず、製品段階での問題点が考慮されないという問題点が
あった。
に起因するノイズの発生や、遅延時間（ディレイ；Dela
y ）の変化に対しては数値的なチェックが行われておら
ず、製品段階での問題点が考慮されないという問題点が
あった。
【０００６】また、出力ピンに隣接する入力ピンとして
クロック入力ピン、セット入力ピン、リセット入力ピ
ン、ゲート入力ピン等のノイズに敏感な入力ピンが存在
する場合には、ＳＳＯによるノイズの影響によりチップ
の誤動作が起りやすいことが回路設計者やＬＳＩ設計メ
ーカの経験から理解されてきてはいるものの、経験の浅
い回路設計者にとっては設計時にこれらの影響を考慮す
るのは困難であるという問題点があった。
クロック入力ピン、セット入力ピン、リセット入力ピ
ン、ゲート入力ピン等のノイズに敏感な入力ピンが存在
する場合には、ＳＳＯによるノイズの影響によりチップ
の誤動作が起りやすいことが回路設計者やＬＳＩ設計メ
ーカの経験から理解されてきてはいるものの、経験の浅
い回路設計者にとっては設計時にこれらの影響を考慮す
るのは困難であるという問題点があった。
【０００７】また、ＳＳＯによる影響は、実際にはＬＳ
Ｉを製造し、測定を行って初めて問題が分る場合が多
く、それまでの設計、製造工程が無駄になってしまうと
いう問題点があった。
Ｉを製造し、測定を行って初めて問題が分る場合が多
く、それまでの設計、製造工程が無駄になってしまうと
いう問題点があった。
【０００８】そこで、本発明の目的は、ＳＳＯの影響を
考慮したシミュレーションを容易に行うことができるシ
ミュレーション装置及びシミュレーション方法を提供す
ることにある。
考慮したシミュレーションを容易に行うことができるシ
ミュレーション装置及びシミュレーション方法を提供す
ることにある。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、第１の発明は、半導体集積回路装置の論理シミュレ
ーションを行うシミュレーション装置において、Ｉ／Ｏ
マクロ種類に対応するパラメータをＫCELLとし、考慮す
べき二つの信号の位相関係に対応するパラメータをＫ
phase とし、クロックのディレイに起因するタイミング
ずれであるスキューに対応するパラメータをＫskewと
し、考慮すべき二つのピン間の距離に対応するパラメー
タをＫdistとし、パッケージ内層パターンの隣接状態に
対応するパラメータをＫPKG とした場合に、時刻ｔにお
いて同時スイッチングが行われるＪ本の出力ピンの当該
半導体集積回路装置の各入出力ピンに対する影響の度合
いを示す指数としての影響度Ｓｐｉを次式により求める
影響度演算手段と、
め、第１の発明は、半導体集積回路装置の論理シミュレ
ーションを行うシミュレーション装置において、Ｉ／Ｏ
マクロ種類に対応するパラメータをＫCELLとし、考慮す
べき二つの信号の位相関係に対応するパラメータをＫ
phase とし、クロックのディレイに起因するタイミング
ずれであるスキューに対応するパラメータをＫskewと
し、考慮すべき二つのピン間の距離に対応するパラメー
タをＫdistとし、パッケージ内層パターンの隣接状態に
対応するパラメータをＫPKG とした場合に、時刻ｔにお
いて同時スイッチングが行われるＪ本の出力ピンの当該
半導体集積回路装置の各入出力ピンに対する影響の度合
いを示す指数としての影響度Ｓｐｉを次式により求める
影響度演算手段と、
【００１０】
【数１】
【００１１】前記影響度Ｓｐｉを当該影響度Ｓｐｉの値
に対応づけて予め設定したノイズ係数αを用いて時刻ｔ
における入出力ピンの信号に重畳されるノイズ量Ｎｐｉ
（ｔ）を次式により算出するノイズ量算出手段と、 Ｎｐｉ（ｔ）＝α×Ｓｐｉ（ｔ） 求めたノイズ量Ｎｐｉ（ｔ）を用いてシミュレーション
を行うシミュレーション制御手段と、を備えて構成す
る。
に対応づけて予め設定したノイズ係数αを用いて時刻ｔ
における入出力ピンの信号に重畳されるノイズ量Ｎｐｉ
（ｔ）を次式により算出するノイズ量算出手段と、 Ｎｐｉ（ｔ）＝α×Ｓｐｉ（ｔ） 求めたノイズ量Ｎｐｉ（ｔ）を用いてシミュレーション
を行うシミュレーション制御手段と、を備えて構成す
る。
【００１２】また、第２の発明は、半導体集積回路装置
の論理シミュレーションを行うシミュレーション装置に
おいて、Ｉ／Ｏマクロ種類に対応するパラメータをＫ
CELLとし、考慮すべき二つの信号の位相関係に対応する
パラメータをＫphase とし、クロックのディレイに起因
するタイミングずれであるスキューに対応するパラメー
タをＫskewとし、考慮すべき二つのピン間の距離に対応
するパラメータをＫdistとし、パッケージ内層パターン
の隣接状態に対応するパラメータをＫPKG とした場合
に、時刻ｔにおいて同時スイッチングが行われるＪ本の
出力ピンの当該半導体集積回路装置の各入出力ピンに対
する影響の度合いを示す指数としての影響度Ｓｐｉを次
式により求める影響度演算手段と、
の論理シミュレーションを行うシミュレーション装置に
おいて、Ｉ／Ｏマクロ種類に対応するパラメータをＫ
CELLとし、考慮すべき二つの信号の位相関係に対応する
パラメータをＫphase とし、クロックのディレイに起因
するタイミングずれであるスキューに対応するパラメー
タをＫskewとし、考慮すべき二つのピン間の距離に対応
するパラメータをＫdistとし、パッケージ内層パターン
の隣接状態に対応するパラメータをＫPKG とした場合
に、時刻ｔにおいて同時スイッチングが行われるＪ本の
出力ピンの当該半導体集積回路装置の各入出力ピンに対
する影響の度合いを示す指数としての影響度Ｓｐｉを次
式により求める影響度演算手段と、
【００１３】
【数１】
【００１４】前記影響度Ｓｐｉを当該影響度Ｓｐｉの値
に対応づけて予め設定したディレイ係数βを用いて時刻
ｔにおける入出力ピンの信号のディレイ量Ｄｐｉ（ｔ）
を次式により算出するディレイ量算出手段と、 Ｄｐｉ（ｔ）＝β×Ｓｐｉ（ｔ） 求めたディレイ量Ｄｐｉ（ｔ）を用いてシミュレーショ
ンを行うシミュレーション制御装置と、を備えて構成す
る。
に対応づけて予め設定したディレイ係数βを用いて時刻
ｔにおける入出力ピンの信号のディレイ量Ｄｐｉ（ｔ）
を次式により算出するディレイ量算出手段と、 Ｄｐｉ（ｔ）＝β×Ｓｐｉ（ｔ） 求めたディレイ量Ｄｐｉ（ｔ）を用いてシミュレーショ
ンを行うシミュレーション制御装置と、を備えて構成す
る。
【００１５】また、第３の発明は、半導体集積回路装置
の論理シミュレーションを行うシミュレーション方法に
おいて、Ｉ／Ｏマクロ種類に対応するパラメータをＫ
CELLとし、考慮すべき二つの信号の位相関係に対応する
パラメータをＫphase とし、クロックのディレイに起因
するタイミングずれであるスキューに対応するパラメー
タをＫskewとし、考慮すべき二つのピン間の距離に対応
するパラメータをＫdistとし、パッケージ内層パターン
の隣接状態に対応するパラメータをＫPKG とした場合
に、時刻ｔにおいて同時スイッチングが行われるＪ本の
出力ピンの当該半導体集積回路装置の各入出力ピンに対
する影響の度合いを示す指数としての影響度Ｓｐｉを次
式により求める影響度演算工程と、
の論理シミュレーションを行うシミュレーション方法に
おいて、Ｉ／Ｏマクロ種類に対応するパラメータをＫ
CELLとし、考慮すべき二つの信号の位相関係に対応する
パラメータをＫphase とし、クロックのディレイに起因
するタイミングずれであるスキューに対応するパラメー
タをＫskewとし、考慮すべき二つのピン間の距離に対応
するパラメータをＫdistとし、パッケージ内層パターン
の隣接状態に対応するパラメータをＫPKG とした場合
に、時刻ｔにおいて同時スイッチングが行われるＪ本の
出力ピンの当該半導体集積回路装置の各入出力ピンに対
する影響の度合いを示す指数としての影響度Ｓｐｉを次
式により求める影響度演算工程と、
【００１６】
【数１】
【００１７】前記影響度Ｓｐｉを当該影響度Ｓｐｉの値
に対応づけて予め設定したノイズ係数αを用いて時刻ｔ
における入出力ピンの信号に重畳されるノイズ量Ｎｐｉ
（ｔ）を次式により算出するノイズ量算出工程と、 Ｎｐｉ（ｔ）＝α×Ｓｐｉ（ｔ） 求めたノイズ量Ｎｐｉ（ｔ）を用いてシミュレーション
を行うシミュレーション工程と、を備えて構成する。
に対応づけて予め設定したノイズ係数αを用いて時刻ｔ
における入出力ピンの信号に重畳されるノイズ量Ｎｐｉ
（ｔ）を次式により算出するノイズ量算出工程と、 Ｎｐｉ（ｔ）＝α×Ｓｐｉ（ｔ） 求めたノイズ量Ｎｐｉ（ｔ）を用いてシミュレーション
を行うシミュレーション工程と、を備えて構成する。
【００１８】また、第４の発明は、半導体集積回路装置
の論理シミュレーションを行うシミュレーション方法に
おいて、Ｉ／Ｏマクロ種類に対応するパラメータをＫ
CELLとし、考慮すべき二つの信号の位相関係に対応する
パラメータをＫphase とし、クロックのディレイに起因
するタイミングずれであるスキューに対応するパラメー
タをＫskewとし、考慮すべき二つのピン間の距離に対応
するパラメータをＫdistとし、パッケージ内層パターン
の隣接状態に対応するパラメータをＫPKG とした場合
に、時刻ｔにおいて同時スイッチングが行われるＪ本の
出力ピンの当該半導体集積回路装置の各入出力ピンに対
する影響の度合いを示す指数としての影響度Ｓｐｉを次
式により求める影響度演算工程と、
の論理シミュレーションを行うシミュレーション方法に
おいて、Ｉ／Ｏマクロ種類に対応するパラメータをＫ
CELLとし、考慮すべき二つの信号の位相関係に対応する
パラメータをＫphase とし、クロックのディレイに起因
するタイミングずれであるスキューに対応するパラメー
タをＫskewとし、考慮すべき二つのピン間の距離に対応
するパラメータをＫdistとし、パッケージ内層パターン
の隣接状態に対応するパラメータをＫPKG とした場合
に、時刻ｔにおいて同時スイッチングが行われるＪ本の
出力ピンの当該半導体集積回路装置の各入出力ピンに対
する影響の度合いを示す指数としての影響度Ｓｐｉを次
式により求める影響度演算工程と、
【００１９】
【数１】
【００２０】前記影響度Ｓｐｉを当該影響度Ｓｐｉの値
に対応づけて予め設定したディレイ係数βを用いて時刻
ｔにおける入出力ピンの信号のディレイ量Ｄｐｉ（ｔ）
を次式により算出しするディレイ量算出工程と、 Ｄｐｉ（ｔ）＝β×Ｓｐｉ（ｔ） 求めたディレイ量Ｄｐｉ（ｔ）を用いてシミュレーショ
ンを行うシミュレーション工程と、を備えて構成する。
に対応づけて予め設定したディレイ係数βを用いて時刻
ｔにおける入出力ピンの信号のディレイ量Ｄｐｉ（ｔ）
を次式により算出しするディレイ量算出工程と、 Ｄｐｉ（ｔ）＝β×Ｓｐｉ（ｔ） 求めたディレイ量Ｄｐｉ（ｔ）を用いてシミュレーショ
ンを行うシミュレーション工程と、を備えて構成する。
【００２１】
【作用】第１の発明によれば、影響度演算手段は、時刻
ｔにおいて同時スイッチングが行われるＪ本の出力ピン
の当該半導体集積回路装置の各入出力ピンに対する影響
の度合いを示す指数としての影響度Ｓｐｉを求め、ノイ
ズ量算出手段は、影響度Ｓｐｉを当該影響度Ｓｐｉの値
に対応づけて予め設定したノイズ係数αを用いて時刻ｔ
における入出力ピンの信号に重畳されるノイズ量Ｎｐｉ
（ｔ）を算出する。
ｔにおいて同時スイッチングが行われるＪ本の出力ピン
の当該半導体集積回路装置の各入出力ピンに対する影響
の度合いを示す指数としての影響度Ｓｐｉを求め、ノイ
ズ量算出手段は、影響度Ｓｐｉを当該影響度Ｓｐｉの値
に対応づけて予め設定したノイズ係数αを用いて時刻ｔ
における入出力ピンの信号に重畳されるノイズ量Ｎｐｉ
（ｔ）を算出する。
【００２２】この結果、シミュレーション制御手段は、
求めたノイズ量Ｎｐｉ（ｔ）を用いてシミュレーション
を行う。従って、ＳＳＯに起因するノイズを考慮してよ
り正確なシミュレーションを行うことができる。
求めたノイズ量Ｎｐｉ（ｔ）を用いてシミュレーション
を行う。従って、ＳＳＯに起因するノイズを考慮してよ
り正確なシミュレーションを行うことができる。
【００２３】また、第２の発明によれば、影響度演算手
段は、時刻ｔにおいて同時スイッチングが行われるＪ本
の出力ピンの当該半導体集積回路装置の各入出力ピンに
対する影響の度合いを示す指数としての影響度Ｓｐｉを
求め、ディレイ量算出手段は影響度Ｓｐｉを当該影響度
Ｓｐｉの値に対応づけて予め設定したディレイ係数βを
用いて時刻ｔにおける入出力ピンの信号のディレイ量Ｄ
ｐｉ（ｔ）を算出する。
段は、時刻ｔにおいて同時スイッチングが行われるＪ本
の出力ピンの当該半導体集積回路装置の各入出力ピンに
対する影響の度合いを示す指数としての影響度Ｓｐｉを
求め、ディレイ量算出手段は影響度Ｓｐｉを当該影響度
Ｓｐｉの値に対応づけて予め設定したディレイ係数βを
用いて時刻ｔにおける入出力ピンの信号のディレイ量Ｄ
ｐｉ（ｔ）を算出する。
【００２４】この結果、シミュレーション制御手段は、
求めたディレイ量Ｄｐｉ（ｔ）を用いてシミュレーショ
ンを行う。従って、ＳＳＯに起因するディレイを考慮し
てより正確なシミュレーションを行うことができる。
求めたディレイ量Ｄｐｉ（ｔ）を用いてシミュレーショ
ンを行う。従って、ＳＳＯに起因するディレイを考慮し
てより正確なシミュレーションを行うことができる。
【００２５】また、第３の発明によれば、影響度演算工
程は、時刻ｔにおいて同時スイッチングが行われるＪ本
の出力ピンの当該半導体集積回路装置の各入出力ピンに
対する影響の度合いを示す指数としての影響度Ｓｐｉを
求め、ノイズ量算出工程は、影響度Ｓｐｉを当該影響度
Ｓｐｉの値に対応づけて予め設定したノイズ係数αを用
いて時刻ｔにおける入出力ピンの信号に重畳されるノイ
ズ量Ｎｐｉ（ｔ）を次式により算出する。
程は、時刻ｔにおいて同時スイッチングが行われるＪ本
の出力ピンの当該半導体集積回路装置の各入出力ピンに
対する影響の度合いを示す指数としての影響度Ｓｐｉを
求め、ノイズ量算出工程は、影響度Ｓｐｉを当該影響度
Ｓｐｉの値に対応づけて予め設定したノイズ係数αを用
いて時刻ｔにおける入出力ピンの信号に重畳されるノイ
ズ量Ｎｐｉ（ｔ）を次式により算出する。
【００２６】この結果、シミュレーション工程は、求め
たノイズ量Ｎｐｉ（ｔ）を用いてシミュレーションを行
う。従って、ＳＳＯに起因するノイズを考慮してより正
確なシミュレーションを行うことができる。
たノイズ量Ｎｐｉ（ｔ）を用いてシミュレーションを行
う。従って、ＳＳＯに起因するノイズを考慮してより正
確なシミュレーションを行うことができる。
【００２７】また、第４の発明によれば、影響度演算工
程は、時刻ｔにおいて同時スイッチングが行われるＪ本
の出力ピンの当該半導体集積回路装置の各入出力ピンに
対する影響の度合いを示す指数としての影響度Ｓｐｉを
求め、ディレイ量算出工程は、影響度Ｓｐｉを当該影響
度Ｓｐｉの値に対応づけて予め設定したディレイ係数β
を用いて時刻ｔにおける入出力ピンの信号のディレイ量
Ｄｐｉ（ｔ）を算出する。
程は、時刻ｔにおいて同時スイッチングが行われるＪ本
の出力ピンの当該半導体集積回路装置の各入出力ピンに
対する影響の度合いを示す指数としての影響度Ｓｐｉを
求め、ディレイ量算出工程は、影響度Ｓｐｉを当該影響
度Ｓｐｉの値に対応づけて予め設定したディレイ係数β
を用いて時刻ｔにおける入出力ピンの信号のディレイ量
Ｄｐｉ（ｔ）を算出する。
【００２８】この結果、シミュレーション工程は、求め
たディレイ量Ｄｐｉ（ｔ）を用いてシミュレーションを
行う。従って、ＳＳＯに起因するディレイを考慮してよ
り正確なシミュレーションを行うことができる。
たディレイ量Ｄｐｉ（ｔ）を用いてシミュレーションを
行う。従って、ＳＳＯに起因するディレイを考慮してよ
り正確なシミュレーションを行うことができる。
【００２９】
【実施例】次に図面を参照して本発明の好適な実施例を
説明する。図１にシミュレーションの処理フローチャー
トを示す。
説明する。図１にシミュレーションの処理フローチャー
トを示す。
【００３０】まず最初に、本実施例のシミュレーション
の概略的な流れを説明する。本実施例のシミュレーショ
ンでは、まずＳＳＯを表わす各種パラメータを決定し
（ステップＳ１）、次に決定したパラメータに基づいて
影響度Ｓｐｉを演算する（ステップＳ２）。
の概略的な流れを説明する。本実施例のシミュレーショ
ンでは、まずＳＳＯを表わす各種パラメータを決定し
（ステップＳ１）、次に決定したパラメータに基づいて
影響度Ｓｐｉを演算する（ステップＳ２）。
【００３１】次に、演算した影響度Ｓｐｉに基づいて、
ノイズ量Ｎｐｉ及びディレイ量Ｄｐｉを算出し、ノイズ
量及びディレイ量の判定を行う（ステップＳ３）。そし
て、判定結果に基づいてシミュレーションを行い（ステ
ップＳ４）、シミュレーション結果が良好か否かを判別
する（ステップＳ５）。
ノイズ量Ｎｐｉ及びディレイ量Ｄｐｉを算出し、ノイズ
量及びディレイ量の判定を行う（ステップＳ３）。そし
て、判定結果に基づいてシミュレーションを行い（ステ
ップＳ４）、シミュレーション結果が良好か否かを判別
する（ステップＳ５）。
【００３２】シミュレーション結果が思わしくない場合
には、ピン配置、Ｉ／Ｏマクロセル種類等の設計データ
の変更を行い（ステップＳ７）、再びシミュレーション
を行う（ステップＳ１〜Ｓ５）。
には、ピン配置、Ｉ／Ｏマクロセル種類等の設計データ
の変更を行い（ステップＳ７）、再びシミュレーション
を行う（ステップＳ１〜Ｓ５）。
【００３３】シミュレーション結果が良好である場合に
は、製造工程に移行する（ステップＳ６）。次により詳
細なシミュレーション動作を説明する。
は、製造工程に移行する（ステップＳ６）。次により詳
細なシミュレーション動作を説明する。
【００３４】まず、シミュレーションを行うに際し、Ｓ
ＳＯノイズの大きさの数値化、ＳＳＯノイズの時間範囲
の数値化及びＳＳＯによる遅延時間のずれの数値化（パ
ラメータの決定）を行う（ステップＳ１）。
ＳＯノイズの大きさの数値化、ＳＳＯノイズの時間範囲
の数値化及びＳＳＯによる遅延時間のずれの数値化（パ
ラメータの決定）を行う（ステップＳ１）。
【００３５】この際に、ＴＴＬ（Transistor Transisto
r Logic ）、ＥＣＬ（Emmiter Coupled Logic ）等の回
路形式（Ｉ／Ｏマクロ種類）による違い、信号駆動能力
の違い、ＬＳＩチップ上の入出力端子間距離の違い、パ
ッケージ上のパターニングの違い、ＳＳＯに起因するノ
イズの極性等のパラメータを考慮する必要がある。
r Logic ）、ＥＣＬ（Emmiter Coupled Logic ）等の回
路形式（Ｉ／Ｏマクロ種類）による違い、信号駆動能力
の違い、ＬＳＩチップ上の入出力端子間距離の違い、パ
ッケージ上のパターニングの違い、ＳＳＯに起因するノ
イズの極性等のパラメータを考慮する必要がある。
【００３６】以下の説明においては、Ｉ／Ｏマクロ種類
に対応するパラメータをＫCELLとし、考慮すべき二つの
信号の位相関係に対応するパラメータをＫphase とし、
クロックのディレイに起因するタイミングずれであるス
キューに対応するパラメータをＫskewとし、考慮すべき
二つのピン間の距離に対応するパラメータをＫdistと
し、パッケージ内層パターンの隣接状態に対応するパラ
メータをＫPKG とする。
に対応するパラメータをＫCELLとし、考慮すべき二つの
信号の位相関係に対応するパラメータをＫphase とし、
クロックのディレイに起因するタイミングずれであるス
キューに対応するパラメータをＫskewとし、考慮すべき
二つのピン間の距離に対応するパラメータをＫdistと
し、パッケージ内層パターンの隣接状態に対応するパラ
メータをＫPKG とする。
【００３７】本実施例では、時刻ｔにおいて同時スイッ
チングが行われるＪ本の出力ピンの当該ＬＳＩの各入出
力ピンに対する影響の度合いを示す指数としての影響度
Ｓｐｉを次式のように定義している。
チングが行われるＪ本の出力ピンの当該ＬＳＩの各入出
力ピンに対する影響の度合いを示す指数としての影響度
Ｓｐｉを次式のように定義している。
【００３８】
【数１】
【００３９】ここで、上記ＳＳＯの影響度Ｓｐｉを計算
により求める場合に用いる各種パラメータの一例を図２
乃至図６を参照して説明する。図２に回路形式（Ｉ／Ｏ
マクロ種類）についてのパラメータＫCELLの一例を示
す。
により求める場合に用いる各種パラメータの一例を図２
乃至図６を参照して説明する。図２に回路形式（Ｉ／Ｏ
マクロ種類）についてのパラメータＫCELLの一例を示
す。
【００４０】パラメータＫCELLは、Ｉ／Ｏマクロセルの
種類、その駆動能力（負荷）及び信号の遷移方向により
異なる。具体的には、例えば、Ｉ／Ｏマクロセルの種類
がＴＴＬであり、その駆動能力が８ｍＡ、信号が“Ｈ”
→“Ｌ”へ遷移する場合、 ＫCELL＝６ となる。
種類、その駆動能力（負荷）及び信号の遷移方向により
異なる。具体的には、例えば、Ｉ／Ｏマクロセルの種類
がＴＴＬであり、その駆動能力が８ｍＡ、信号が“Ｈ”
→“Ｌ”へ遷移する場合、 ＫCELL＝６ となる。
【００４１】また、Ｉ／Ｏマクロセルの種類がＥＣＬで
あり、その負荷が５０Ωである場合、信号の遷移方向に
かかわらず ＫCELL＝１０ となる。
あり、その負荷が５０Ωである場合、信号の遷移方向に
かかわらず ＫCELL＝１０ となる。
【００４２】尚、図２において、［］内の数値は、エッ
ジスローダウンを行うの場合のＫCE LLの値である。エッ
ジスローダウンとは入力信号の立上がりあるいは立下が
りをなまらせてノイズを抑えるための手法であり、例え
ば、入力信号の立上がりの勾配が急であるとノイズが多
くなり、勾配が緩やかであるとノイズが少なくなる。
ジスローダウンを行うの場合のＫCE LLの値である。エッ
ジスローダウンとは入力信号の立上がりあるいは立下が
りをなまらせてノイズを抑えるための手法であり、例え
ば、入力信号の立上がりの勾配が急であるとノイズが多
くなり、勾配が緩やかであるとノイズが少なくなる。
【００４３】図３に考慮すべき二つの信号の位相関係に
対応するパラメータＫphase の一例を示す。パラメータ
Ｋphase は、Ｉ／Ｏマクロセルの種類及び考慮すべき二
つの信号の位相関係により異なる。
対応するパラメータＫphase の一例を示す。パラメータ
Ｋphase は、Ｉ／Ｏマクロセルの種類及び考慮すべき二
つの信号の位相関係により異なる。
【００４４】具体的には、Ｉ／Ｏマクロセルの種類がＥ
ＣＬであり、二つの信号の位相関係が逆相である場合に
は、 Ｋphase ＝−１ となる。
ＣＬであり、二つの信号の位相関係が逆相である場合に
は、 Ｋphase ＝−１ となる。
【００４５】図４にスキューに対応するパラメータＫ
skewの一例を示す。パラメータＫskewは、実際のスキュ
ー（ｓｋｅｗ）の値がディレイ時間に与える影響に相当
する。
skewの一例を示す。パラメータＫskewは、実際のスキュ
ー（ｓｋｅｗ）の値がディレイ時間に与える影響に相当
する。
【００４６】具体的には、Ｉ／Ｏマクロセルの種類がＥ
ＣＬの場合、ディレイ時間が発生するのは、スキューが
±１（ｎｓｅｃ）の場合である。したがって、スキュー
の絶対値が、１（ｎｓｅｃ）以上大きくなるとディレイ
時間はほとんど無くなるので、 Ｋskew＝０ とする。
ＣＬの場合、ディレイ時間が発生するのは、スキューが
±１（ｎｓｅｃ）の場合である。したがって、スキュー
の絶対値が、１（ｎｓｅｃ）以上大きくなるとディレイ
時間はほとんど無くなるので、 Ｋskew＝０ とする。
【００４７】またスキューが、±０．５（ｎｓｅｃ）よ
りも小さくなるとディレイ時間は最大値を取ることとな
り、 Ｋskew＝＋１ とする。
りも小さくなるとディレイ時間は最大値を取ることとな
り、 Ｋskew＝＋１ とする。
【００４８】また、スキューの絶対値が０．５（ｎｓｅ
ｃ）より大きく１（ｎｓｅｃ）より小さい場合には、 Ｋskew＝０．５ とする。
ｃ）より大きく１（ｎｓｅｃ）より小さい場合には、 Ｋskew＝０．５ とする。
【００４９】また、Ｉ／Ｏマクロセルの種類がＴＴＬの
場合、ディレイ時間が発生するのは、スキューが±５
（ｎｓｅｃ）の場合である。したがって、スキューの絶
対値が、５（ｎｓｅｃ）以上大きくなるとディレイ時間
はほとんど無くなるので、 Ｋskew＝０ とする。
場合、ディレイ時間が発生するのは、スキューが±５
（ｎｓｅｃ）の場合である。したがって、スキューの絶
対値が、５（ｎｓｅｃ）以上大きくなるとディレイ時間
はほとんど無くなるので、 Ｋskew＝０ とする。
【００５０】またスキューが、±２．５（ｎｓｅｃ）よ
りも小さくなるとディレイ時間は最大値を取ることとな
り、 Ｋskew＝＋１ とする。
りも小さくなるとディレイ時間は最大値を取ることとな
り、 Ｋskew＝＋１ とする。
【００５１】また、スキューの絶対値が２．５（ｎｓｅ
ｃ）より大きく５（ｎｓｅｃ）より小さい場合には、 Ｋskew＝０．５ とする。
ｃ）より大きく５（ｎｓｅｃ）より小さい場合には、 Ｋskew＝０．５ とする。
【００５２】図５に考慮すべき二つのピン間の距離に対
応するパラメータＫdistの一例を示す。パラメータＫ
distは、当該考慮すべき二つのピンの距離が近いほどＳ
ＳＯによるノイズの影響が大きいことを表わしており、
１パッド（pad ）隣のピン（隣接ピン）の場合最大値を
取り、 Ｋdist＝１ とする。
応するパラメータＫdistの一例を示す。パラメータＫ
distは、当該考慮すべき二つのピンの距離が近いほどＳ
ＳＯによるノイズの影響が大きいことを表わしており、
１パッド（pad ）隣のピン（隣接ピン）の場合最大値を
取り、 Ｋdist＝１ とする。
【００５３】また、２０パッド以上離れた位置にあるピ
ン間ではノイズの影響は小さく、 Ｋdist＝０．１ とする。
ン間ではノイズの影響は小さく、 Ｋdist＝０．１ とする。
【００５４】図６にパッケージ内層パターンの隣接状態
に対応するパラメータＫPKG の一例を示す。パッケージ
内層パターンとは、ＬＳＩチップのボンディングパッド
に接続されるボンディングポストからパッケージのリー
ドピンに至るまでの配線パターンのことであり、あるピ
ンのパッケージ内層パターンが他ピンの内層パターンと
近接すればするほど影響が大きくなる。
に対応するパラメータＫPKG の一例を示す。パッケージ
内層パターンとは、ＬＳＩチップのボンディングパッド
に接続されるボンディングポストからパッケージのリー
ドピンに至るまでの配線パターンのことであり、あるピ
ンのパッケージ内層パターンが他ピンの内層パターンと
近接すればするほど影響が大きくなる。
【００５５】すなわち、パラメータＫPKG は二つのパッ
ケージ内層パターンが近接すればするほどＳＳＯの影響
が大きいことを表わしており、隣接する場合最大値を取
り、 ＫPKG ＝３ とする。
ケージ内層パターンが近接すればするほどＳＳＯの影響
が大きいことを表わしており、隣接する場合最大値を取
り、 ＫPKG ＝３ とする。
【００５６】また、３本以上離れている場合にはＳＳＯ
の影響は小さく、 ＫPKG ＝１ とする。
の影響は小さく、 ＫPKG ＝１ とする。
【００５７】次に影響度Ｓｐｉの具体的な計算（ステッ
プＳ２）の一例を図７を参照して説明する。この場合に
おいて、図７の時刻ｔ1 における入出力ピンｉについて
のＳＳＯの影響度Ｓｐｉを求めるものとし、入出力ピン
ｉに隣接する６本の入出力ピンｊ1〜ｊ6 が同時スイッ
チングを行うものとする。
プＳ２）の一例を図７を参照して説明する。この場合に
おいて、図７の時刻ｔ1 における入出力ピンｉについて
のＳＳＯの影響度Ｓｐｉを求めるものとし、入出力ピン
ｉに隣接する６本の入出力ピンｊ1〜ｊ6 が同時スイッ
チングを行うものとする。
【００５８】まず、入出力ピンｉに対する入出力ピンｊ
1 の単独の影響度Ｓｊ1 を求めてみると、入出力ピンｊ
1 はＩ／Ｏマクロセル種類がＴＴＬであり、その駆動能
力が８ｍＡであるので、図２より、 ＫCELL＝１０ となる。
1 の単独の影響度Ｓｊ1 を求めてみると、入出力ピンｊ
1 はＩ／Ｏマクロセル種類がＴＴＬであり、その駆動能
力が８ｍＡであるので、図２より、 ＫCELL＝１０ となる。
【００５９】また、時刻ｔ1 における入出力ピンｊ1 の
信号の位相は入出力ピンｉの信号の位相と同相であるの
で、図３のＴＴＬ同相の場合より、 Ｋphase ＝１ となる。
信号の位相は入出力ピンｉの信号の位相と同相であるの
で、図３のＴＴＬ同相の場合より、 Ｋphase ＝１ となる。
【００６０】さらに、時刻ｔ1 における入出力ピンｉに
対する入出力ピンｊ1 のスキューは０．５ｎｓｅｃであ
るので、図４より、 Ｋskew＝１ となる。
対する入出力ピンｊ1 のスキューは０．５ｎｓｅｃであ
るので、図４より、 Ｋskew＝１ となる。
【００６１】またさらに図８（ａ）のピンの配置関係図
より、入出力ピンｉと入出力ピンｊ 1 はパッド数にして
３個離れているので、図５より、 Ｋdist＝０．６ また、図８（ｂ）の内層パターン配置関係図より、入出
力ピンｉの内層パターンと入出力ピンｊ1 の内層パター
ンとは３本離れているので、図６より、 ＫPKG ＝１ となる。従って、時刻ｔ1 における入出力ピンｊ1 のＳ
ＳＯによる入出力ピンｉへの影響度Ｓｊ1 は、 Ｓｊ1 ＝ＫCELL×Ｋphase ×Ｋskew×Ｋdist×ＫPKG ＝１０×１×１×０．６×１ ＝６ となる。同様にして入出力ピンｊ2 〜ｊ6 の単独の影響
度Ｓｊ2 〜Ｓｊ6 を求めると、 Ｓｊ2 ＝−３．２ Ｓｊ3 ＝１８ Ｓｊ4 ＝７．５ Ｓｊ5 ＝−８ Ｓｊ6 ＝６ となる。従って、影響度Ｓｐｉは、
より、入出力ピンｉと入出力ピンｊ 1 はパッド数にして
３個離れているので、図５より、 Ｋdist＝０．６ また、図８（ｂ）の内層パターン配置関係図より、入出
力ピンｉの内層パターンと入出力ピンｊ1 の内層パター
ンとは３本離れているので、図６より、 ＫPKG ＝１ となる。従って、時刻ｔ1 における入出力ピンｊ1 のＳ
ＳＯによる入出力ピンｉへの影響度Ｓｊ1 は、 Ｓｊ1 ＝ＫCELL×Ｋphase ×Ｋskew×Ｋdist×ＫPKG ＝１０×１×１×０．６×１ ＝６ となる。同様にして入出力ピンｊ2 〜ｊ6 の単独の影響
度Ｓｊ2 〜Ｓｊ6 を求めると、 Ｓｊ2 ＝−３．２ Ｓｊ3 ＝１８ Ｓｊ4 ＝７．５ Ｓｊ5 ＝−８ Ｓｊ6 ＝６ となる。従って、影響度Ｓｐｉは、
【００６２】
【数２】
【００６３】となる。次に求めた影響度ＳｐｉからＳＳ
Ｏに起因するノイズ量及びディレイ量を計算し、その判
定を行う（ステップＳ３）。
Ｏに起因するノイズ量及びディレイ量を計算し、その判
定を行う（ステップＳ３）。
【００６４】まずノイズ量の計算について述べる。対象
とする入出力ピンの信号に対し、時刻ｔにおいてＳＳＯ
により重畳されるノイズ量Ｎｐｉ（ｔ）［ｍＶ］は次式
により表わせる。
とする入出力ピンの信号に対し、時刻ｔにおいてＳＳＯ
により重畳されるノイズ量Ｎｐｉ（ｔ）［ｍＶ］は次式
により表わせる。
【００６５】Ｎｐｉ（ｔ）＝α×Ｓｐｉ（ｔ） この場合において、αはノイズ係数であり、図９に示す
ように、Ｉ／Ｏマクロセル種類、信号の遷移方向及び影
響度Ｓｐｉの関数となっている。
ように、Ｉ／Ｏマクロセル種類、信号の遷移方向及び影
響度Ｓｐｉの関数となっている。
【００６６】例えば、入出力ピンｉを入力ピンとして動
作させ、時刻ｔ1 におけるノイズ係数αを求める。この
場合において、信号が“Ｈ”→“Ｌ”に遷移した場合を
仮定すると、ＴＴＬ入力で、影響度Ｓｐｉ（ｔ1 ）＝２
６．３であるので、図９より α＝３ となる。従って、時刻ｔ1 における入力ピンｉの入力信
号に重畳されるノイズ量Ｎｐｉ（ｔ1 ）は、 Ｎｐｉ（ｔ1 ）＝α×Ｓｐｉ（ｔ1 ） ＝３×２６．３ ＝７８．９［ｍＶ］ となる。
作させ、時刻ｔ1 におけるノイズ係数αを求める。この
場合において、信号が“Ｈ”→“Ｌ”に遷移した場合を
仮定すると、ＴＴＬ入力で、影響度Ｓｐｉ（ｔ1 ）＝２
６．３であるので、図９より α＝３ となる。従って、時刻ｔ1 における入力ピンｉの入力信
号に重畳されるノイズ量Ｎｐｉ（ｔ1 ）は、 Ｎｐｉ（ｔ1 ）＝α×Ｓｐｉ（ｔ1 ） ＝３×２６．３ ＝７８．９［ｍＶ］ となる。
【００６７】つづいて図１０を参照してノイズ量の判定
について述べる。図１０は、ノイズ量判定値の一例を、
ＥＣＬ入力、ＴＴＬ入力、シュミット入力のそれぞれの
場合について示したものである。 ａ）ＥＣＬ入力の場合 ＥＣＬ入力の場合には、 しきい値電圧Ｖth＝−１．３［Ｖ］ “Ｈ”レベル入力電圧ＶＩＨ＝−０．９［Ｖ］ “Ｌ”レベル入力電圧ＶＩＬ＝−１．７［Ｖ］ であるので、最大許容ノイズレベル（ノイズマージン）
＝４００［ｍＶ］となり、ノイズ量判定値は４００［ｍ
Ｖ］とする。 ｂ）ＴＴＬ入力の場合 ＴＴＬ入力の場合には、 しきい値電圧Ｖth＝１．５［Ｖ］ “Ｈ”レベル入力電圧ＶＩＨ＝２．０［Ｖ］ “Ｌ”レベル入力電圧ＶＩＬ＝０．８［Ｖ］ であるので、“Ｈ”レベル入力側のノイズマージン＝５
００［ｍＶ］、“Ｌ”レベル入力側のノイズマージン＝
７００［ｍＶ］となり、ノイズ量判定値は、“Ｈ”レベ
ル入力側で５００［ｍＶ］、“Ｌ”レベル入力側で７０
０［ｍＶ］とする。 ｃ）シュミット入力の場合 シュミット入力の場合、遷移方向が“Ｌ”→“Ｈ”のと
きのしきい値電圧Ｖth LHと遷移方向が“Ｈ”→“Ｌ”の
ときのしきい値電圧ＶthHLは、異なり、それぞれ、 しきい値電圧ＶthLH＝１．８［Ｖ］ しきい値電圧ＶthHL＝０．６［Ｖ］ であり、 “Ｈ”レベル入力電圧ＶＩＨ＝２．０［Ｖ］ “Ｌ”レベル入力電圧ＶＩＬ＝０．８［Ｖ］ であるので、“Ｈ”レベル入力側のノイズマージン＝
１．４［Ｖ］、“Ｌ”レベル入力側のノイズマージン＝
１．０［Ｖ］となり、ノイズ量判定値は、“Ｈ”レベル
入力側で１．４［Ｖ］、“Ｌ”レベル入力側で１．０
［Ｖ］とする。
について述べる。図１０は、ノイズ量判定値の一例を、
ＥＣＬ入力、ＴＴＬ入力、シュミット入力のそれぞれの
場合について示したものである。 ａ）ＥＣＬ入力の場合 ＥＣＬ入力の場合には、 しきい値電圧Ｖth＝−１．３［Ｖ］ “Ｈ”レベル入力電圧ＶＩＨ＝−０．９［Ｖ］ “Ｌ”レベル入力電圧ＶＩＬ＝−１．７［Ｖ］ であるので、最大許容ノイズレベル（ノイズマージン）
＝４００［ｍＶ］となり、ノイズ量判定値は４００［ｍ
Ｖ］とする。 ｂ）ＴＴＬ入力の場合 ＴＴＬ入力の場合には、 しきい値電圧Ｖth＝１．５［Ｖ］ “Ｈ”レベル入力電圧ＶＩＨ＝２．０［Ｖ］ “Ｌ”レベル入力電圧ＶＩＬ＝０．８［Ｖ］ であるので、“Ｈ”レベル入力側のノイズマージン＝５
００［ｍＶ］、“Ｌ”レベル入力側のノイズマージン＝
７００［ｍＶ］となり、ノイズ量判定値は、“Ｈ”レベ
ル入力側で５００［ｍＶ］、“Ｌ”レベル入力側で７０
０［ｍＶ］とする。 ｃ）シュミット入力の場合 シュミット入力の場合、遷移方向が“Ｌ”→“Ｈ”のと
きのしきい値電圧Ｖth LHと遷移方向が“Ｈ”→“Ｌ”の
ときのしきい値電圧ＶthHLは、異なり、それぞれ、 しきい値電圧ＶthLH＝１．８［Ｖ］ しきい値電圧ＶthHL＝０．６［Ｖ］ であり、 “Ｈ”レベル入力電圧ＶＩＨ＝２．０［Ｖ］ “Ｌ”レベル入力電圧ＶＩＬ＝０．８［Ｖ］ であるので、“Ｈ”レベル入力側のノイズマージン＝
１．４［Ｖ］、“Ｌ”レベル入力側のノイズマージン＝
１．０［Ｖ］となり、ノイズ量判定値は、“Ｈ”レベル
入力側で１．４［Ｖ］、“Ｌ”レベル入力側で１．０
［Ｖ］とする。
【００６８】ノイズレベルの判定を行う際には、出力ピ
ンのノイズは他のＬＳＩの入力に悪影響を及ぼすので、
出力ピンに影響するノイズについても判定する必要があ
る。ここでより具体的な判定例を示す。
ンのノイズは他のＬＳＩの入力に悪影響を及ぼすので、
出力ピンに影響するノイズについても判定する必要があ
る。ここでより具体的な判定例を示す。
【００６９】上述したように、図７に示した入力端子ｉ
の時刻ｔ1 におけるノイズ量Ｎｐｉ（ｔ1 ）＝７８．９
［ｍＶ］である。これに対し、ＴＴＬ入力のノイズ量判
定値は、“Ｈ”レベル入力側で５００［ｍＶ］、“Ｌ”
レベル入力側で７００［ｍＶ］であるので、いずれの場
合であっても十分許容範囲内であると判定することがで
きる。
の時刻ｔ1 におけるノイズ量Ｎｐｉ（ｔ1 ）＝７８．９
［ｍＶ］である。これに対し、ＴＴＬ入力のノイズ量判
定値は、“Ｈ”レベル入力側で５００［ｍＶ］、“Ｌ”
レベル入力側で７００［ｍＶ］であるので、いずれの場
合であっても十分許容範囲内であると判定することがで
きる。
【００７０】次にディレイ量の計算について述べる。対
象とする入出力ピンの信号に対し、時刻ｔにおけるＳＳ
Ｏによるディレイ量Ｄｐｉ（ｔ）［ｎｓｅｃ］は次式に
より表わせる。
象とする入出力ピンの信号に対し、時刻ｔにおけるＳＳ
Ｏによるディレイ量Ｄｐｉ（ｔ）［ｎｓｅｃ］は次式に
より表わせる。
【００７１】Ｄｐｉ（ｔ）＝β×Ｓｐｉ（ｔ） この場合において、βはディレイ係数であり、図１１に
示すように、Ｉ／Ｏマクロセル種類、信号の遷移方向及
び影響度Ｓｐｉの関数となっている。
示すように、Ｉ／Ｏマクロセル種類、信号の遷移方向及
び影響度Ｓｐｉの関数となっている。
【００７２】例えば、入出力ピンｉを出力ピンとして動
作させ、時刻ｔ1 におけるディレイ係数βを求める。こ
の場合において、信号が“Ｈ”→“Ｌ”に遷移した場合
を仮定すると、ＴＴＬ入力で、影響度Ｓｐｉ（ｔ1 ）＝
２６．３であるので、図１１より β＝０．００３ となる。従って、時刻ｔ1 における出力ピンｉの出力信
号のディレイ量Ｄｐｉ（ｔ1 ）は、 Ｄｐｉ（ｔ1 ）＝β×Ｓｐｉ（ｔ1 ） ＝０．００３×２６．３ ＝０．０７９６［ｎｓｅｃ］ となる。
作させ、時刻ｔ1 におけるディレイ係数βを求める。こ
の場合において、信号が“Ｈ”→“Ｌ”に遷移した場合
を仮定すると、ＴＴＬ入力で、影響度Ｓｐｉ（ｔ1 ）＝
２６．３であるので、図１１より β＝０．００３ となる。従って、時刻ｔ1 における出力ピンｉの出力信
号のディレイ量Ｄｐｉ（ｔ1 ）は、 Ｄｐｉ（ｔ1 ）＝β×Ｓｐｉ（ｔ1 ） ＝０．００３×２６．３ ＝０．０７９６［ｎｓｅｃ］ となる。
【００７３】つづいて図１２を参照してディレイ量の判
定について述べる。図１２は、ディレイ量判定値の一例
を、ＥＣＬ出力、ＴＴＬ出力のそれぞれの場合について
示したものである。 ａ）ＥＣＬ出力の場合 ＥＣＬ出力の場合、図１２（ａ）に示すように、基準タ
イミングから±２ｎｓｅｃを許容ディレイ量とし、ディ
レイ量判定値を±２ｎｓｅｃとする。 ｂ）ＴＴＬ出力の場合 ＴＴＬ出力の場合、図１２（ｂ）に示すように、基準タ
イミングから±５ｎｓｅｃを許容ディレイ量とし、ディ
レイ量判定値を±５ｎｓｅｃとする。
定について述べる。図１２は、ディレイ量判定値の一例
を、ＥＣＬ出力、ＴＴＬ出力のそれぞれの場合について
示したものである。 ａ）ＥＣＬ出力の場合 ＥＣＬ出力の場合、図１２（ａ）に示すように、基準タ
イミングから±２ｎｓｅｃを許容ディレイ量とし、ディ
レイ量判定値を±２ｎｓｅｃとする。 ｂ）ＴＴＬ出力の場合 ＴＴＬ出力の場合、図１２（ｂ）に示すように、基準タ
イミングから±５ｎｓｅｃを許容ディレイ量とし、ディ
レイ量判定値を±５ｎｓｅｃとする。
【００７４】ここでより具体的な判定例を示す。上述し
たように図７に示した出力端子ｉの時刻ｔ1 におけるデ
ィレイ量Ｄｐｉ（ｔ1 ）＝０．０７９６［ｎｓｅｃ］で
ある。
たように図７に示した出力端子ｉの時刻ｔ1 におけるデ
ィレイ量Ｄｐｉ（ｔ1 ）＝０．０７９６［ｎｓｅｃ］で
ある。
【００７５】これに対し、ＴＴＬ出力のディレイ量判定
値は、±５ｎｓｅｃであるので、十分許容範囲内である
と判定することができる。次に図１３及び図１４を参照
してステップＳ１〜ステップＳ３までの処理結果をシミ
ュレーションに反映させ、ＳＳＯに起因するノイズとデ
ィレイの影響を把握する手法について述べる。
値は、±５ｎｓｅｃであるので、十分許容範囲内である
と判定することができる。次に図１３及び図１４を参照
してステップＳ１〜ステップＳ３までの処理結果をシミ
ュレーションに反映させ、ＳＳＯに起因するノイズとデ
ィレイの影響を把握する手法について述べる。
【００７６】シミュレーション対象として、図１３
（ａ）（または図１４（ａ））に示すように、２個のフ
リップフロップ回路ＦＦ1 、ＦＦ2 を含むＬＳＩを想定
し、フリップフロップ回路ＦＦ1 はデータ入力端子
Ｄ1 、クロック入力端子ＣＫ1 及び出力端子Ｑを備え、
フリップフロップ回路ＦＦ2 はデータ入力端子Ｄ2 、ク
ロック入力端子ＣＫ2 及び出力端子Ｏを備えるものとす
る。
（ａ）（または図１４（ａ））に示すように、２個のフ
リップフロップ回路ＦＦ1 、ＦＦ2 を含むＬＳＩを想定
し、フリップフロップ回路ＦＦ1 はデータ入力端子
Ｄ1 、クロック入力端子ＣＫ1 及び出力端子Ｑを備え、
フリップフロップ回路ＦＦ2 はデータ入力端子Ｄ2 、ク
ロック入力端子ＣＫ2 及び出力端子Ｏを備えるものとす
る。
【００７７】図１３（ｂ）に示すように、時刻ｔ1 にお
いて、出力端子Ｏからの出力信号が“Ｌ”レベルから
“Ｈ”レベルに遷移することにより、図示しない他の入
出力ピンとの同時スイッチングによりＳＳＯ由来のノイ
ズが発生し、データ端子Ｄ1 及びクロック端子ＣＫ1 に
ノイズ判定値を越えるノイズが発生したとすると、この
場合にシミュレーション装置は、当該ノイズが発生した
タイミングに不定値Ｘ（様々な状況により“Ｈ”レベル
または“Ｌ”レベルのいずれかとなる）を挿入して回路
全体をシミュレートすることとなる。
いて、出力端子Ｏからの出力信号が“Ｌ”レベルから
“Ｈ”レベルに遷移することにより、図示しない他の入
出力ピンとの同時スイッチングによりＳＳＯ由来のノイ
ズが発生し、データ端子Ｄ1 及びクロック端子ＣＫ1 に
ノイズ判定値を越えるノイズが発生したとすると、この
場合にシミュレーション装置は、当該ノイズが発生した
タイミングに不定値Ｘ（様々な状況により“Ｈ”レベル
または“Ｌ”レベルのいずれかとなる）を挿入して回路
全体をシミュレートすることとなる。
【００７８】これによりＳＳＯに起因するノイズの影響
を回路内に伝播させて得られる出力端子Ｑの出力結果が
本来得られるであろう期待値に対して反転しているか、
あるいは不一致しているかをシミュレーション実行者に
対して通知する。
を回路内に伝播させて得られる出力端子Ｑの出力結果が
本来得られるであろう期待値に対して反転しているか、
あるいは不一致しているかをシミュレーション実行者に
対して通知する。
【００７９】また、図１４（ｂ）に示すように、時刻ｔ
1 において、出力端子Ｏからの出力信号にディレイが生
じたとすると、上述した方法によりディレイ量Ｄｐｉの
計算値をファイル化し、各入出力ピン毎、各時刻毎にデ
ィレイ量をシミュレーション時に反映させて、ディレイ
の影響を含むシミュレーション結果をシミュレーション
実行者に通知する。
1 において、出力端子Ｏからの出力信号にディレイが生
じたとすると、上述した方法によりディレイ量Ｄｐｉの
計算値をファイル化し、各入出力ピン毎、各時刻毎にデ
ィレイ量をシミュレーション時に反映させて、ディレイ
の影響を含むシミュレーション結果をシミュレーション
実行者に通知する。
【００８０】これらの結果、シミュレーション実行者
は、得られたシミュレーション結果に基づいてシミュレ
ーション時点における当該ＬＳＩの設計データに基づい
て製造が可能か否かを判別し（ステップＳ５）、そのま
までは、ＳＳＯの影響等により当該ＬＳＩが誤動作する
可能性等が考えられる場合には、ピン配置を変更、試験
パターンの変更、Ｉ／Ｏマクロセル種類の変更、パッケ
ージ（ＰＫＧ）変更、論理回路変更等を行って（ステッ
プＳ７）、再びステップＳ１〜ステップＳ５の処理を行
う。
は、得られたシミュレーション結果に基づいてシミュレ
ーション時点における当該ＬＳＩの設計データに基づい
て製造が可能か否かを判別し（ステップＳ５）、そのま
までは、ＳＳＯの影響等により当該ＬＳＩが誤動作する
可能性等が考えられる場合には、ピン配置を変更、試験
パターンの変更、Ｉ／Ｏマクロセル種類の変更、パッケ
ージ（ＰＫＧ）変更、論理回路変更等を行って（ステッ
プＳ７）、再びステップＳ１〜ステップＳ５の処理を行
う。
【００８１】そして、シミュレーション結果により当該
設計データで製造が可能である場合には、製造工程に移
行する（ステップＳ６）。以上の説明のように、本実施
例によれば、ＬＳＩ製造前にＳＳＯの影響を設計者が容
易に認識できるので、無駄に製造を行うことなく、ＳＳ
Ｏに起因するノイズ、ディレイ等の影響を低減したＬＳ
Ｉを設計することができ、ＬＳＩの信頼性向上を図るこ
とができる。
設計データで製造が可能である場合には、製造工程に移
行する（ステップＳ６）。以上の説明のように、本実施
例によれば、ＬＳＩ製造前にＳＳＯの影響を設計者が容
易に認識できるので、無駄に製造を行うことなく、ＳＳ
Ｏに起因するノイズ、ディレイ等の影響を低減したＬＳ
Ｉを設計することができ、ＬＳＩの信頼性向上を図るこ
とができる。
【００８２】以上の実施例では、パッケージ内層パター
ンの隣接状態に対応するパラメータＫPKG として、隣接
状態について説明したが、さらに配線パターンの密度、
すなわち、配線パターン幅が狭く同一面積内により多く
の配線パターンが配置されている場合には、密度を考慮
して設定するように構成することも可能である。
ンの隣接状態に対応するパラメータＫPKG として、隣接
状態について説明したが、さらに配線パターンの密度、
すなわち、配線パターン幅が狭く同一面積内により多く
の配線パターンが配置されている場合には、密度を考慮
して設定するように構成することも可能である。
【００８３】
【発明の効果】第１〜第４の発明によれば、時刻ｔにお
いて同時スイッチングが行われるＪ本の出力ピンの当該
半導体集積回路装置の各入出力ピンに対する影響の度合
いを示す指数としての影響度を求め、当該影響度の値に
対応づけて予め設定したノイズ係数あるいはディレイ係
数βを用いて時刻ｔにおける入出力ピンの信号のノイズ
量あるいはディレイ量を算出し、求めたノイズ量あるい
はディレイ量を用いてシミュレーションを行うので、Ｓ
ＳＯに起因するディレイを考慮してより正確なシミュレ
ーションを行うことができる。
いて同時スイッチングが行われるＪ本の出力ピンの当該
半導体集積回路装置の各入出力ピンに対する影響の度合
いを示す指数としての影響度を求め、当該影響度の値に
対応づけて予め設定したノイズ係数あるいはディレイ係
数βを用いて時刻ｔにおける入出力ピンの信号のノイズ
量あるいはディレイ量を算出し、求めたノイズ量あるい
はディレイ量を用いてシミュレーションを行うので、Ｓ
ＳＯに起因するディレイを考慮してより正確なシミュレ
ーションを行うことができる。
【００８４】従ってＬＳＩ製造前にＳＳＯの影響を設計
者が容易に認識できるので、無駄に製造を行うことな
く、ＳＳＯに起因するノイズ、ディレイ等の影響を低減
したＬＳＩを設計することができ、ＬＳＩの信頼性向上
を図ることができる。
者が容易に認識できるので、無駄に製造を行うことな
く、ＳＳＯに起因するノイズ、ディレイ等の影響を低減
したＬＳＩを設計することができ、ＬＳＩの信頼性向上
を図ることができる。
【図１】実施例の処理フローチャートである。
【図２】パラメータＫCELLの一例を説明する図である。
【図３】パラメータＫphase の一例を説明する図であ
る。
る。
【図４】パラメータＫskewの一例を説明する図である。
【図５】パラメータＫdistの一例を説明する図である。
【図６】パラメータＫPKG の一例を説明する図である。
【図７】実施例の具体例の説明図（１）である。
【図８】実施例の具体例の説明図（２）である。
【図９】ノイズ係数αの説明図である。
【図１０】ノイズ量判定の説明図である。
【図１１】ディレイ係数βの説明図である。
【図１２】ディレイ量判定の説明図である。
【図１３】ＳＳＯに起因するノイズを考慮したシミュレ
ーションの説明図である。
ーションの説明図である。
【図１４】ＳＳＯに起因するディレイを考慮したシミュ
レーションの説明図である。
レーションの説明図である。
ＫCELL…Ｉ／Ｏマクロ種類に対応するパラメータ Ｋphase …考慮すべき二つの信号の位相関係に対応する
パラメータ Ｋskew…クロックのディレイに起因するタイミングずれ
であるスキューに対応するパラメータ Ｋdist…考慮すべき二つのピン間の距離に対応するパラ
メータ ＫPKG …パッケージ内層パターンの隣接状態に対応する
パラメータ Ｎｐｉ（ｔ）…ノイズ量 α…ノイズ係数 Ｓｐｉ…影響度 Ｄｐｉ（ｔ）…ディレイ量 β…ディレイ係数
パラメータ Ｋskew…クロックのディレイに起因するタイミングずれ
であるスキューに対応するパラメータ Ｋdist…考慮すべき二つのピン間の距離に対応するパラ
メータ ＫPKG …パッケージ内層パターンの隣接状態に対応する
パラメータ Ｎｐｉ（ｔ）…ノイズ量 α…ノイズ係数 Ｓｐｉ…影響度 Ｄｐｉ（ｔ）…ディレイ量 β…ディレイ係数
Claims (4)
- 【請求項１】 半導体集積回路装置の論理シミュレーシ
ョンを行うシミュレーション装置において、 Ｉ／Ｏマクロ種類に対応するパラメータをＫCELLとし、
考慮すべき二つの信号の位相関係に対応するパラメータ
をＫphase とし、クロックのディレイに起因するタイミ
ングずれであるスキューに対応するパラメータをＫskew
とし、考慮すべき二つのピン間の距離に対応するパラメ
ータをＫdistとし、パッケージ内層パターンの隣接状態
に対応するパラメータをＫPKG とした場合に、時刻ｔに
おいて同時スイッチングが行われるＪ本の出力ピンの当
該半導体集積回路装置の各入出力ピンに対する影響の度
合いを示す指数としての影響度Ｓｐｉを次式により求め
る影響度演算手段と、 【数１】 前記影響度Ｓｐｉを当該影響度Ｓｐｉの値に対応づけて
予め設定したノイズ係数αを用いて時刻ｔにおける入出
力ピンの信号に重畳されるノイズ量Ｎｐｉ（ｔ）を次式
により算出するノイズ量算出手段と、 Ｎｐｉ（ｔ）＝α×Ｓｐｉ（ｔ） 求めたノイズ量Ｎｐｉ（ｔ）を用いてシミュレーション
を行うシミュレーション制御手段と、 を備えたことを特徴とするシミュレーション装置。 - 【請求項２】 半導体集積回路装置の論理シミュレーシ
ョンを行うシミュレーション装置において、 Ｉ／Ｏマクロ種類に対応するパラメータをＫCELLとし、
考慮すべき二つの信号の位相関係に対応するパラメータ
をＫphase とし、クロックのディレイに起因するタイミ
ングずれであるスキューに対応するパラメータをＫskew
とし、考慮すべき二つのピン間の距離に対応するパラメ
ータをＫdistとし、パッケージ内層パターンの隣接状態
に対応するパラメータをＫPKG とした場合に、時刻ｔに
おいて同時スイッチングが行われるＪ本の出力ピンの当
該半導体集積回路装置の各入出力ピンに対する影響の度
合いを示す指数としての影響度Ｓｐｉを次式により求め
る影響度演算手段と、 【数１】 前記影響度Ｓｐｉを当該影響度Ｓｐｉの値に対応づけて
予め設定したディレイ係数βを用いて時刻ｔにおける入
出力ピンの信号のディレイ量Ｄｐｉ（ｔ）を次式により
算出するディレイ量算出手段と、 Ｄｐｉ（ｔ）＝β×Ｓｐｉ（ｔ） 求めたディレイ量Ｄｐｉ（ｔ）を用いてシミュレーショ
ンを行うシミュレーション制御装置と、 を備えたことを特徴とするシミュレーション装置。 - 【請求項３】 半導体集積回路装置の論理シミュレーシ
ョンを行うシミュレーション方法において、 Ｉ／Ｏマクロ種類に対応するパラメータをＫCELLとし、
考慮すべき二つの信号の位相関係に対応するパラメータ
をＫphase とし、クロックのディレイに起因するタイミ
ングずれであるスキューに対応するパラメータをＫskew
とし、考慮すべき二つのピン間の距離に対応するパラメ
ータをＫdistとし、パッケージ内層パターンの隣接状態
に対応するパラメータをＫPKG とした場合に、時刻ｔに
おいて同時スイッチングが行われるＪ本の出力ピンの当
該半導体集積回路装置の各入出力ピンに対する影響の度
合いを示す指数としての影響度Ｓｐｉを次式により求め
る影響度演算工程と、 【数１】 前記影響度Ｓｐｉを当該影響度Ｓｐｉの値に対応づけて
予め設定したノイズ係数αを用いて時刻ｔにおける入出
力ピンの信号に重畳されるノイズ量Ｎｐｉ（ｔ）を次式
により算出するノイズ量算出工程と、 Ｎｐｉ（ｔ）＝α×Ｓｐｉ（ｔ） 求めたノイズ量Ｎｐｉ（ｔ）を用いてシミュレーション
を行うシミュレーション工程と、 を備えたことを特徴とするシミュレーション方法。 - 【請求項４】 半導体集積回路装置の論理シミュレーシ
ョンを行うシミュレーション方法において、 Ｉ／Ｏマクロ種類に対応するパラメータをＫCELLとし、
考慮すべき二つの信号の位相関係に対応するパラメータ
をＫphase とし、クロックのディレイに起因するタイミ
ングずれであるスキューに対応するパラメータをＫskew
とし、考慮すべき二つのピン間の距離に対応するパラメ
ータをＫdistとし、パッケージ内層パターンの隣接状態
に対応するパラメータをＫPKG とした場合に、時刻ｔに
おいて同時スイッチングが行われるＪ本の出力ピンの当
該半導体集積回路装置の各入出力ピンに対する影響の度
合いを示す指数としての影響度Ｓｐｉを次式により求め
る影響度演算工程と、 【数１】 前記影響度Ｓｐｉを当該影響度Ｓｐｉの値に対応づけて
予め設定したディレイ係数βを用いて時刻ｔにおける入
出力ピンの信号のディレイ量Ｄｐｉ（ｔ）を次式により
算出しするディレイ量算出工程と、 Ｄｐｉ（ｔ）＝β×Ｓｐｉ（ｔ） 求めたディレイ量Ｄｐｉ（ｔ）を用いてシミュレーショ
ンを行うシミュレーション工程と、 を備えたことを特徴とするシミュレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5220318A JPH0773219A (ja) | 1993-09-03 | 1993-09-03 | シミュレーション装置及びシミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5220318A JPH0773219A (ja) | 1993-09-03 | 1993-09-03 | シミュレーション装置及びシミュレーション方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773219A true JPH0773219A (ja) | 1995-03-17 |
Family
ID=16749267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5220318A Pending JPH0773219A (ja) | 1993-09-03 | 1993-09-03 | シミュレーション装置及びシミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773219A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007257450A (ja) * | 2006-03-24 | 2007-10-04 | Fujitsu Ltd | 許容値算出方法及び検証方法 |
| JP2009140265A (ja) * | 2007-12-06 | 2009-06-25 | Fujitsu Ltd | 半導体装置に対する同時動作信号ノイズ見積り方法における同時動作信号ノイズ基礎特性取得方法、及びプログラム |
| JP2009163451A (ja) * | 2007-12-28 | 2009-07-23 | Fujitsu Ltd | 半導体装置に対する同時動作信号ノイズに基づいてジッタを見積る方法、その見積りに使用する同時動作信号ノイズ量対ジッタ量相関関係を算出する方法、それらを実現するプログラム、及び半導体装置及びそれが搭載されたプリント回路基板の設計方法 |
| WO2010004668A1 (ja) * | 2008-07-08 | 2010-01-14 | パナソニック株式会社 | 遅延ライブラリ、遅延ライブラリの作成方法、および遅延計算方法 |
| CN112255931A (zh) * | 2020-10-10 | 2021-01-22 | 北京五一视界数字孪生科技股份有限公司 | 数据处理方法、装置、存储介质及电子设备 |
| CN112749525A (zh) * | 2020-12-28 | 2021-05-04 | 成都华大九天科技有限公司 | 半导体器件的仿真方法及装置、服务器和存储介质 |
-
1993
- 1993-09-03 JP JP5220318A patent/JPH0773219A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8250510B2 (en) | 2007-12-28 | 2012-08-21 | Fujitsu Limited | Jitter amount estimating method, method for calculating correlation between amount of simultaneously operating signal noise and jitter amount, and recording medium |
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| CN112255931A (zh) * | 2020-10-10 | 2021-01-22 | 北京五一视界数字孪生科技股份有限公司 | 数据处理方法、装置、存储介质及电子设备 |
| CN112255931B (zh) * | 2020-10-10 | 2024-04-16 | 万物镜像(北京)计算机***有限公司 | 数据处理方法、装置、存储介质及电子设备 |
| CN112749525A (zh) * | 2020-12-28 | 2021-05-04 | 成都华大九天科技有限公司 | 半导体器件的仿真方法及装置、服务器和存储介质 |
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