JPH0770972B2 - デユ−テイ制御回路 - Google Patents
デユ−テイ制御回路Info
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- JPH0770972B2 JPH0770972B2 JP62059745A JP5974587A JPH0770972B2 JP H0770972 B2 JPH0770972 B2 JP H0770972B2 JP 62059745 A JP62059745 A JP 62059745A JP 5974587 A JP5974587 A JP 5974587A JP H0770972 B2 JPH0770972 B2 JP H0770972B2
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- JP
- Japan
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- delay
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- pulse
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- 230000003111 delayed effect Effects 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 7
- 230000003287 optical effect Effects 0.000 description 5
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- 238000001514 detection method Methods 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- 230000004069 differentiation Effects 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
- G11B7/12—Heads, e.g. forming of the optical beam spot or modulation of the optical beam
- G11B7/125—Optical beam sources therefor, e.g. laser control circuitry specially adapted for optical storage devices; Modulators, e.g. means for controlling the size or intensity of optical spots or optical traces
- G11B7/126—Circuits, methods or arrangements for laser control or stabilisation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
- G11B7/08—Disposition or mounting of heads or light sources relatively to record carriers
- G11B7/081—Disposition or mounting of heads or light sources relatively to record carriers for time base error correction by moving the light beam
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- Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Pulse Circuits (AREA)
- Optical Recording Or Reproduction (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は光ディスク装置に用いて好適なデューティ制御
回路に関する。
回路に関する。
本発明においては入力パルスが少なくとも２つの遅延回
路により遅延され、第１の遅延回路の出力と第２の遅延
回路の出力の論理積又は論理和により出力パルスのデュ
ーティが制御される。
路により遅延され、第１の遅延回路の出力と第２の遅延
回路の出力の論理積又は論理和により出力パルスのデュ
ーティが制御される。
第５図は光ディスク装置における波形整形回路のブロッ
ク図である。ピックアップ１は光ディスク（図示せず）
に記録されている信号を再生し、その制裁（RF）信号を
出力する。RF信号（第６図（ｂ））のレベルは光ディス
ク上にピット（第６図（ａ））があると低下する。微分
回路２はピックアップ１が出力するRF信号を微分する
（第６図（ｃ））。検出回路３は微分回路２の出力の零
クロスを検出し、零クロス点から開始する所定幅のパル
ス（第６図（ｄ））。このパルスは次段のデューティ制
御回路に出力される。
ク図である。ピックアップ１は光ディスク（図示せず）
に記録されている信号を再生し、その制裁（RF）信号を
出力する。RF信号（第６図（ｂ））のレベルは光ディス
ク上にピット（第６図（ａ））があると低下する。微分
回路２はピックアップ１が出力するRF信号を微分する
（第６図（ｃ））。検出回路３は微分回路２の出力の零
クロスを検出し、零クロス点から開始する所定幅のパル
ス（第６図（ｄ））。このパルスは次段のデューティ制
御回路に出力される。
第７図はデューティ制御回路のブロック図を表わしてい
る。この回路に第８図（ａ）に示す如きクロックに同期
して同図（ｂ）に示す如きパルス（第６図（ｄ）に対応
する）が入力されるものとすると（このときクロックの
エッジがパルス幅の中央に位置している）、この入力パ
ルスは遅延回路５により所定時間遅延され、第８図
（ｃ）に示す如き遅延パルスが生成される。入力パルス
と遅延パルスは共にアンドゲード４とオアゲート６に各
々入力され、各々論理積と論理和が演算される。その結
果第８図（ｄ）、（ｅ）に各々示すように、その幅（デ
ューティ）を変化したパルスが出力される。
る。この回路に第８図（ａ）に示す如きクロックに同期
して同図（ｂ）に示す如きパルス（第６図（ｄ）に対応
する）が入力されるものとすると（このときクロックの
エッジがパルス幅の中央に位置している）、この入力パ
ルスは遅延回路５により所定時間遅延され、第８図
（ｃ）に示す如き遅延パルスが生成される。入力パルス
と遅延パルスは共にアンドゲード４とオアゲート６に各
々入力され、各々論理積と論理和が演算される。その結
果第８図（ｄ）、（ｅ）に各々示すように、その幅（デ
ューティ）を変化したパルスが出力される。
しかしながら従来のデューティ制御回路は入力パルスの
リーディングエッジ又はトレーリングエッジの一方を固
定し、他方を変化させているので、その幅の中心とクロ
ックのエッジとが一致しなくなる。その結果例えばクロ
ックのエッジのタイミングでパルスのレベル（Ｈ又Ｌ）
を読み取る場合、時間軸誤差の影響が方向によって異な
ってくる等の不都合を生じるおそれがあった。
リーディングエッジ又はトレーリングエッジの一方を固
定し、他方を変化させているので、その幅の中心とクロ
ックのエッジとが一致しなくなる。その結果例えばクロ
ックのエッジのタイミングでパルスのレベル（Ｈ又Ｌ）
を読み取る場合、時間軸誤差の影響が方向によって異な
ってくる等の不都合を生じるおそれがあった。
そこで本発明はクロックのエッジが常にパルス幅の中央
に位置するようにしてパルス幅（デューティ）を変化さ
せるものである。
に位置するようにしてパルス幅（デューティ）を変化さ
せるものである。
本発明はデューティ制御回路において、入力パルスを第
１の遅延量T1のＭ倍（Ｍは自然数）遅延させた場合にお
ける入力パルスのパルス幅の略中央にクロックのエッジ
が位置するように該入力パルスのタイミングを調整する
調整手段と、入力パルスを第１の遅延量T1の整数倍n1
（＝０、１、２、…、Ｍ）の遅延時間を遅延させる第１
の遅延回路と、第１の遅延回路の出力を第１の遅延量の
２倍の時間長を有する第２の遅延量T2（＝2T1）の整数
倍n2（＝０、１、２、…）の遅延時間を遅延させる第２
の遅延回路と、第１の遅延回路の出力と第２の遅延回路
の出力の論理積又は論理和を出力する論理回路と、第１
の遅延量T1の整数倍n1の遅延時間を選択する第１のスイ
ッチ手段と、前記第２の遅延量T2の整数倍n2の遅延時間
を選択する第２のスイッチ手段とを備え、第１のスイッ
チ手段と第２のスイッチ手段とを任意に選択することに
より、入力パルスの遅延時間を変更することなくデュー
ティ比のみを変化させて出力することを特徴とする。
１の遅延量T1のＭ倍（Ｍは自然数）遅延させた場合にお
ける入力パルスのパルス幅の略中央にクロックのエッジ
が位置するように該入力パルスのタイミングを調整する
調整手段と、入力パルスを第１の遅延量T1の整数倍n1
（＝０、１、２、…、Ｍ）の遅延時間を遅延させる第１
の遅延回路と、第１の遅延回路の出力を第１の遅延量の
２倍の時間長を有する第２の遅延量T2（＝2T1）の整数
倍n2（＝０、１、２、…）の遅延時間を遅延させる第２
の遅延回路と、第１の遅延回路の出力と第２の遅延回路
の出力の論理積又は論理和を出力する論理回路と、第１
の遅延量T1の整数倍n1の遅延時間を選択する第１のスイ
ッチ手段と、前記第２の遅延量T2の整数倍n2の遅延時間
を選択する第２のスイッチ手段とを備え、第１のスイッ
チ手段と第２のスイッチ手段とを任意に選択することに
より、入力パルスの遅延時間を変更することなくデュー
ティ比のみを変化させて出力することを特徴とする。
本発明によれば、調整手段は、入力パルスを第１の遅延
量T1のＭ倍（Ｍは自然数）遅延させた場合における入力
パルスのパルス幅の略中央にクロックのエッジが位置す
るように該入力パルスのタイミングを調整する。第１の
遅延回路は、入力パルスを第１の遅延量T1の整数倍n1
（＝０、１、２、…、Ｍ）の遅延時間を遅延させる。第
２の遅延回路は、第１の遅延回路の出力を第１の遅延量
の２倍の時間長を有する第２の遅延量T2（＝2T1）の整
数倍n2（＝０、１、２、…）の遅延時間を遅延させる。
論理回路は、第１の遅延回路の出力と第２の遅延回路の
出力の論理積又は論理和を出力する。また、第１のスイ
ッチ手段は、第１の遅延量T1の整数倍n1の遅延時間を選
択する。第２のスイッチ手段は、前記第２の遅延量T2の
整数倍n2の遅延時間を選択する。
量T1のＭ倍（Ｍは自然数）遅延させた場合における入力
パルスのパルス幅の略中央にクロックのエッジが位置す
るように該入力パルスのタイミングを調整する。第１の
遅延回路は、入力パルスを第１の遅延量T1の整数倍n1
（＝０、１、２、…、Ｍ）の遅延時間を遅延させる。第
２の遅延回路は、第１の遅延回路の出力を第１の遅延量
の２倍の時間長を有する第２の遅延量T2（＝2T1）の整
数倍n2（＝０、１、２、…）の遅延時間を遅延させる。
論理回路は、第１の遅延回路の出力と第２の遅延回路の
出力の論理積又は論理和を出力する。また、第１のスイ
ッチ手段は、第１の遅延量T1の整数倍n1の遅延時間を選
択する。第２のスイッチ手段は、前記第２の遅延量T2の
整数倍n2の遅延時間を選択する。
従って、第１のスイッチ手段と第２のスイッチ手段とを
任意に選択することにより、入力パルスの遅延時間を変
更することなくデューティ比のみを変化させた入力パル
スが生成される。
任意に選択することにより、入力パルスの遅延時間を変
更することなくデューティ比のみを変化させた入力パル
スが生成される。
第１図は本発明のデューティ制御回路のブロック図であ
る。10は入力パルスを遅延させる遅延回路であり、４つ
の遅延素子11乃至14より構成されている。各遅延素子11
乃至14の遅延時間はＴに設定されている。また20は遅延
回路10の出力を遅延させる遅延回路であり、４つの遅延
素子21乃至24により構成されている。各遅延素子21乃至
24の遅延時間は2Tに設定されている。
る。10は入力パルスを遅延させる遅延回路であり、４つ
の遅延素子11乃至14より構成されている。各遅延素子11
乃至14の遅延時間はＴに設定されている。また20は遅延
回路10の出力を遅延させる遅延回路であり、４つの遅延
素子21乃至24により構成されている。各遅延素子21乃至
24の遅延時間は2Tに設定されている。
しかして先ずクロックと入力パルスとの位相関係が、遅
延素子14が出力するパルス（第２図（ｂ））の幅の中央
にクロック（第２図（ａ））のエッジが位置するように
調整される。従って遅延素子14の入力（遅延素子13の出
力）におけるパルスは遅延素子14の出力におけるパルス
より時間Ｔだけ進相する。以下同様にして遅延素子13、
12、11の各入力段におけるパルスは各々時間Ｔだけ順次
進相する。スイッチ31は遅延素子11乃至14のうちのいず
れかの入力段におけるパルスを選択するように切り換え
られる。
延素子14が出力するパルス（第２図（ｂ））の幅の中央
にクロック（第２図（ａ））のエッジが位置するように
調整される。従って遅延素子14の入力（遅延素子13の出
力）におけるパルスは遅延素子14の出力におけるパルス
より時間Ｔだけ進相する。以下同様にして遅延素子13、
12、11の各入力段におけるパルスは各々時間Ｔだけ順次
進相する。スイッチ31は遅延素子11乃至14のうちのいず
れかの入力段におけるパルスを選択するように切り換え
られる。
遅延素子14は説明の便宜上挿入されているが、実際の回
路においては省略することができる。
路においては省略することができる。
スイッチ31より出力されたパルスは遅延素子21により時
間2Tだけ遅延（遅相）されて出力される。以下同様にし
て遅延素子22、23、24により時間2Tだけ順次遅延された
パルスが出力される。スイッチ32はスイッチ31と連動
し、遅延素子14の入力段におけるパルスが選択されると
き遅延素子21の出力段におけるパルスが選択されるよう
に切り換えられ、以下同様に遅延素子13と遅延素子22、
遅延素子12と遅延素子23、遅延素子11と遅延素子24が、
各々対応するように選択される。
間2Tだけ遅延（遅相）されて出力される。以下同様にし
て遅延素子22、23、24により時間2Tだけ順次遅延された
パルスが出力される。スイッチ32はスイッチ31と連動
し、遅延素子14の入力段におけるパルスが選択されると
き遅延素子21の出力段におけるパルスが選択されるよう
に切り換えられ、以下同様に遅延素子13と遅延素子22、
遅延素子12と遅延素子23、遅延素子11と遅延素子24が、
各々対応するように選択される。
いま遅延素子14の入力段と遅延素子21の出力段が選択さ
れているものとすると、スイッチ31の出力は遅延素子14
の出力（第２図（ｂ））より時間Ｔだけ進んでいること
による（第２図（ｃ））。このパルスが遅延素子21によ
り時間2Tだけ遅延されるので、スイッチ32の出力は遅延
素子14の出力に対して時間Ｔだけ遅れていることになる
（第２図（ｄ））。
れているものとすると、スイッチ31の出力は遅延素子14
の出力（第２図（ｂ））より時間Ｔだけ進んでいること
による（第２図（ｃ））。このパルスが遅延素子21によ
り時間2Tだけ遅延されるので、スイッチ32の出力は遅延
素子14の出力に対して時間Ｔだけ遅れていることになる
（第２図（ｄ））。
従ってスイッチ31の出力とスイッチ32の出力の論理積を
論理回路を構成するアンドゲート33により演算すると、
クロックのエッジが中心に位置し、リーディングエッジ
とトレーリングエッジが時間Ｔだけ狭くなったパルス
（第２図（ｅ））が生成される。同様にして論理回路と
してのオアゲート34によりスイッチ31と32の出力の論理
和を演算すると、クロックのエッジが中心に位置し、リ
ーディングエッジとトレーリングエッジが時間Ｔだけ広
くなったパルス（第２図（ｆ））が生成される。
論理回路を構成するアンドゲート33により演算すると、
クロックのエッジが中心に位置し、リーディングエッジ
とトレーリングエッジが時間Ｔだけ狭くなったパルス
（第２図（ｅ））が生成される。同様にして論理回路と
してのオアゲート34によりスイッチ31と32の出力の論理
和を演算すると、クロックのエッジが中心に位置し、リ
ーディングエッジとトレーリングエッジが時間Ｔだけ広
くなったパルス（第２図（ｆ））が生成される。
このように遅延回路10と20における各遅延素子を任意に
選択することにより時間Ｔづつパルス幅を増減させるこ
とができる。
選択することにより時間Ｔづつパルス幅を増減させるこ
とができる。
第３図は本発明の他の実施例を示している。同図におい
て第１図における場合と対応する部分には同一の符号が
付してある。この実施例においては遅延回路20における
遅延素子21乃至24の遅延時間がＴに設定され、またスイ
ッチ31の選択に拘らず遅延素子14の出力がそのまま遅延
素子21に入力されている。そしてスイッチ31と32により
選択された出力が共にアンドゲート33とオアゲート34に
入力されている。
て第１図における場合と対応する部分には同一の符号が
付してある。この実施例においては遅延回路20における
遅延素子21乃至24の遅延時間がＴに設定され、またスイ
ッチ31の選択に拘らず遅延素子14の出力がそのまま遅延
素子21に入力されている。そしてスイッチ31と32により
選択された出力が共にアンドゲート33とオアゲート34に
入力されている。
この場合においても遅延素子14の出力段におけるパルス
（第４図（ｂ））の幅の中央にクロック（同図（ａ））
のエッジが位置するように予め設定される。従ってスイ
ッチ31により例えば遅延素子14の入力（遅延素子13の出
力）を選択すると、スイッチ31の出力は遅延素子14の出
力より時間Ｔだけ進んでいる（同図（ｃ））。同様にし
てスイッチ32の出力（遅延素子21の出力）は遅延素子14
の出力より時間Ｔだけ遅れることになる（同図
（ｄ））。従って、アンドゲート33とオアゲート34によ
りスイッチ31と32の出力の論理積と論理和を演算するこ
とにより、リーディングエッジとトレーリングエッジを
時間Ｔだけ狭めたパルス（同図（ｅ））と広げたパルス
（同図（ｆ））を生成することができる。
（第４図（ｂ））の幅の中央にクロック（同図（ａ））
のエッジが位置するように予め設定される。従ってスイ
ッチ31により例えば遅延素子14の入力（遅延素子13の出
力）を選択すると、スイッチ31の出力は遅延素子14の出
力より時間Ｔだけ進んでいる（同図（ｃ））。同様にし
てスイッチ32の出力（遅延素子21の出力）は遅延素子14
の出力より時間Ｔだけ遅れることになる（同図
（ｄ））。従って、アンドゲート33とオアゲート34によ
りスイッチ31と32の出力の論理積と論理和を演算するこ
とにより、リーディングエッジとトレーリングエッジを
時間Ｔだけ狭めたパルス（同図（ｅ））と広げたパルス
（同図（ｆ））を生成することができる。
この場合においても各遅延素子を選択することにより時
間Ｔづつパルスのデューティを変化させることが可能で
ある。
間Ｔづつパルスのデューティを変化させることが可能で
ある。
〔効果〕 以上の如く本発明は、デューティ制御回路において、入
力パルスを第１の遅延量T1のＭ倍（Ｍは自然数）遅延さ
せた場合における入力パルスのパルス幅の略中央にクロ
ックのエッジが位置するように該入力パルスのタイミン
グを調整する調整手段と、入力パルスを第１の遅延量T1
の整数倍n1（＝０、１、２、…、Ｍ）の遅延時間を遅延
させる第１の遅延回路と、第１の遅延回路の出力を第１
の遅延量の２倍の時間長を有する第２の遅延量T2（＝2T
1）の整数倍n2（＝０、１、２、…）の遅延時間を遅延
させる第２の遅延回路と、第１の遅延回路の出力と第２
の遅延回路の出力の論理積又は論理和を出力する論理回
路と、第１の遅延量T1の整数倍n1の遅延時間を選択する
第１のスイッチ手段と、前記第２の遅延量T2の整数倍n2
の遅延時間を選択する第２のスイッチ手段とを備え、第
１のスイッチ手段と第２のスイッチ手段とを任意に選択
することにより、入力パルスの遅延時間を変更すること
なくデューティ比のみを変化させるようにしたので、ク
ロックのエッジを幅の中心に位置させるようにして入力
パルスのデューティを制御することが可能になる。
力パルスを第１の遅延量T1のＭ倍（Ｍは自然数）遅延さ
せた場合における入力パルスのパルス幅の略中央にクロ
ックのエッジが位置するように該入力パルスのタイミン
グを調整する調整手段と、入力パルスを第１の遅延量T1
の整数倍n1（＝０、１、２、…、Ｍ）の遅延時間を遅延
させる第１の遅延回路と、第１の遅延回路の出力を第１
の遅延量の２倍の時間長を有する第２の遅延量T2（＝2T
1）の整数倍n2（＝０、１、２、…）の遅延時間を遅延
させる第２の遅延回路と、第１の遅延回路の出力と第２
の遅延回路の出力の論理積又は論理和を出力する論理回
路と、第１の遅延量T1の整数倍n1の遅延時間を選択する
第１のスイッチ手段と、前記第２の遅延量T2の整数倍n2
の遅延時間を選択する第２のスイッチ手段とを備え、第
１のスイッチ手段と第２のスイッチ手段とを任意に選択
することにより、入力パルスの遅延時間を変更すること
なくデューティ比のみを変化させるようにしたので、ク
ロックのエッジを幅の中心に位置させるようにして入力
パルスのデューティを制御することが可能になる。
第１図は本発明のデューティ制御回路のブロック図、第
２図はそのタイミングチャート、第３図はその他の実施
例のブロック図、第４図はそのタイミングチャート、第
５図は従来の光ディスク装置の波形整形回路のブロック
図、第６図はそのタイミングチャート、第７図はそのデ
ューティ制御回路のブロック図、第８図はそのタイミン
グチャートである。 １……ピックアップ ２……微分回路 ３……検出回路 ４……アンドゲート ５……遅延回路 ６……オアゲート 10……遅延回路 11乃至14……遅延素子 20……遅延回路 21乃至24……遅延素子 31,32……スイッチ 33……アンドゲート 34……オアゲート
２図はそのタイミングチャート、第３図はその他の実施
例のブロック図、第４図はそのタイミングチャート、第
５図は従来の光ディスク装置の波形整形回路のブロック
図、第６図はそのタイミングチャート、第７図はそのデ
ューティ制御回路のブロック図、第８図はそのタイミン
グチャートである。 １……ピックアップ ２……微分回路 ３……検出回路 ４……アンドゲート ５……遅延回路 ６……オアゲート 10……遅延回路 11乃至14……遅延素子 20……遅延回路 21乃至24……遅延素子 31,32……スイッチ 33……アンドゲート 34……オアゲート
Claims (1)
- 【請求項１】入力パルスを第１の遅延量T1のＭ倍（Ｍは
整数）遅延させた場合におけるパルス幅の略中央にクロ
ックのエッジが位置するように該入力パルスのタイミン
グを調整する調整手段と、該入力パルスを該第１の遅延
量T1の整数倍n1（＝０、１、２、…、Ｍ）の遅延時間を
遅延させる第１の遅延回路と、該第１の遅延回路の出力
を第１の遅延量の２倍の時間長を有する第２の遅延量T2
（＝2T1）の整数倍n2（＝０、１、２、…）の遅延時間
を遅延させる第２の遅延回路と、該第１の遅延回路の出
力と該第２の遅延回路の出力の論理積又は論理和を出力
する論理回路と、該第１の遅延量T1の整数倍n1の遅延時
間を選択する第１のスイッチ手段と、前記第２の遅延量
T2の整数倍n2の遅延時間を選択する第２のスイッチ手段
とを備え、該第１のスイッチ手段と該第２のスイッチ手
段とを任意に選択することにより、該入力パルスの遅延
時間を変更することなくデューティ比のみを変化させて
出力すること、を特徴とするデューティ制御回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059745A JPH0770972B2 (ja) | 1987-03-13 | 1987-03-13 | デユ−テイ制御回路 |
| US07/674,303 US5103441A (en) | 1987-03-13 | 1991-03-25 | Duty factor control circuit with variable output pulse width function |
| US07/811,687 US5163036A (en) | 1987-03-13 | 1991-12-23 | Duty factor control circuit with variable output pulse width function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059745A JPH0770972B2 (ja) | 1987-03-13 | 1987-03-13 | デユ−テイ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63224514A JPS63224514A (ja) | 1988-09-19 |
| JPH0770972B2 true JPH0770972B2 (ja) | 1995-07-31 |
Family
ID=13122077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62059745A Expired - Fee Related JPH0770972B2 (ja) | 1987-03-13 | 1987-03-13 | デユ−テイ制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5103441A (ja) |
| JP (1) | JPH0770972B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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