JPH0770668B2 - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JPH0770668B2 JPH0770668B2 JP2245328A JP24532890A JPH0770668B2 JP H0770668 B2 JPH0770668 B2 JP H0770668B2 JP 2245328 A JP2245328 A JP 2245328A JP 24532890 A JP24532890 A JP 24532890A JP H0770668 B2 JPH0770668 B2 JP H0770668B2
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- JP
- Japan
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- wiring board
- printed wiring
- circuit
- multilayer printed
- semiconductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
本発明は、プリント配線板をパッケージ基板として形成
される半導体パッケージに関するものである。
される半導体パッケージに関するものである。
【従来の技術】 プリント配線板をパッケージ基板として形成される半導
体パッケージが提供されている。すなわち、エポキシ樹
脂積層板などの樹脂積層板を絶縁基材とし銅箔等のエッ
チング加工などで回路を設けることによって作成される
プリント配線板をパッケージ基板として用い、プリント
配線板にIC等の半導体を搭載すると共に回路と接続した
状態で端子をプリント配線板に取り付け、ワイヤー等で
半導体を回路と接続することによって、回路を介して半
導体と端子とを接続することができるのである。 そしてこのようなプリント配線板をパッケージ基板とす
る半導体パッケージにあって、半導体の集積密度が高密
度化されると端子数も増加し、これに伴って半導体と端
子とを接続する回路の本数も増加させる必要がある。こ
の場合には、プリント配線板として単層の回路構成のも
のを用いたのでは回路数に制限があるので、多層の回路
構成の多層プリント配線板が使用されている。そしてこ
のように多層プリント配線板を使用する場合には、多層
プリント配線板にスルーホールを設けて内層に形成され
る回路と多層プリント配線板の表面に設けた外部接続用
のアウターリード部とを接続し、内層の回路をこのアウ
ターリード部で端子と接続できるようにしている。
体パッケージが提供されている。すなわち、エポキシ樹
脂積層板などの樹脂積層板を絶縁基材とし銅箔等のエッ
チング加工などで回路を設けることによって作成される
プリント配線板をパッケージ基板として用い、プリント
配線板にIC等の半導体を搭載すると共に回路と接続した
状態で端子をプリント配線板に取り付け、ワイヤー等で
半導体を回路と接続することによって、回路を介して半
導体と端子とを接続することができるのである。 そしてこのようなプリント配線板をパッケージ基板とす
る半導体パッケージにあって、半導体の集積密度が高密
度化されると端子数も増加し、これに伴って半導体と端
子とを接続する回路の本数も増加させる必要がある。こ
の場合には、プリント配線板として単層の回路構成のも
のを用いたのでは回路数に制限があるので、多層の回路
構成の多層プリント配線板が使用されている。そしてこ
のように多層プリント配線板を使用する場合には、多層
プリント配線板にスルーホールを設けて内層に形成され
る回路と多層プリント配線板の表面に設けた外部接続用
のアウターリード部とを接続し、内層の回路をこのアウ
ターリード部で端子と接続できるようにしている。
しかしこのようにスルーホールを多層プリント配線板に
設けると、スルーホールを形成するスペースを多層プリ
ント配線板に確保する必要があって、多層プリント配線
板の大きさがこのスペースの分だけ大きくなり、半導体
パッケージの小型化に対応することができなくなるとい
う問題があった。 本発明は上記の点に鑑みて為されたものであり、スルー
ホールを設ける必要なく半導体や端子と回路とを接続す
ることができる半導体パッケージを提供することを目的
とするものである。
設けると、スルーホールを形成するスペースを多層プリ
ント配線板に確保する必要があって、多層プリント配線
板の大きさがこのスペースの分だけ大きくなり、半導体
パッケージの小型化に対応することができなくなるとい
う問題があった。 本発明は上記の点に鑑みて為されたものであり、スルー
ホールを設ける必要なく半導体や端子と回路とを接続す
ることができる半導体パッケージを提供することを目的
とするものである。
本発明に係る半導体パッケージは、回路１を複数層に設
けて形成した多層プリント配線板２に半導体３を搭載
し、多層プリント配線板２の各層の回路１の半導体に近
接する部分をインナーリード部４として露出させると共
に多層プリント配線板２の外側端部において各層の回路
１をアウターリード部５として露出させ、多層プリント
配線板２を端子６に対して高さ方向に変位自在に形成
し、端子６をアウターリード部５とワイヤー11で電気的
に接続すると共に半導体３をインナーリード部４と電気
的に接続して成ることを特徴とするものである。
けて形成した多層プリント配線板２に半導体３を搭載
し、多層プリント配線板２の各層の回路１の半導体に近
接する部分をインナーリード部４として露出させると共
に多層プリント配線板２の外側端部において各層の回路
１をアウターリード部５として露出させ、多層プリント
配線板２を端子６に対して高さ方向に変位自在に形成
し、端子６をアウターリード部５とワイヤー11で電気的
に接続すると共に半導体３をインナーリード部４と電気
的に接続して成ることを特徴とするものである。
本発明にあって、多層プリント配線板２の各層の回路１
の半導体に近接する部分をインナーリード部４として露
出させると共に多層プリント配線板２の外側端部におい
て各層の回路１をアウターリード部５として露出させる
ようにしているために、各層の回路１はその露出するイ
ンナーリード部４において半導体３と接続することがで
きると共にアウターリード部５において外部接続用の端
子６と接続することができる。
の半導体に近接する部分をインナーリード部４として露
出させると共に多層プリント配線板２の外側端部におい
て各層の回路１をアウターリード部５として露出させる
ようにしているために、各層の回路１はその露出するイ
ンナーリード部４において半導体３と接続することがで
きると共にアウターリード部５において外部接続用の端
子６と接続することができる。
以下本発明を実施例によって詳述する。 第１図は本発明の一実施例を示すものであり、回路１を
外層回路1aと内層回路1bの二層に設けた多層プリント配
線板２、すなわち外層回路1aを設けた外層配線板2aと内
層回路1bを設けた内層配線板2bとを積層することによっ
て作成される多層プリント配線板２を用いてパッケージ
基板を作成するようにしてある。この多層プリント配線
板２の中央部には上面に開口するキャビティ10が座ぐり
加工等で設けてある。またこのキャビティ10の開口部分
において外層配線板2aを切削等することによって、内層
配線板2bの回路1bをキャビティ10の周縁部に露出させる
ようにしてある。内層の回路1bのうちこのキャビティ10
の周縁部において露出される部分をインナーリード部4b
として形成してあり、外層の回路1bのうちキャビティ10
の周縁部の部分をインナーリード部4aとして形成してあ
る。このように各回路１のインナーリード部４はそれぞ
れキャビティ10の周縁部で露出された状態で形成される
ようにしてある。また、多層プリント配線板２の外周端
部において外層配線板2aを切削等することによって、内
層配線板2bの回路1bを多層プリント配線板２の外周端部
に露出させるようにしてある。内層の回路1aのうちこの
多層プリント配線板２の外周端部において露出される部
分をアウターリード部5bとして形成してあり、外層の回
路1aのうち多層プリント配線板２の外周端部の部分をア
ウターリード部5aとして形成してある。このように各回
路１のアウターリード部５はそれぞれ多層プリント配線
板２の外周端部で露出された状態で形成されるようにし
てある。 上記のように形成される多層プリント配線板２をパッケ
ージ基板として用いて半導体パッケージを作成するにあ
たっては、多層プリント配線板２のキャビティ10の底部
にIC等の半導体３を搭載し、金線等のワイヤー11を半導
体３と各回路１のインナーリード部４との間にボンディ
ングすることによって、半導体３を各回路１に接続す
る。外層の回路1aのインナーリード部4aは勿論、内層の
回路1bのインナーリード部4bも露出された状態にあるた
めに、それぞれワイヤー11を直接ボンディングすること
ができる。従って、スルーホールを設けて内層の回路1b
と半導体３との接続をおこなうような必要はなくなる。
しかもインナーリード部4a,4bは半導体３に近接してい
るために、短いワイヤー11で接続をおこなうことができ
るものである。また多層プリント配線板２に端子６を接
続するにあたって、第１図の実施例ではリードフレーム
で端子６を形成するようしており、まず多層プリント配
線板２をリードフレームと一体に形成されているアイラ
ンド部12の上に接着等して接合固定する。そして金線等
のワイヤー11を各端子６と各回路１のアウターリード部
５との間にボンディングすることによって、各端子６を
各回路１に接続し、各回路１を介して半導体３と端子６
とを電気的に接続するものである。外層の回路1aのアウ
ターリード部5aは勿論、内層の回路1bのアウターリード
部5bも露出された状態にあるために、それぞれワイヤー
11を直接ボンディングすることができる。従って、スル
ーホールを設けて内層の回路1bと端子６との接続をおこ
なうような必要はなくなる。上記のようにしてワイヤー
11で接続をおこなった後に必要に応じて例えば、半導体
３、多層プリント配線板２、端子６の基部を樹脂で封止
することによって、半導体パッケージに仕上げることが
できるものである。 第２図は本発明の他の実施例を示すものであり、このも
のでは多層プリント配線板２にキャビティ10を上下に開
口させて形成するようにしてあり、多層プリント配線板
２をリードフレームのアイランド部12に接合することに
よって、キャビティ10の底部を構成することになるアイ
ランド部12の上に半導体３を搭載するようにしてある。
また上記第１図の実施例では端子６と半導体３のレベル
をほぼ揃えるためにリードフレームのアイランド部12は
端子６に対して変位するように屈曲させてあるが、第２
図の実施例ではアイランド部12と端子６とは同一面に揃
えるようにしてある。その他の構成は第１図のものとほ
ぼ同じである。
外層回路1aと内層回路1bの二層に設けた多層プリント配
線板２、すなわち外層回路1aを設けた外層配線板2aと内
層回路1bを設けた内層配線板2bとを積層することによっ
て作成される多層プリント配線板２を用いてパッケージ
基板を作成するようにしてある。この多層プリント配線
板２の中央部には上面に開口するキャビティ10が座ぐり
加工等で設けてある。またこのキャビティ10の開口部分
において外層配線板2aを切削等することによって、内層
配線板2bの回路1bをキャビティ10の周縁部に露出させる
ようにしてある。内層の回路1bのうちこのキャビティ10
の周縁部において露出される部分をインナーリード部4b
として形成してあり、外層の回路1bのうちキャビティ10
の周縁部の部分をインナーリード部4aとして形成してあ
る。このように各回路１のインナーリード部４はそれぞ
れキャビティ10の周縁部で露出された状態で形成される
ようにしてある。また、多層プリント配線板２の外周端
部において外層配線板2aを切削等することによって、内
層配線板2bの回路1bを多層プリント配線板２の外周端部
に露出させるようにしてある。内層の回路1aのうちこの
多層プリント配線板２の外周端部において露出される部
分をアウターリード部5bとして形成してあり、外層の回
路1aのうち多層プリント配線板２の外周端部の部分をア
ウターリード部5aとして形成してある。このように各回
路１のアウターリード部５はそれぞれ多層プリント配線
板２の外周端部で露出された状態で形成されるようにし
てある。 上記のように形成される多層プリント配線板２をパッケ
ージ基板として用いて半導体パッケージを作成するにあ
たっては、多層プリント配線板２のキャビティ10の底部
にIC等の半導体３を搭載し、金線等のワイヤー11を半導
体３と各回路１のインナーリード部４との間にボンディ
ングすることによって、半導体３を各回路１に接続す
る。外層の回路1aのインナーリード部4aは勿論、内層の
回路1bのインナーリード部4bも露出された状態にあるた
めに、それぞれワイヤー11を直接ボンディングすること
ができる。従って、スルーホールを設けて内層の回路1b
と半導体３との接続をおこなうような必要はなくなる。
しかもインナーリード部4a,4bは半導体３に近接してい
るために、短いワイヤー11で接続をおこなうことができ
るものである。また多層プリント配線板２に端子６を接
続するにあたって、第１図の実施例ではリードフレーム
で端子６を形成するようしており、まず多層プリント配
線板２をリードフレームと一体に形成されているアイラ
ンド部12の上に接着等して接合固定する。そして金線等
のワイヤー11を各端子６と各回路１のアウターリード部
５との間にボンディングすることによって、各端子６を
各回路１に接続し、各回路１を介して半導体３と端子６
とを電気的に接続するものである。外層の回路1aのアウ
ターリード部5aは勿論、内層の回路1bのアウターリード
部5bも露出された状態にあるために、それぞれワイヤー
11を直接ボンディングすることができる。従って、スル
ーホールを設けて内層の回路1bと端子６との接続をおこ
なうような必要はなくなる。上記のようにしてワイヤー
11で接続をおこなった後に必要に応じて例えば、半導体
３、多層プリント配線板２、端子６の基部を樹脂で封止
することによって、半導体パッケージに仕上げることが
できるものである。 第２図は本発明の他の実施例を示すものであり、このも
のでは多層プリント配線板２にキャビティ10を上下に開
口させて形成するようにしてあり、多層プリント配線板
２をリードフレームのアイランド部12に接合することに
よって、キャビティ10の底部を構成することになるアイ
ランド部12の上に半導体３を搭載するようにしてある。
また上記第１図の実施例では端子６と半導体３のレベル
をほぼ揃えるためにリードフレームのアイランド部12は
端子６に対して変位するように屈曲させてあるが、第２
図の実施例ではアイランド部12と端子６とは同一面に揃
えるようにしてある。その他の構成は第１図のものとほ
ぼ同じである。
上述のように本発明にあっては、多層プリント配線板の
各層の回路の半導体に近接する部分をインナーリード部
として露出させると共に多層プリント配線板の外側端部
において各層の回路をアウターリード部として露出させ
るようにしたので、各層の回路はその露出するインナー
リード部において半導体と接続することができると共に
アウターリード部において外部接続用の端子と接続する
ことができるものであり、スルーホールを多層プリント
配線板に設ける必要なく半導体や端子を回路と接続する
ことができるものである。しかも多層プリント配線板を
端子に対して高さ方向に変位自在に形成し、端子をアウ
ターリード部とワイヤーで電気的に接続したので、端子
に対しての多層プリント配線板の高さを調節することに
よって、最上のアウターリード部と端子とを接続するワ
イヤーが極端に長くならないようにすることができ、配
線を煩雑にならないようにすることができるものであ
る。
各層の回路の半導体に近接する部分をインナーリード部
として露出させると共に多層プリント配線板の外側端部
において各層の回路をアウターリード部として露出させ
るようにしたので、各層の回路はその露出するインナー
リード部において半導体と接続することができると共に
アウターリード部において外部接続用の端子と接続する
ことができるものであり、スルーホールを多層プリント
配線板に設ける必要なく半導体や端子を回路と接続する
ことができるものである。しかも多層プリント配線板を
端子に対して高さ方向に変位自在に形成し、端子をアウ
ターリード部とワイヤーで電気的に接続したので、端子
に対しての多層プリント配線板の高さを調節することに
よって、最上のアウターリード部と端子とを接続するワ
イヤーが極端に長くならないようにすることができ、配
線を煩雑にならないようにすることができるものであ
る。
第１図は本発明の一実施例の断面図、第２図は同上の同
上の他の実施例の断面図である。 １は回路、２は多層プリント配線板、３は半導体、４は
インナーリード部、５はアウターリード部、６は端子、
11はワイヤーである。
上の他の実施例の断面図である。 １は回路、２は多層プリント配線板、３は半導体、４は
インナーリード部、５はアウターリード部、６は端子、
11はワイヤーである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 樋口 徹 大阪府門真市大字門真1048番地 松下電工 株式会社内 (56)参考文献 特開 平２−90655（ＪＰ，Ａ) 特開 平２−33961（ＪＰ，Ａ) 特開 昭63−114152（ＪＰ，Ａ) 特開 昭61−10263（ＪＰ，Ａ) 実開 昭54−65667（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】回路を複数層に設けて形成した多層プリン
ト配線板に半導体を搭載し、多層プリント配線板の各層
の回路の半導体に近接する部分をインナーリード部とし
て露出させると共に多層プリント配線板の外側端部にお
いて各層の回路をアウターリード部として露出させ、多
層プリント配線板を端子に対して高さ方向に変位自在に
形成し、端子をアウターリード部とワイヤーで電気的に
接続すると共に半導体をインナーリード部と電気的に接
続して成ることを特徴とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245328A JPH0770668B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245328A JPH0770668B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04124867A JPH04124867A (ja) | 1992-04-24 |
| JPH0770668B2 true JPH0770668B2 (ja) | 1995-07-31 |
Family
ID=17132030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2245328A Expired - Lifetime JPH0770668B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770668B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06209068A (ja) * | 1992-12-29 | 1994-07-26 | Sumitomo Kinzoku Ceramics:Kk | Ｉｃパッケージ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546566U (ja) * | 1977-06-17 | 1979-01-17 |
-
1990
- 1990-09-14 JP JP2245328A patent/JPH0770668B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04124867A (ja) | 1992-04-24 |
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