JPH1167963A - 半導体装置 - Google Patents
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- JPH1167963A JPH1167963A JP9229031A JP22903197A JPH1167963A JP H1167963 A JPH1167963 A JP H1167963A JP 9229031 A JP9229031 A JP 9229031A JP 22903197 A JP22903197 A JP 22903197A JP H1167963 A JPH1167963 A JP H1167963A
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- H05K1/02—Details
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 センターパッド型の半導体であっても、容易
に信頼性の高い実装ができるものであり、さらには、狭
ピッチのアウターリードを有する一単位の半導体装置
を、位置ずれすることなく精度よく多層化することがで
きて、高信頼性で高集積度に多層化され得るまたはされ
た半導体装置の提供。 【解決手段】 少なくとも片面に凹部2を設けて、樹脂
成形による立体回路基板22を形成し、この立体回路基板
22の片面に半導体10を搭載し、この半導体10と立体回路
基板22に形成された回路パターン3とを配線接続して成
る半導体装置において、表裏いずれか一方の面に半導体
10を固着し、立体回路基板22の表面から凹部2側の裏面
に接続孔20を貫通形成し、この接続孔20を半導体10の配
線用パッドの部分に位置させ、この配線用パッドと、こ
の半導体10を固着した面と反対側の面における回路パタ
ーン3とを、接続孔20を通過させて配線接続している。
に信頼性の高い実装ができるものであり、さらには、狭
ピッチのアウターリードを有する一単位の半導体装置
を、位置ずれすることなく精度よく多層化することがで
きて、高信頼性で高集積度に多層化され得るまたはされ
た半導体装置の提供。 【解決手段】 少なくとも片面に凹部2を設けて、樹脂
成形による立体回路基板22を形成し、この立体回路基板
22の片面に半導体10を搭載し、この半導体10と立体回路
基板22に形成された回路パターン3とを配線接続して成
る半導体装置において、表裏いずれか一方の面に半導体
10を固着し、立体回路基板22の表面から凹部2側の裏面
に接続孔20を貫通形成し、この接続孔20を半導体10の配
線用パッドの部分に位置させ、この配線用パッドと、こ
の半導体10を固着した面と反対側の面における回路パタ
ーン3とを、接続孔20を通過させて配線接続している。
Description
【0001】
【発明の属する技術分野】本発明は、樹脂成形によって
形成される立体回路基板(MID基板と称される)に半
導体を搭載し、この半導体と立体回路基板における回路
パターンとを配線接続して形成される半導体装置に関す
る。
形成される立体回路基板(MID基板と称される)に半
導体を搭載し、この半導体と立体回路基板における回路
パターンとを配線接続して形成される半導体装置に関す
る。
【0002】
【従来の技術】従来の半導体装置としては、特開平6−
140738号公報、特開平3−295266号公報ま
たは特開平6−342874号公報などに示されるよう
なものがある。
140738号公報、特開平3−295266号公報ま
たは特開平6−342874号公報などに示されるよう
なものがある。
【0003】これらの半導体装置は、いずれも、回路基
板の片面に半導体を搭載し、この回路基板の半導体を搭
載した面における回路パターンに、ワイヤーボンディン
グなどによって配線接続して形成されている。
板の片面に半導体を搭載し、この回路基板の半導体を搭
載した面における回路パターンに、ワイヤーボンディン
グなどによって配線接続して形成されている。
【0004】たとえば、特開平3−295266号公報
には、図21に示すような半導体装置が示されている。こ
の半導体装置は、平板状の回路基板40の片面に凹部2が
形成され、この凹部2に半導体10が搭載されている。そ
して、半導体10の周縁部にあるパッドから凹部2外側の
回路パターン3に配線接続されているものである。そし
て、このように形成された一単位の半導体装置を積層し
て、多層構成の半導体装置を形成しているものであり、
集積度の高い半導体装置になっている。
には、図21に示すような半導体装置が示されている。こ
の半導体装置は、平板状の回路基板40の片面に凹部2が
形成され、この凹部2に半導体10が搭載されている。そ
して、半導体10の周縁部にあるパッドから凹部2外側の
回路パターン3に配線接続されているものである。そし
て、このように形成された一単位の半導体装置を積層し
て、多層構成の半導体装置を形成しているものであり、
集積度の高い半導体装置になっている。
【0005】また、特開平6−342874号公報に
は、図22に示すような半導体装置が示されている。この
半導体装置では、スルーホールを半断してアウターリー
ド41を形成している。このようなアウターリード41によ
って、この半導体装置の上にさらに半導体装置を積層す
るときには、上下の半導体装置の電気的接続が確実かつ
容易に行われる結果、多層構成の半導体装置を容易に形
成できるものになっている。
は、図22に示すような半導体装置が示されている。この
半導体装置では、スルーホールを半断してアウターリー
ド41を形成している。このようなアウターリード41によ
って、この半導体装置の上にさらに半導体装置を積層す
るときには、上下の半導体装置の電気的接続が確実かつ
容易に行われる結果、多層構成の半導体装置を容易に形
成できるものになっている。
【0006】
【発明が解決しようとする課題】しかしながら、上記の
従来例にあっては、以下のような不都合が起こる場合が
ある。
従来例にあっては、以下のような不都合が起こる場合が
ある。
【0007】すなわち、中央部に配線のパッドがあるセ
ンターパッド型の半導体を搭載しようとすると、配線を
半導体の中央部から外側に長く引き出さねばならないの
である。したがって、配線作業を行いにくく、接続信頼
性を確保するには注意深い配線作業が必要になるもので
ある。また、回路基板40を積層した高集積半導体装置と
なっているものの、場合によっては、各層の半導体装置
の配線を異ならせる必要があったり、位置ずれが発生し
やすかったり、煩雑な積層工程を取らざるを得ない場合
があったりして、実装信頼性が低いものになりやすいも
のである。
ンターパッド型の半導体を搭載しようとすると、配線を
半導体の中央部から外側に長く引き出さねばならないの
である。したがって、配線作業を行いにくく、接続信頼
性を確保するには注意深い配線作業が必要になるもので
ある。また、回路基板40を積層した高集積半導体装置と
なっているものの、場合によっては、各層の半導体装置
の配線を異ならせる必要があったり、位置ずれが発生し
やすかったり、煩雑な積層工程を取らざるを得ない場合
があったりして、実装信頼性が低いものになりやすいも
のである。
【0008】また、スルーホールを半断してアウターリ
ード41を形成するものにあっては、切断時にスルーホー
ル部の導電層が剥がれたりしやすく、工程が複雑になる
などの問題がでてくることになる。
ード41を形成するものにあっては、切断時にスルーホー
ル部の導電層が剥がれたりしやすく、工程が複雑になる
などの問題がでてくることになる。
【0009】本発明は、以上のような問題点を解決する
ためになされたものであり、その目的は、センターパッ
ド型の半導体であっても、容易に信頼性の高い実装がで
きるものであり、さらには、狭ピッチのアウターリード
を有する一単位の半導体装置を、位置ずれすることなく
精度よく多層化することができて、高信頼性で高集積度
に多層化され得るまたはされた半導体装置の提供にあ
る。
ためになされたものであり、その目的は、センターパッ
ド型の半導体であっても、容易に信頼性の高い実装がで
きるものであり、さらには、狭ピッチのアウターリード
を有する一単位の半導体装置を、位置ずれすることなく
精度よく多層化することができて、高信頼性で高集積度
に多層化され得るまたはされた半導体装置の提供にあ
る。
【0010】
【課題を解決するための手段】上記課題を解決する請求
項1記載の発明は、少なくとも片面に凹部2を設けて、
樹脂成形による立体回路基板22を形成し、この立体回路
基板22の片面に半導体10を搭載し、この半導体10と立体
回路基板22に形成された回路パターン3とを配線接続し
て成る半導体装置において、表裏いずれか一方の面に半
導体10を固着し、立体回路基板22の表面から凹部2側の
裏面に接続孔20を貫通形成し、この接続孔20を半導体10
の配線用パッドの部分に位置させ、この配線用パッド
と、この半導体10を固着した面と反対側の面における回
路パターン3とを、接続孔20を通過させて配線接続して
成ることを特徴として構成している。
項1記載の発明は、少なくとも片面に凹部2を設けて、
樹脂成形による立体回路基板22を形成し、この立体回路
基板22の片面に半導体10を搭載し、この半導体10と立体
回路基板22に形成された回路パターン3とを配線接続し
て成る半導体装置において、表裏いずれか一方の面に半
導体10を固着し、立体回路基板22の表面から凹部2側の
裏面に接続孔20を貫通形成し、この接続孔20を半導体10
の配線用パッドの部分に位置させ、この配線用パッド
と、この半導体10を固着した面と反対側の面における回
路パターン3とを、接続孔20を通過させて配線接続して
成ることを特徴として構成している。
【0011】このような半導体装置によれば、半導体10
を固着した面と反対側の面における回路パターン3と
を、半導体10の表面上にワイヤーボンディングなどの配
線を通過させるのではなく、接続孔20を通過させて、最
短距離で配線接続することができる。つまり、半導体10
の中央部に配線用パッドがある場合にあっても、この配
線用パッドと、回路パターン3とを、接続孔20を通過さ
せることによって、最短距離で接続することが可能にな
っている。
を固着した面と反対側の面における回路パターン3と
を、半導体10の表面上にワイヤーボンディングなどの配
線を通過させるのではなく、接続孔20を通過させて、最
短距離で配線接続することができる。つまり、半導体10
の中央部に配線用パッドがある場合にあっても、この配
線用パッドと、回路パターン3とを、接続孔20を通過さ
せることによって、最短距離で接続することが可能にな
っている。
【0012】請求項2記載の発明は、請求項1記載の発
明において、半導体10を凹部2側に設けて成ることを特
徴として構成している。
明において、半導体10を凹部2側に設けて成ることを特
徴として構成している。
【0013】このような半導体装置によれば、半導体10
を凹部2内に保護することができる。
を凹部2内に保護することができる。
【0014】請求項3記載の発明は、請求項1または2
のいずれかに記載の発明において、少なくとも接続孔20
を含んで、この接続孔20から半導体10にかけての部分を
樹脂封止して成ることを特徴として構成している。
のいずれかに記載の発明において、少なくとも接続孔20
を含んで、この接続孔20から半導体10にかけての部分を
樹脂封止して成ることを特徴として構成している。
【0015】このような半導体装置によれば、樹脂封止
によって配線接続部を保護することができる。
によって配線接続部を保護することができる。
【0016】請求項4記載の発明は、請求項3記載の発
明において、樹脂封止枠23を立体回路基板22に一体に設
けて成ることを特徴として構成している。
明において、樹脂封止枠23を立体回路基板22に一体に設
けて成ることを特徴として構成している。
【0017】このような半導体装置によれば、樹脂封止
枠23によって、一定深さに樹脂封止を容易に行うことが
できる。
枠23によって、一定深さに樹脂封止を容易に行うことが
できる。
【0018】請求項5記載の発明は、請求項1記載の発
明において、半導体10と立体回路基板22との固着による
密着部およびこの密着部周囲における立体回路基板22表
面に金属膜27を形成して成ることを特徴として構成して
いる。
明において、半導体10と立体回路基板22との固着による
密着部およびこの密着部周囲における立体回路基板22表
面に金属膜27を形成して成ることを特徴として構成して
いる。
【0019】このような半導体装置によれば、金属膜27
によって、半導体10が発生する熱を放出させることがで
き、また、同金属膜27によって、電磁波をシールドする
ことができる。
によって、半導体10が発生する熱を放出させることがで
き、また、同金属膜27によって、電磁波をシールドする
ことができる。
【0020】請求項6記載の発明は、請求項1記載の発
明において、半導体10をインサート形成して立体回路基
板22を形成することによって、半導体10を前記立体回路
基板22に搭載してなることを特徴として構成している。
明において、半導体10をインサート形成して立体回路基
板22を形成することによって、半導体10を前記立体回路
基板22に搭載してなることを特徴として構成している。
【0021】このような半導体装置によれば、立体回路
基板22に後から半導体10を搭載する必要がなく、工程が
簡略なものになっている。
基板22に後から半導体10を搭載する必要がなく、工程が
簡略なものになっている。
【0022】請求項7記載の発明は、請求項1ないし6
のいずれかに記載の発明において、平板部の周囲に脚壁
24を垂設し、この脚壁24に囲まれた空間を凹部2とする
形状に立体回路基板22を形成し、この立体回路基板22を
積層して成ることを特徴として構成している。
のいずれかに記載の発明において、平板部の周囲に脚壁
24を垂設し、この脚壁24に囲まれた空間を凹部2とする
形状に立体回路基板22を形成し、この立体回路基板22を
積層して成ることを特徴として構成している。
【0023】このような半導体装置によれば、封止樹脂
11または半導体10の部分を凹部2内に納めた状態で、立
体回路基板22を積層することができる。
11または半導体10の部分を凹部2内に納めた状態で、立
体回路基板22を積層することができる。
【0024】請求項8記載の発明は、請求項7記載の発
明において、立体回路基板22を積層する際に互いに嵌合
する嵌合凸部31および嵌合凹部32を、脚壁24の先端面と
平板周縁部とにそれぞれ設けて成ることを特徴として構
成している。
明において、立体回路基板22を積層する際に互いに嵌合
する嵌合凸部31および嵌合凹部32を、脚壁24の先端面と
平板周縁部とにそれぞれ設けて成ることを特徴として構
成している。
【0025】このような半導体装置によれば、嵌合凸部
31と嵌合凹部32とを互いに嵌合させることによって、正
確な位置にずれることなく立体回路基板22が積層され
る。
31と嵌合凹部32とを互いに嵌合させることによって、正
確な位置にずれることなく立体回路基板22が積層され
る。
【0026】請求項9記載の発明は、請求項8記載の発
明において、嵌合凸部31および嵌合凹部32を、立体回路
基板22における回路パターン3のアウターリード部に形
成して成ることを特徴として構成している。
明において、嵌合凸部31および嵌合凹部32を、立体回路
基板22における回路パターン3のアウターリード部に形
成して成ることを特徴として構成している。
【0027】このような半導体装置によれば、嵌合凸部
31および嵌合凹部32の嵌合によって電気的な接続が確実
になされる。
31および嵌合凹部32の嵌合によって電気的な接続が確実
になされる。
【0028】請求項10記載の発明は、請求項7記載の発
明において、立体回路基板22の積層時に互いに重なる面
における回路パターン3のアウターリード部に接続凹部
25を設け、これらの接続凹部25の位置を積層した状態で
重ね合わされたそれぞれの面で一致させるとともに、こ
れらの接続凹部25内に導電性の接続材料26を充填して積
層して成ることを特徴として構成している。
明において、立体回路基板22の積層時に互いに重なる面
における回路パターン3のアウターリード部に接続凹部
25を設け、これらの接続凹部25の位置を積層した状態で
重ね合わされたそれぞれの面で一致させるとともに、こ
れらの接続凹部25内に導電性の接続材料26を充填して積
層して成ることを特徴として構成している。
【0029】このような半導体装置によれば、接続材料
26によって上下の立体回路基板22を、強固に接合すると
ともに、電気的にも接続することができる。
26によって上下の立体回路基板22を、強固に接合すると
ともに、電気的にも接続することができる。
【0030】請求項11記載の発明は、請求項7記載の発
明において、立体回路基板22を積層する際に互いに嵌合
する嵌合凸部31および嵌合凹部32を、脚壁24外面の上部
と下部とにそれぞれ設けて成ることを特徴として構成し
ている。
明において、立体回路基板22を積層する際に互いに嵌合
する嵌合凸部31および嵌合凹部32を、脚壁24外面の上部
と下部とにそれぞれ設けて成ることを特徴として構成し
ている。
【0031】このような半導体装置によれば、嵌合凸部
31と嵌合凹部32とを互いに嵌合させることによって、正
確な位置に、ずれることなく立体回路基板22が積層され
る。
31と嵌合凹部32とを互いに嵌合させることによって、正
確な位置に、ずれることなく立体回路基板22が積層され
る。
【0032】
【発明の実施の形態】本発明の実施の形態を以下に添付
図を参照して説明する。
図を参照して説明する。
【0033】図1ないし図11を参照して、この実施の形
態の一つの半導体装置を説明する。これらの図は異なる
一つの半導体装置をそれぞれ示す断面図である。
態の一つの半導体装置を説明する。これらの図は異なる
一つの半導体装置をそれぞれ示す断面図である。
【0034】これらの半導体装置は、少なくとも片面に
凹部2を設けて、樹脂成形による立体回路基板22を形成
し、この立体回路基板22の片面に半導体10を搭載し、こ
の半導体10と立体回路基板22に形成された回路パターン
3とを配線接続して成るものである。そして、いずれの
半導体装置においても、表裏いずれか一方の面に半導体
10を固着し、立体回路基板22の表面から凹部2側の裏面
に接続孔20を貫通形成し、この接続孔20を半導体10の配
線用パッドの部分に位置させ、この配線用パッドと、こ
の半導体10を固着した面と反対側の面における回路パタ
ーン3とを、接続孔20を通過させて配線接続して形成さ
れている。
凹部2を設けて、樹脂成形による立体回路基板22を形成
し、この立体回路基板22の片面に半導体10を搭載し、こ
の半導体10と立体回路基板22に形成された回路パターン
3とを配線接続して成るものである。そして、いずれの
半導体装置においても、表裏いずれか一方の面に半導体
10を固着し、立体回路基板22の表面から凹部2側の裏面
に接続孔20を貫通形成し、この接続孔20を半導体10の配
線用パッドの部分に位置させ、この配線用パッドと、こ
の半導体10を固着した面と反対側の面における回路パタ
ーン3とを、接続孔20を通過させて配線接続して形成さ
れている。
【0035】また、立体回路基板22は、平板部の周囲に
脚壁24を垂設し、この脚壁24に囲まれた空間を凹部2と
する形状に形成されている。また、回路パターン3は
銅、ニッケル、金の三層のめっき膜となっている。この
回路パターン3は平板部の表面、脚壁22の外側面および
凹部2の内面に形成されている。
脚壁24を垂設し、この脚壁24に囲まれた空間を凹部2と
する形状に形成されている。また、回路パターン3は
銅、ニッケル、金の三層のめっき膜となっている。この
回路パターン3は平板部の表面、脚壁22の外側面および
凹部2の内面に形成されている。
【0036】また、このような半導体装置は、立体回路
基板22における凹部2を下方に向けて、マザーボード1
上に回路パターン3の一部である電極をはんだ14にて接
合して取り付けられて使用される。
基板22における凹部2を下方に向けて、マザーボード1
上に回路パターン3の一部である電極をはんだ14にて接
合して取り付けられて使用される。
【0037】以上のような半導体装置によれば、半導体
10を固着した面と反対側の面における回路パターン3と
を、半導体10の表面上にワイヤーボンディングなどの配
線を通過させるのではなく、接続孔20を通過させて、最
短距離で配線接続することができる。つまり、半導体10
の中央部に配線用パッドがある場合にあっても、この配
線用パッドと、回路パターン3とを、接続孔20を通過さ
せることによって、最短距離で接続することが可能にな
っている。したがって、半導体10の中央部に配線用パッ
ドがある場合にあっても、この配線用パッドと回路パタ
ーン3とを最短距離で接続することが可能になってい
る。このため、配線作業が容易になっているとともに、
配線接続を確実に行うことができるので、信頼性の高い
半導体装置になっている。
10を固着した面と反対側の面における回路パターン3と
を、半導体10の表面上にワイヤーボンディングなどの配
線を通過させるのではなく、接続孔20を通過させて、最
短距離で配線接続することができる。つまり、半導体10
の中央部に配線用パッドがある場合にあっても、この配
線用パッドと、回路パターン3とを、接続孔20を通過さ
せることによって、最短距離で接続することが可能にな
っている。したがって、半導体10の中央部に配線用パッ
ドがある場合にあっても、この配線用パッドと回路パタ
ーン3とを最短距離で接続することが可能になってい
る。このため、配線作業が容易になっているとともに、
配線接続を確実に行うことができるので、信頼性の高い
半導体装置になっている。
【0038】以下、各図に基づいて説明する。図1の半
導体装置は、平板部の中央部に接続孔20が形成されてお
り、半導体10は凹部2の反対面に接着剤13によって固定
して設けられている。また、この半導体10としては、中
央部に配線用パッドがあるセンターパッド型のものが用
いられ、この配線用パッドの部分を接続孔20の部分に位
置させて、立体回路基板22に設けられている。そして、
この配線用パッドから凹部2側の平面部裏面側に形成さ
れてた回路パターン3に、金線ワイヤー12によるワイヤ
ーボンディングによって配線接続し、このような配線部
分を樹脂封止して保護している。また、接続孔20内の封
止樹脂11によって、半導体10はさらに強固に立体回路基
板22に固定され、保護されている。
導体装置は、平板部の中央部に接続孔20が形成されてお
り、半導体10は凹部2の反対面に接着剤13によって固定
して設けられている。また、この半導体10としては、中
央部に配線用パッドがあるセンターパッド型のものが用
いられ、この配線用パッドの部分を接続孔20の部分に位
置させて、立体回路基板22に設けられている。そして、
この配線用パッドから凹部2側の平面部裏面側に形成さ
れてた回路パターン3に、金線ワイヤー12によるワイヤ
ーボンディングによって配線接続し、このような配線部
分を樹脂封止して保護している。また、接続孔20内の封
止樹脂11によって、半導体10はさらに強固に立体回路基
板22に固定され、保護されている。
【0039】また、図2に示す半導体装置では、エッジ
部に配線用パッドがある半導体10を搭載している。した
がって、この場合は、周辺部の配線用パッドに配線接続
するために、平板部の周辺部に接続孔20が形成され、凹
部2内における接続孔20外側の配線パターン3に、ワイ
ヤーボンディングによって配線接続されている。
部に配線用パッドがある半導体10を搭載している。した
がって、この場合は、周辺部の配線用パッドに配線接続
するために、平板部の周辺部に接続孔20が形成され、凹
部2内における接続孔20外側の配線パターン3に、ワイ
ヤーボンディングによって配線接続されている。
【0040】また、図3および図4に示す半導体装置で
は、それぞれ図1または図2のものと異なり、半導体10
は凹部2内に設けられて保護されている。そして、平板
部の表面側における中央部または周辺部に形成されてた
回路パターン3に、金線ワイヤー12によるワイヤーボン
ディングによって配線接続されている。
は、それぞれ図1または図2のものと異なり、半導体10
は凹部2内に設けられて保護されている。そして、平板
部の表面側における中央部または周辺部に形成されてた
回路パターン3に、金線ワイヤー12によるワイヤーボン
ディングによって配線接続されている。
【0041】また、図5の半導体装置は、樹脂封止枠23
を立体回路基板22に一体に設けており、この樹脂封止枠
23によって、一定深さに樹脂封止を容易に行うことがで
きるようになっている。より具体的には、図3に示した
半導体装置において、脚壁24を上方に延設し、この延設
された部分を樹脂封止枠23としているものである。ま
た、この半導体装置では、半導体10の部分をも樹脂封止
して、しっかりと保護するようにしている。
を立体回路基板22に一体に設けており、この樹脂封止枠
23によって、一定深さに樹脂封止を容易に行うことがで
きるようになっている。より具体的には、図3に示した
半導体装置において、脚壁24を上方に延設し、この延設
された部分を樹脂封止枠23としているものである。ま
た、この半導体装置では、半導体10の部分をも樹脂封止
して、しっかりと保護するようにしている。
【0042】また、図6の半導体装置は、図3に示した
半導体装置において、半導体10の部分をも樹脂封止し
て、しっかりと保護するようにしている。
半導体装置において、半導体10の部分をも樹脂封止し
て、しっかりと保護するようにしている。
【0043】また、図7の半導体装置は、図5に示した
半導体装置において、樹脂封止枠23を接続孔20の周囲に
近接する位置に設け、封止樹脂11の使用量を節約するよ
うにしている。さらに、この場合、半導体10側の樹脂封
止を省略している。
半導体装置において、樹脂封止枠23を接続孔20の周囲に
近接する位置に設け、封止樹脂11の使用量を節約するよ
うにしている。さらに、この場合、半導体10側の樹脂封
止を省略している。
【0044】また、図8の半導体装置は、図1に示した
半導体装置において、凹部2の形状を二段階に落ち込む
ような形状とするように脚壁24を形成している。つま
り、脚壁24の内側に樹脂封止枠11が一体に形成されてい
るのである。そして、落ち込んだ部分にのみ封止樹脂11
を供給するようにして、封止樹脂11の使用量を節約する
ようにしている。
半導体装置において、凹部2の形状を二段階に落ち込む
ような形状とするように脚壁24を形成している。つま
り、脚壁24の内側に樹脂封止枠11が一体に形成されてい
るのである。そして、落ち込んだ部分にのみ封止樹脂11
を供給するようにして、封止樹脂11の使用量を節約する
ようにしている。
【0045】また、図9の半導体装置は、上記図8の半
導体装置おいて、樹脂封止枠11を半導体10の外周部に近
接する位置にも設けており、半導体10を保護するととも
に、封止樹脂11の使用量も節約するようにしている。
導体装置おいて、樹脂封止枠11を半導体10の外周部に近
接する位置にも設けており、半導体10を保護するととも
に、封止樹脂11の使用量も節約するようにしている。
【0046】また、図10の半導体装置は、特に、半導体
10と立体回路基板22との固着による密着部およびこの密
着部周囲における立体回路基板22表面に金属膜27を形成
している。つまり、この金属膜27によって、半導体10が
発生する熱を放出させることができ、また、同金属膜27
によって、電磁波をシールドすることができるものであ
る。したがって、この半導体装置は放熱性が向上したも
のになっており、また、半導体10自身から電磁波を放出
することがないとともに、外部からの電磁波をこの半導
体10自身が受けることがなく、耐ノイズ性に優れたもの
になっているのである。
10と立体回路基板22との固着による密着部およびこの密
着部周囲における立体回路基板22表面に金属膜27を形成
している。つまり、この金属膜27によって、半導体10が
発生する熱を放出させることができ、また、同金属膜27
によって、電磁波をシールドすることができるものであ
る。したがって、この半導体装置は放熱性が向上したも
のになっており、また、半導体10自身から電磁波を放出
することがないとともに、外部からの電磁波をこの半導
体10自身が受けることがなく、耐ノイズ性に優れたもの
になっているのである。
【0047】また、図11の半導体装置は、特に、(A)
に示すように、半導体10をインサート成形することによ
って半導体10を前記立体回路基板22に搭載し、(B) に
示すように、回路パターン3を形成することによって立
体回路基板22を形成している。そして、(C) にしめす
ように、このようにして半導体10が搭載された立体回路
基板10に、金線ワイヤー12によるワイヤーボンディング
(配線接続)を行い、(D) に示すように、樹脂封止し
て半導体装置を得ている。
に示すように、半導体10をインサート成形することによ
って半導体10を前記立体回路基板22に搭載し、(B) に
示すように、回路パターン3を形成することによって立
体回路基板22を形成している。そして、(C) にしめす
ように、このようにして半導体10が搭載された立体回路
基板10に、金線ワイヤー12によるワイヤーボンディング
(配線接続)を行い、(D) に示すように、樹脂封止し
て半導体装置を得ている。
【0048】つまり、立体回路基板22に後から半導体10
を搭載する必要がなくなっており、工程が簡略で製造容
易なものになっている。
を搭載する必要がなくなっており、工程が簡略で製造容
易なものになっている。
【0049】図12ないし図16を参照して、さらに異なる
半導体装置を以下に説明する。これらの図は異なる一つ
の半導体装置をそれぞれ示す断面図である。
半導体装置を以下に説明する。これらの図は異なる一つ
の半導体装置をそれぞれ示す断面図である。
【0050】以上の図に示すように、これらの半導体装
置は、図1ないし図11を参照して説明したような半導体
装置を一つの単位とし、このような単位の半導体装置を
構成する立体回路基板22を積層して形成されている多層
構成のものである。
置は、図1ないし図11を参照して説明したような半導体
装置を一つの単位とし、このような単位の半導体装置を
構成する立体回路基板22を積層して形成されている多層
構成のものである。
【0051】そして、以上のような半導体装置によれ
ば、封止樹脂11または半導体10の部分を凹部2内に納め
た状態で、立体回路基板22を積層することができるので
ある。つまり、一方の立体回路基板22における脚壁24の
先端部を他方の立体回路基板22に当接させることができ
る。したがって、封止樹脂11の部分ないし半導体10の部
分を凹部2内に納めて保護した状態で、立体回路基板22
を積層することができるのである。また、積層工程にお
ける上下の立体回路基板22の位置決めや電気的な接続が
容易になるので、接続信頼性が高く、多層であって高集
積の半導体装置になっている。
ば、封止樹脂11または半導体10の部分を凹部2内に納め
た状態で、立体回路基板22を積層することができるので
ある。つまり、一方の立体回路基板22における脚壁24の
先端部を他方の立体回路基板22に当接させることができ
る。したがって、封止樹脂11の部分ないし半導体10の部
分を凹部2内に納めて保護した状態で、立体回路基板22
を積層することができるのである。また、積層工程にお
ける上下の立体回路基板22の位置決めや電気的な接続が
容易になるので、接続信頼性が高く、多層であって高集
積の半導体装置になっている。
【0052】より具体的には、図12または図13に示す半
導体装置は、図1または図3に示した半導体装置をそれ
ぞれ上下に二段に積層したものである。
導体装置は、図1または図3に示した半導体装置をそれ
ぞれ上下に二段に積層したものである。
【0053】また、図14または図15の半導体装置は、図
1および図3示した半導体装置を組み合わせて積層した
ものであって、図14のものは上方の立体回路基板22の凹
部2内に、両方の単位の配線部分における樹脂封止部を
納めて積層しており、図15のものでは上方の立体回路基
板22の凹部2内に、両方の単位の半導体20を納めて積層
している。
1および図3示した半導体装置を組み合わせて積層した
ものであって、図14のものは上方の立体回路基板22の凹
部2内に、両方の単位の配線部分における樹脂封止部を
納めて積層しており、図15のものでは上方の立体回路基
板22の凹部2内に、両方の単位の半導体20を納めて積層
している。
【0054】また、図16の半導体装置は、図5に示す半
導体装置を上下二段に積層しているものである。
導体装置を上下二段に積層しているものである。
【0055】図17ないし図20を参照して、さらに異なる
半導体装置を以下に説明する。これらの図はそれぞれ異
なる半導体装置を示す図であって、それぞれ積層される
単位の半導体装置を積層するための構成を説明する斜視
図または断面図である。
半導体装置を以下に説明する。これらの図はそれぞれ異
なる半導体装置を示す図であって、それぞれ積層される
単位の半導体装置を積層するための構成を説明する斜視
図または断面図である。
【0056】図17に示す半導体装置は、上記図12ないし
図16の半導体装置において、立体回路基板22を積層する
際に互いに嵌合する嵌合凸部31および嵌合凹部32を、脚
壁24の先端面と平板周縁部とにそれぞれ設けたものを示
している。なお、この図には平板周縁部に設けられた嵌
合凸部31のみを示している。つまり、この図に表れない
脚壁24の先端面には、前記嵌合凸部31に嵌合する嵌合凹
部32が設けられている。
図16の半導体装置において、立体回路基板22を積層する
際に互いに嵌合する嵌合凸部31および嵌合凹部32を、脚
壁24の先端面と平板周縁部とにそれぞれ設けたものを示
している。なお、この図には平板周縁部に設けられた嵌
合凸部31のみを示している。つまり、この図に表れない
脚壁24の先端面には、前記嵌合凸部31に嵌合する嵌合凹
部32が設けられている。
【0057】このような半同装置では、嵌合凸部31と嵌
合凹部32とを互いに嵌合させることによって、正確な位
置にずれることなく立体回路基板22が積層される。した
がって、狭ピッチの回路パターン3を有する半導体装置
をも多層化することができ、高集積度で信頼性の高い半
導体装置になっている。
合凹部32とを互いに嵌合させることによって、正確な位
置にずれることなく立体回路基板22が積層される。した
がって、狭ピッチの回路パターン3を有する半導体装置
をも多層化することができ、高集積度で信頼性の高い半
導体装置になっている。
【0058】また、図18は半導体装置の要部を示し、
(A) は積層された状態の断面図であり、(B) は積層
する前の一方の単位の斜視図である。
(A) は積層された状態の断面図であり、(B) は積層
する前の一方の単位の斜視図である。
【0059】この半導体装置では、立体回路基板22の積
層時に互いに重なる面における回路パターン3のアウタ
ーリード部に接続凹部25を設けている。そして、これら
の接続凹部25の位置を積層した状態で重ね合わされたそ
れぞれの面で一致させるとともに、これらの接続凹部25
内に導電性の接続材料26を充填して積層しているのであ
る。このような接続材料26としては、はんだボールなど
を例示することができる。
層時に互いに重なる面における回路パターン3のアウタ
ーリード部に接続凹部25を設けている。そして、これら
の接続凹部25の位置を積層した状態で重ね合わされたそ
れぞれの面で一致させるとともに、これらの接続凹部25
内に導電性の接続材料26を充填して積層しているのであ
る。このような接続材料26としては、はんだボールなど
を例示することができる。
【0060】このような半導体装置によれば、接続材料
26によって上下の立体回路基板22を、強固に接合すると
ともに、電気的にも接続することができるものになって
いる。
26によって上下の立体回路基板22を、強固に接合すると
ともに、電気的にも接続することができるものになって
いる。
【0061】また、図19は半導体装置の要部を示し、
(A) は積層された状態の断面図であり、(B) は積層
する前のそれぞれの単位の斜視図である。
(A) は積層された状態の断面図であり、(B) は積層
する前のそれぞれの単位の斜視図である。
【0062】この半導体装置は、図12ないし図16の半導
体装置において、積層時に互いに嵌合する嵌合凸部31お
よび嵌合凹部32を、立体回路基板22における回路パター
ン3のアウターリード部に形成しているものである。
体装置において、積層時に互いに嵌合する嵌合凸部31お
よび嵌合凹部32を、立体回路基板22における回路パター
ン3のアウターリード部に形成しているものである。
【0063】したがって、このような半導体装置によれ
ば、嵌合凸部31および嵌合凹部32の嵌合によって、はん
だ接合することなしに、電気的な接続が確実になされる
ものになっている。
ば、嵌合凸部31および嵌合凹部32の嵌合によって、はん
だ接合することなしに、電気的な接続が確実になされる
ものになっている。
【0064】また、図20は半導体装置の要部を示し、積
層された状態の断面図である。この半導体装置は、図12
ないし図16の半導体装置において、立体回路基板22を積
層する際に互いに嵌合する嵌合凸部31および嵌合凹部32
を、脚壁24外面の上部と下部とにおけるアウターリード
部にそれぞれ設けている。
層された状態の断面図である。この半導体装置は、図12
ないし図16の半導体装置において、立体回路基板22を積
層する際に互いに嵌合する嵌合凸部31および嵌合凹部32
を、脚壁24外面の上部と下部とにおけるアウターリード
部にそれぞれ設けている。
【0065】このような半導体装置によれば、嵌合凸部
31と嵌合凹部32とを互いに嵌合させることによって、正
確な位置に、ずれることなく立体回路基板22が積層され
るので、狭ピッチの回路パターン3を有する半導体装置
を多層化することができ、高集積度で信頼性の高い半導
体装置になっている。
31と嵌合凹部32とを互いに嵌合させることによって、正
確な位置に、ずれることなく立体回路基板22が積層され
るので、狭ピッチの回路パターン3を有する半導体装置
を多層化することができ、高集積度で信頼性の高い半導
体装置になっている。
【0066】
【発明の効果】請求項1記載の発明では、回路パターン
と半導体とを接続孔を通して、最短距離でワイヤーボン
ディングなどによる配線接続することができる。したが
って、半導体の中央部に配線用パッドがある場合にあっ
ても、この配線用パッドと回路パターンとを最短距離で
接続することが可能になっている。このため、配線作業
が容易になっているとともに、この配線接続を確実に行
うことができるので、信頼性の高い接続がなされる半導
体装置になっている。
と半導体とを接続孔を通して、最短距離でワイヤーボン
ディングなどによる配線接続することができる。したが
って、半導体の中央部に配線用パッドがある場合にあっ
ても、この配線用パッドと回路パターンとを最短距離で
接続することが可能になっている。このため、配線作業
が容易になっているとともに、この配線接続を確実に行
うことができるので、信頼性の高い接続がなされる半導
体装置になっている。
【0067】請求項2記載の発明では、半導体を凹部内
に保護することができるので、信頼性を向上させること
ができる。
に保護することができるので、信頼性を向上させること
ができる。
【0068】請求項3記載の発明では、樹脂封止によっ
て配線接続部を保護することができるので、信頼性を向
上させることができる。
て配線接続部を保護することができるので、信頼性を向
上させることができる。
【0069】請求項4記載の発明では、樹脂封止枠によ
って、一定深さに樹脂封止を容易に行うことができるの
で、製造容易で高信頼性のものになっている。
って、一定深さに樹脂封止を容易に行うことができるの
で、製造容易で高信頼性のものになっている。
【0070】請求項5記載の発明では、金属膜によっ
て、半導体が発生する熱を放出させることができ、半導
体装置の放熱性が向上している。また、この金属膜によ
って、電磁波をシールドすることもでき、半導体の耐ノ
イズ性が向上しているとともに、半導体からもノイズを
出すことがなくなっている。
て、半導体が発生する熱を放出させることができ、半導
体装置の放熱性が向上している。また、この金属膜によ
って、電磁波をシールドすることもでき、半導体の耐ノ
イズ性が向上しているとともに、半導体からもノイズを
出すことがなくなっている。
【0071】請求項6記載の発明では、立体回路基板に
後から半導体を搭載する必要がなく、工程が簡略なもの
になって、製造容易な半導体装置になっている。
後から半導体を搭載する必要がなく、工程が簡略なもの
になって、製造容易な半導体装置になっている。
【0072】請求項7記載の発明では、積層した状態に
おいて、一方の立体回路基板における脚壁の先端部を他
方の立体回路基板に当接させることができる。したがっ
て、封止樹脂の部分ないし半導体の部分を凹部内に納め
て保護した状態で、立体回路基板を積層することができ
る。また、積層工程における上下の立体回路基板の位置
決めや電気的な接続が容易になるので、接続信頼性が高
い多層の半導体装置になっている。
おいて、一方の立体回路基板における脚壁の先端部を他
方の立体回路基板に当接させることができる。したがっ
て、封止樹脂の部分ないし半導体の部分を凹部内に納め
て保護した状態で、立体回路基板を積層することができ
る。また、積層工程における上下の立体回路基板の位置
決めや電気的な接続が容易になるので、接続信頼性が高
い多層の半導体装置になっている。
【0073】請求項8記載の発明では、嵌合凸部と嵌合
凹部とを互いに嵌合させることによって、正確な位置に
立体回路基板が積層されている。したがって、狭ピッチ
の回路パターンを有する半導体装置を多層化することが
でき、高集積度で信頼性の高い半導体装置になってい
る。
凹部とを互いに嵌合させることによって、正確な位置に
立体回路基板が積層されている。したがって、狭ピッチ
の回路パターンを有する半導体装置を多層化することが
でき、高集積度で信頼性の高い半導体装置になってい
る。
【0074】請求項9記載の発明では、アウターリード
部における嵌合凸部および嵌合凹部の嵌合によって電気
的な接続が確実になされている。
部における嵌合凸部および嵌合凹部の嵌合によって電気
的な接続が確実になされている。
【0075】請求項10記載の発明では、接続材料によっ
て上下の立体回路基板の強固な接合がなされるととも
に、電気的な接続も確実に行われている。
て上下の立体回路基板の強固な接合がなされるととも
に、電気的な接続も確実に行われている。
【0076】請求項11記載の発明では、嵌合凸部と嵌合
凹部とを互いに嵌合させることによって、正確な位置に
立体回路基板が積層されている。したがって、狭ピッチ
の回路パターンを有する半導体装置を多層化することが
でき、高集積度で信頼性の高い半導体装置になってい
る。
凹部とを互いに嵌合させることによって、正確な位置に
立体回路基板が積層されている。したがって、狭ピッチ
の回路パターンを有する半導体装置を多層化することが
でき、高集積度で信頼性の高い半導体装置になってい
る。
【図1】本発明の実施の形態の一つの半導体装置を示す
断面図である。
断面図である。
【図2】同上の異なる一つの半導体装置を示す断面図で
ある。
ある。
【図3】同上のさらに異なる一つの半導体装置を示す断
面図である。
面図である。
【図4】同上のさらに異なる一つの半導体装置を示す断
面図である。
面図である。
【図5】同上のさらに異なる一つの半導体装置を示す断
面図である。
面図である。
【図6】同上のさらに異なる一つの半導体装置を示す断
面図である。
面図である。
【図7】同上のさらに異なる一つの半導体装置を示す断
面図である。
面図である。
【図8】同上のさらに異なる一つの半導体装置を示す断
面図である。
面図である。
【図9】同上のさらに異なる一つの半導体装置を示す断
面図である。
面図である。
【図10】同上のさらに異なる一つの半導体装置を示す断
面図である。
面図である。
【図11】同上のさらに異なる一つの半導体装置を示す断
面図であり、(A) 〜(C) に製造工程途中の状態を順
に示し、(D) に完成状態を示している。
面図であり、(A) 〜(C) に製造工程途中の状態を順
に示し、(D) に完成状態を示している。
【図12】同上のさらに異なる一つの半導体装置を示す断
面図である。
面図である。
【図13】同上のさらに異なる一つの半導体装置を示す断
面図である。
面図である。
【図14】同上のさらに異なる一つの半導体装置を示す断
面図である。
面図である。
【図15】同上のさらに異なる一つの半導体装置を示す斜
視図である。
視図である。
【図16】同上のさらに異なる一つの半導体装置を示す断
面図である。
面図である。
【図17】同上のさらに異なる一つの半導体装置を示す斜
視図である。
視図である。
【図18】同上のさらに異なる一つの半導体装置を示し、
(A) に要部の断面図を、(B) に要部の斜視図を示し
ている。
(A) に要部の断面図を、(B) に要部の斜視図を示し
ている。
【図19】同上のさらに異なる一つの半導体装置を示し、
(A) に要部の断面図を、(B) に要部の斜視図を示し
ている。
(A) に要部の断面図を、(B) に要部の斜視図を示し
ている。
【図20】同上のさらに異なる一つの半導体装置を示して
いる。
いる。
【図21】従来例を示す断面図である。
【図22】従来例を示す斜視図である。
1 マザーボード 2 凹部 3 回路パターン 10 半導体 11 封止樹脂 12 金線ワイヤー 13 接着剤 14 はんだ 20 接続孔 22 立体回路基板 23 樹脂封止枠 24 脚壁 25 接続凹部 26 接続材料 27 金属膜 31 嵌合凸部 32 嵌合凹部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 25/11 (72)発明者 平田 勲夫 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 中谷 卓也 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (11)
- 【請求項1】 少なくとも片面に凹部を設けて、樹脂成
形による立体回路基板を形成し、この立体回路基板の片
面に半導体を搭載し、この半導体と立体回路基板に形成
された回路パターンとを配線接続して成る半導体装置に
おいて、表裏いずれか一方の面に半導体を固着し、立体
回路基板の表面から凹部側の裏面に接続孔を貫通形成
し、この接続孔を半導体の配線用パッドの部分に位置さ
せ、この配線用パッドと、この半導体を固着した面と反
対側の面における回路パターンとを、接続孔を通過させ
て配線接続して成ることを特徴とする半導体装置。 - 【請求項2】 半導体を凹部側に設けて成ることを特徴
とする請求項1記載の半導体装置。 - 【請求項3】 少なくとも接続孔を含んで、この接続孔
から半導体にかけての部分を樹脂封止して成ることを特
徴とする請求項1または2のいずれかに記載の半導体装
置。 - 【請求項4】 樹脂封止枠を立体回路基板に一体に設け
て成ることを特徴とする請求項3記載の半導体装置。 - 【請求項5】 半導体と立体回路基板との固着による密
着部およびこの密着部周囲における立体回路基板表面に
金属膜を形成して成ることを特徴とする請求項1記載の
半導体装置。 - 【請求項6】 半導体をインサート形成して立体回路基
板を形成することによって、半導体を前記立体回路基板
に搭載してなることを特徴とする請求項1記載の半導体
装置。 - 【請求項7】 平板の周囲に脚壁を垂設し、この脚壁に
囲まれた空間を凹部とする形状に立体回路基板を形成
し、この立体回路基板を積層して成ることを特徴とする
請求項1ないし6のいずれかに記載の半導体装置。 - 【請求項8】 立体回路基板を積層する際に互いに嵌合
する嵌合凸部および嵌合凹部を、脚壁の端面と平板周縁
部とにそれぞれ設けて成ることを特徴とする請求項7記
載の半導体装置。 - 【請求項9】 嵌合凸部および嵌合凹部を、立体回路基
板におけるアウターリード部に形成して成ることを特徴
とする請求項8記載の半導体装置。 - 【請求項10】 立体回路基板の積層時に互いに重なる面
におけるアウターリード部に接続凹部を設け、これらの
接続凹部の位置を積層した状態で重ね合わされたそれぞ
れの面で一致させるとともに、これらの接続凹部内に導
電性の接続材料を充填して積層して成ることを特徴とす
る請求項7記載の半導体装置。 - 【請求項11】 立体回路基板を積層する際に互いに嵌合
する嵌合凸部および嵌合凹部を、脚壁の上部と下部とに
それぞれ設けて成ることを特徴とする請求項7に記載の
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9229031A JPH1167963A (ja) | 1997-08-26 | 1997-08-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9229031A JPH1167963A (ja) | 1997-08-26 | 1997-08-26 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1167963A true JPH1167963A (ja) | 1999-03-09 |
Family
ID=16885670
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9229031A Pending JPH1167963A (ja) | 1997-08-26 | 1997-08-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1167963A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007214583A (ja) * | 1999-07-22 | 2007-08-23 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
US7613010B2 (en) | 2004-02-02 | 2009-11-03 | Panasonic Corporation | Stereoscopic electronic circuit device, and relay board and relay frame used therein |
JP2010521818A (ja) * | 2007-03-12 | 2010-06-24 | マイクロン テクノロジー, インク. | 半導体デバイスパッケージ化装置、パッケージ化された半導体部品、半導体デバイスパッケージ化装置の製造方法、及び半導体部品の製造方法 |
US8368230B2 (en) | 2009-08-20 | 2013-02-05 | Fujitsu Limited | Electronic part and method of manufacturing the same |
US8546187B2 (en) | 2009-08-20 | 2013-10-01 | Fujitsu Limited | Electronic part and method of manufacturing the same |
JP2016051710A (ja) * | 2014-08-28 | 2016-04-11 | 京セラ株式会社 | 配線基板、電子装置および積層型電子装置 |
CN111373517A (zh) * | 2018-03-01 | 2020-07-03 | 新电元工业株式会社 | 半导体装置 |
CN112687631A (zh) * | 2020-12-25 | 2021-04-20 | 杭州耀芯科技有限公司 | 一种sip封装的装置及制备方法 |
-
1997
- 1997-08-26 JP JP9229031A patent/JPH1167963A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007214583A (ja) * | 1999-07-22 | 2007-08-23 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP4562006B2 (ja) * | 1999-07-22 | 2010-10-13 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
US7613010B2 (en) | 2004-02-02 | 2009-11-03 | Panasonic Corporation | Stereoscopic electronic circuit device, and relay board and relay frame used therein |
JP2010521818A (ja) * | 2007-03-12 | 2010-06-24 | マイクロン テクノロジー, インク. | 半導体デバイスパッケージ化装置、パッケージ化された半導体部品、半導体デバイスパッケージ化装置の製造方法、及び半導体部品の製造方法 |
US8368230B2 (en) | 2009-08-20 | 2013-02-05 | Fujitsu Limited | Electronic part and method of manufacturing the same |
US8546187B2 (en) | 2009-08-20 | 2013-10-01 | Fujitsu Limited | Electronic part and method of manufacturing the same |
JP2016051710A (ja) * | 2014-08-28 | 2016-04-11 | 京セラ株式会社 | 配線基板、電子装置および積層型電子装置 |
CN111373517A (zh) * | 2018-03-01 | 2020-07-03 | 新电元工业株式会社 | 半导体装置 |
CN111373517B (zh) * | 2018-03-01 | 2024-03-19 | 新电元工业株式会社 | 半导体装置 |
CN112687631A (zh) * | 2020-12-25 | 2021-04-20 | 杭州耀芯科技有限公司 | 一种sip封装的装置及制备方法 |
CN112687631B (zh) * | 2020-12-25 | 2024-04-26 | 杭州耀芯科技有限公司 | 一种sip封装的装置及制备方法 |
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