JPH076078A

JPH076078A - 制御信号発生装置

Info

Publication number: JPH076078A
Application number: JP4131260A
Authority: JP
Inventors: Yasuhiro Nishimura; 康裕西村; Toshiyuki Nakamura; 俊之中村; Hiroichi Yanai; 博一谷内; Akihiro Tadamasa; 明博忠政
Original assignee: Omron Corp; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1992-05-25
Filing date: 1992-05-25
Publication date: 1995-01-10

Abstract

(57)【要約】【目的】アドレス設定値やタイミング設定値を書き換
えることにより、容易に発生信号を制御することができ
る制御信号発生装置の提供を目的とする。【構成】バスライン７０からのアドレスデータは比較
器Ｈ１に取り込まれ、設定レジスタ８内の設定アドレス
情報と比較される。そして、両者が一致する場合、自己
が指定されたことを認識して、アドレス一致信号をタイ
ミング制御回路６に与える。すると、タイミング制御回
路６は、設定制御情報に基づき、メモリに向けて各種信
号を出力する。ここで、設定アドレス情報および設定制
御情報は、ＣＰＵからの制御に基づいて自在に書き換え
可能である。このため、発生信号を容易に制御すること
ができ、装置の汎用性を高めることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は制御信号発生装置に関
し、特に設定値の書き換えによって発生信号を自在に制
御するものに関する。

【０００２】

【従来の技術】制御信号発生装置としては、例えば図９
に示す制御回路７２、７４…がある。この制御回路７
２、７４等は、ＣＰＵ２からメモリ７３、７５…に与え
られるデータの書き込み、読み出しの指令を制御するも
のである。以下に図９に基づいて各部の機能、動作の詳
細を説明する。

【０００３】ＣＰＵ２からのデータを格納するメモリは
複数備えられている。図９の例ではメモリ７３、７５…
が設けられ、各メモリに対応して制御回路７２、７４…
が設けられれている。そして、それぞれの制御回路、メ
モリを区別するため、各々には個別上位アドレスとして
（００１）₂、（０１０）₂…が付与されており、ＣＰＵ
２はこの上位アドレスを指定することでメモリを特定
し、データの処理を行う。ここで、（）₂はバイナリー
データを示す表示である。尚、各メモリの個別上位アド
レスは、制御回路内の回路構成を組み替えることによっ
て、それぞれ特定されている。

【０００４】今、仮にメモリ７３にデータを書き込むと
する。この場合、ＣＰＵ２はバスライン７１を通じ、メ
モリに対して直接、書き込むべきデータを出力する。ま
た、ＣＰＵ２は同時にバスライン７０を通じてアドレス
データも出力する。このアドレスデータとして、例えば
（００１１０１００）₂が出力されたとする。この中、
前の３桁の（００１）₂は制御回路７２の個別上位アド
レスを示しており、この（００１）₂が制御回路７２に
取り込まれる。そして、制御回路７２は、自己の個別上
位アドレスが指定されたことを知り、メモリ７３にデー
タの書き込みを行うべきことを認識する。なお、上位ア
ドレス（００１）₂は他の全ての制御回路（例えば制御
回路７４）にも与えられるが、他の制御回路においては
個別上位アドレス（制御回路７４では（０１０）₂）が
不一致であるので、書き込み処理は行われない。

【０００５】ＣＰＵ２からの上位アドレス（００１）₂
を取り込んだ制御回路７２は、メモリ７３のチップセレ
クトＣＳ入力にＣＳ信号を出力する。また、制御回路７
２にはＣＰＵ２からＲ／Ｗ信号が与えられる。このＲ／
Ｗ信号は、書き込みまたは読み出しのいずれの処理かを
指示する信号であり、書き込み処理の場合はＬ信号とし
て、また読み出し処理の場合はＨ信号として与えられ
る。今、書き込み処理を行うので、Ｌ信号が与えられ
る。そして制御回路７２は、このＲ／Ｗ信号に基づいて
メモリ７３のＷ入力に書き込み許可信号を出力する。な
お、データの読み出しを行う場合は、ＣＰＵ２からＲ／
Ｗ信号としてＨ信号が与えられ、制御回路７２は読み出
し許可信号をＲ入力に出力することになる。

【０００６】以上のように、制御回路７２からはＣＳ信
号および書き込み許可信号が出力され、メモリ７３はこ
れらの両信号を受けた時点で、バスライン７１を通じて
与えられたデータを書き込む。尚、上記アドレスデータ
（００１１０１００）₂のうち、後の５桁（１０１０
０）₂は下位アドレスを示している。この下位アドレス
は、メモリ７３中の書き込み番地を示すもので、メモリ
７３は下位アドレスを取り込んで（１０１００）₂の記
憶領域にデータを書き込み記憶する。データの処理が終
了すると、制御回路７２は、オア回路Ｇ３を介してＣＰ
Ｕ２に応答信号を出力する。ＣＰＵ２は、この応答信号
によってデータ処理の終了を認識する。

【０００７】ところで、バスライン７１上には次々と新
たなデータが出力されており、上記のようにアドレスデ
ータの指示に基づいて、各メモリに順次、書き込まれて
いる。したがって、新たなデータの出力直後は、前のデ
ータ内容との関連でデータが不安定な状態にある。仮
に、このような不安定なデータをメモリに書き込んだと
すると、誤ったデータが記憶されてしまうことになる。
つまり、ＣＰＵ２がバスライン７１を介してデータを出
力した直後、制御回路７２が直ちにＣＳ信号および書き
込み許可信号を出力すると誤動作の虞がある。

【０００８】このため制御回路は、ＣＳ信号の出力後、
一定時間遅らせて書き込み許可信号をメモリに出力する
ようにしている。制御回路がこのような時間差を発生さ
せることによって、バスライン７１上のデータの安定を
待って書き込み処理を行うことが可能になる。尚、ＣＰ
Ｕ２からデータの読み出し指令があった場合も同様で、
安定したデータを読み出すために、制御回路はメモリの
Ｒ入力に一定時間遅らせて読み出し許可信号を出力す
る。

【０００９】制御回路からの書き込み許可信号や読み出
し許可信号を一定時間遅らせる方法としては、遅延回路
や論理回路が用いられている。制御回路に内蔵されてい
る遅延回路等の回路構成を組替えることで、遅延時間の
調整が可能となる。

【００１０】

【発明が解決しようとする課題】従来の制御信号発生装
置には、以下のような問題があった。上記のように、デ
ータ内容の安定を待って処理を行うため、制御回路はＣ
Ｓ信号の発信後、一定時間遅らせて書き込み許可信号等
をメモリに出力する。そして、このような時間差を発生
させるために遅延回路や論理回路が用いられている。

【００１１】ここで、この遅延時間、つまりデータ内容
が安定するまでの時間は、制御対象（例えばメモリ）に
よって区々であり、これら制御対象に応じて遅延時間を
設定する必要がある。ところが、遅延回路や論理回路の
構成によって時間差を発生させている従来の制御回路に
おいては、遅延時間を変更する場合、回路構成の組み替
えを行わなければならない。すなわち、様々な遅延時間
に柔軟に対応することができない。

【００１２】また、各制御回路に付与されている個別上
位アドレスも、制御回路内の回路構成を組み替えること
によって特定されている。したがって、個別上位アドレ
スの変更を容易に行うことができない。

【００１３】以上のように、従来の制御回路は汎用性に
乏しく、例えば遅延時間や個別上位アドレスなどを変更
しようとする場合、回路の組み替え作業が必要であると
いう問題があった。そこで本発明は、アドレス設定値や
タイミング設定値を書き換えることにより、容易に発生
信号を制御することができる制御信号発生装置の提供を
目的とする。

【００１４】

【課題を解決するための手段】請求項１の制御信号発生
装置は、書き換え可能なアドレス設定値を記憶するアド
レス設定値記憶手段を備えており、前記アドレス信号、
およびアドレス設定値記憶手段に記憶されたアドレス設
定値に基づいてアドレス選択信号を出力し、書き換え可
能なタイミング設定値を記憶するタイミング設定値記憶
手段を備えており、前記動作信号、およびタイミング設
定値記憶手段に記憶されたタイミング設定値に基づいて
タイミング信号を出力する、ことを特徴としている。

【００１５】請求項２の制御信号発生装置は、書き換え
可能なアドレス設定値を記憶するアドレス設定値記憶手
段、アドレス信号とアドレス設定値とに基づいてアドレ
ス一致信号を出力するアドレス一致信号出力手段、書き
換え可能なタイミング設定値を記憶するタイミング設定
値記憶手段、動作信号、アドレス一致信号、およびタイ
ミング設定値に基づいてアドレス選択信号およびタイミ
ング信号を出力するタイミング制御手段、を備えたこと
を特徴としている。

【００１６】請求項３の制御信号発生装置は、アドレス
設定値記憶手段に記憶されているアドレス設定値もしく
はタイミング設定値記憶手段に記憶されているタイミン
グ設定値は、設定値アドレス信号および設定値変更信号
に基づいて書き換えられることを特徴としている。

【００１７】請求項４の制御信号発生装置は、状態信号
と前記設定アドレス信号とに基づいて設定アドレス一致
信号を出力する設定アドレス一致信号出力手段が設けら
れており、設定アドレス一致信号が出力された場合にの
み、アドレス設定値もしくはタイミング設定値が書き換
えられる、ことを特徴としている。

【００１８】請求項５の制御信号発生装置は、アドレス
設定値もしくはタイミング設定値を書き換えている間
は、アドレス選択信号もしくはタイミング信号の出力を
禁止することを特徴としている。

【００１９】請求項６の制御信号発生装置は、書き換え
可能なアドレス設定値および書き換え可能なタイミング
設定値を記憶する複数の設定値記憶手段、各設定値記憶
手段に対応して設けられている複数のアドレス一致信号
出力手段であって、アドレス信号と、各設定値記憶手段
に記憶されている前記アドレス設定値とに基づいてアド
レス一致信号を出力する複数のアドレス一致信号出力手
段、前記タイミング設定値と、前記アドレス一致信号と
に基づいて切り換え信号を出力する切り換え信号出力手
段、動作信号、前記アドレス一致信号、および前記切り
換え信号に基づいて、アドレス選択信号およびタイミン
グ信号を出力するタイミング制御手段、を備えたことを
特徴としている。

【００２０】

【作用】請求項１または請求項２の制御信号発生装置に
おいては、アドレス設定値またはタイミング設定値が書
き換え可能である。したがって、これらの設定値を任意
に変更することができる。

【００２１】請求項３の制御信号発生装置においては、
アドレス設定値もしくはタイミング設定値は、設定値ア
ドレス信号および設定値変更信号に基づいて書き換えら
れる。したがって、これらの設定値の書き換えを容易に
行うことができる。

【００２２】請求項４の制御信号発生装置においては、
設定アドレス一致信号出力手段は、状態信号と設定アド
レス信号とに基づいて設定アドレス一致信号を出力す
る。そして、設定アドレス一致信号出力手段から設定ア
ドレス一致信号が出力された場合にのみ、アドレス設定
値もしくはタイミング設定値が書き換えられる。したが
って、状態信号を設定アドレス一致信号出力手段に与え
なければ、アドレス設定値もしくはタイミング設定値の
書き換えを禁止することができ、他の記憶手段に付与さ
れているアドレスと同じ値をアドレス設定値として用い
ることができる。請求項５の制御信号発生装置において
は、アドレス設定値もしくはタイミング設定値を書き換
えている間は、アドレス選択信号もしくはタイミング信
号の出力が禁止される。したがって、書き換えにより設
定値が不安定な状態にある間は、アドレス選択信号もし
くはタイミング信号が出力されないようにすることがで
きる。

【００２３】請求項６の制御信号発生装置においては、
切り換え信号出力手段は、タイミング設定値と、アドレ
ス一致信号とに基づいて切り換え信号を出力する。そし
て、タイミング制御手段は、動作信号、アドレス一致信
号、および切り換え信号に基づいて、アドレス選択信号
およびタイミング信号を出力する。したがって、複数の
設定値記憶手段、アドレス一致信号出力手段に対して、
タイミング制御手段を共有化することができる。

【００２４】

【実施例】本発明に係る制御信号発生装置の一実施例を
図面に基づいて説明する。図１は本実施例における制御
信号発生装置１０のブロック図であり、図９に示される
制御回路７２、７４…の代わりとして設けられる。

【００２５】すなわち、この制御信号発生装置１０には
それぞれ個別上位アドレスが付与されており、バスライ
ン７０を通じて送信されるアドレスデータを取り込んで
自己の個別上位アドレスが指定されたか否かを判別す
る。また、この制御信号発生装置１０は、自己の個別上
位アドレスが指定された場合、メモリに向けてＣＳ信号
を出力する。さらに、ＣＳ信号出力後、一定時間遅らせ
て書き込み信号または読み出し信号を出力し、バスライ
ン７１上のデータが安定するのを待って処理を行う。

【００２６】まず、図１に基づいて、制御信号発生装置
１０がアドレスデータを取り込み、自己の個別上位アド
レスが指定されたかを判別する場合の動作を説明する。
図に示すように、制御信号発生装置１０内には設定レジ
スタ８が設けられており、この設定レジスタ８には設定
アドレス情報および設定制御情報が記憶されている。設
定アドレス情報および設定制御情報の詳細な内容を図３
に掲げる。例えば、設定アドレス情報として、個別上位
アドレス（００１０００００）₂およびマスクビット
（０００１１１１１）₂が記憶されているとする。この
マスクビット（０００１１１１１）₂は、個別上位アド
レス（００１０００００）₂の中から後の５桁を排除す
ることを示しており、その結果、この制御信号発生装置
１０の個別上位アドレスは（００１）₂であることが認
識される。

【００２７】制御信号発生装置１０には、さらに比較器
Ｈ１が設けられている。この比較器Ｈ１は、上記設定ア
ドレス情報と、バスライン７０を通じてＣＰＵ２から送
信されるアドレスデータ（図９参照）とを取り込み、こ
れらを比較する。そして、両者が一致する場合に、タイ
ミング制御回路６に向けてアドレス一致信号を出力す
る。

【００２８】今、仮にバスライン７０を通じてＣＰＵ２
からアドレスデータ（００１１０１００）₂が送信され
たとする。このアドレスデータの中、前の３桁（００
１）₂が上位アドレスを示している。比較器Ｈ１はアド
レスデータ（００１１０１００）2を取り込むと同時
に、設定レジスタ８から設定アドレス情報を読み込む。
この場合、設定アドレス情報は、前に述べたように個別
上位アドレス（００１）₂として認識されるので、この
制御信号発生装置１０は自己の個別上位アドレスが指定
されたことを知り、アドレス一致信号を出力する。

【００２９】次に、アドレス一致信号を受け取ったタイ
ミング制御回路６の動作の詳細を説明する。例えばこの
場合、ＣＰＵ２からはデータの書き込みの指令が与えら
れているとする。具体的には、ＣＰＵ２からのＲ／Ｗ信
号が、書き込みを指示するＬ信号として与えられる（図
１、図９参照）。Ｒ／Ｗ信号としてのこのＬ信号は、直
接、タイミング制御回路６内に取り込まれる。なお、図
４に各種の信号出力のタイミングチャートを掲げる。

【００３０】タイミング制御回路６の詳細な回路構成を
図２に示す。まず、比較器Ｈ１（図１）からのアドレス
一致信号は、アンド回路Ｄ１に与えられ、有効信号（１
１１１１１１１）₂が入力されていることを条件に、メ
モリに向けてＣＳ信号が出力される（図４のタイミング
チャートおよび図１、図９参照）。この有効信号は設定
レジスタ８内に記憶されており、電源入力時のプログラ
ム起動後、各データが安定した時点で（０００００００
０）₂から（１１１１１１１１）₂に書き換えられる。

【００３１】ＣＳ信号がメモリに対して出力されるとと
もに、タイミング制御回路６内のタイマー５２、５３、
５４がスタートするようになっている。更に、アドレス
一致信号は反転回路Ｋ１を介し、フリップフロップＦ
１、Ｆ２、Ｆ３のＲ入力に与えられ、各フリップフロッ
プをリセットする。

【００３２】一方、ＣＰＵ２からは、前述のようにＲ／
Ｗ信号がＬ信号としてタイミング制御回路６に与えられ
ている（図４のタイミングチャート参照）。このＬ信号
は反転回路Ｋ２によりＨ信号となってアンド回路Ｄ３に
与えられる。また、アンド回路Ｄ３には、設定レジスタ
８（図１）に記憶されている設定制御情報の中から、書
き込み可能信号が取り込まれる。

【００３３】この場合の書き込み可能信号は、図３に示
すように（１１１１１１１１）₂であり、その結果、ア
ンド回路Ｄ３は書き込みが許されていることを認識して
信号を出力する。この書き込み可能信号自体も、自在に
書き換え制御できるようになっている。書き込み可能信
号を（００００００００）₂にしておけば、このタイミ
ング制御回路６からの書き込み許可信号の出力を禁止す
ることができ、メモリをデータ読み出し専用にすること
ができる。なお、同様に読み出し可能信号を（００００
００００）₂にすれば、読み出しを禁止することができ
る。

【００３４】アンド回路Ｄ３からの出力信号は、まず、
アンド回路Ｄ５に取り込まれる。そして、アンド回路Ｄ
５はメモリに向けて書き込み許可信号を出力するため、
フリップフロップＦ２から信号が与えられるのを待つ状
態になる。また、アンド回路Ｄ３からの出力信号は、オ
ア回路Ｇ１を介してアンド回路Ｄ６にも取り込まれる。
このアンド回路Ｄ６も、フリップフロップＦ３からの信
号を待って応答信号を出力する。

【００３５】一方、比較器Ｈ３はタイマー５３からのタ
イマー、および書き込み信号設定値を取り込み、これら
を比較する。この書き込み信号設定値は、設定レジスタ
８内に設定制御情報として記憶されている。本実施例に
おいては、図３に示すように（００１１００００）₂が
記憶されており、これは３０μSECに対応している。つ
まり、比較器Ｈ３は、アドレス一致信号によってタイマ
ー５３がスタートした後、３０μSEC経過時点で、フリ
ップフロップＦ２のＳ入力に向けて信号出力を行う（図
４のタイミングチャート参照）。

【００３６】フリップフロップＦ２のＳ入力への信号入
力に伴い、フリップフロップＦ２はアンド回路Ｄ５に信
号を与える。こうして、アンド回路Ｄ５からは、メモリ
のＷ入力に向けて書き込み許可信号が出力され、メモリ
はバスライン７１を介して送られるデータの書き込み処
理を行う（図１、図９参照）。

【００３７】また、比較器Ｈ４もタイマー５４からのタ
イマー、および応答信号設定値を取り込みこれらを比較
している。この応答信号設定値も設定レジスタ８内に記
憶されており、（０１０１００１０）₂と設定されてい
る。この設定値は４０μSECに対応している。つまり、
比較器Ｈ４は４０μSEC経過時点（上記書き込み許可信
号出力後１０μSEC経過時点）で、フリップフロップＦ
３のＳ入力に向けて信号出力を行う（図４のタイミング
チャート参照）。

【００３８】フリップフロップＦ３のＳ入力への信号入
力に伴い、フリップフロップＦ３はアンド回路Ｄ６に信
号を与える。こうして、アンド回路Ｄ６からは、ＣＰＵ
２に向けて応答信号が出力され、ＣＰＵ２はデータの書
き込み処理が終了したことを認識して次の処理動作を開
始する（図１、図９参照）。

【００３９】なお、設定レジスタ８には設定制御情報と
して読み出し信号設定値（０００１１０００）₂も記憶
されている。この設定値は１０μSECに対応しており、
１０μSEC経過時点でアンド回路Ｄ４から読み出し許可
信号が出力されるようになっている。

【００４０】以上が制御信号発生装置１０の信号発生動
作である。ここで、設定レジスタ８内に記憶されている
各データは、ＣＰＵ２からの制御に基づいて自在に書き
換え可能になっている。これらのデータ書き換えによっ
て、例えば個別上位アドレスを容易に変更することがで
き、装置の汎用性を高めることができる。また、読み出
し信号設定値、書き込み信号設定値、応答信号設定値な
ども自在に書き換えることができる（図３参照）。つま
り、これらに対応してタイミング制御回路６から出力さ
れる読み出し許可信号、書き込み許可信号、応答信号の
出力時間を任意に変更することができる。さらに、読み
出し可能信号、書き込み可能信号の変更も容易である
（図３参照）。

【００４１】以下に、図５を用いて、設定レジスタ８内
のデータ書き換え動作の詳細を説明する。まず、設定レ
ジスタ８内のデータの書き換えを行う場合、ＣＰＵ２は
バスライン７０を通じてアドレスデータを出力する。
今、仮にアドレスデータ（００００１００１）₂が出力
されたとする。このアドレスデータの中、前の５桁が上
位設定アドレスを示しており、上位設定アドレス（００
００１）₂は比較器Ｈ５に取り込まれる。

【００４２】一方、個別上位設定アドレス値回路３５に
は、設定レジスタ８に付与された個別上位設定アドレス
値（００００１）₂が記憶されている。前述のように、
設定レジスタが内蔵された制御信号発生装置は、各メモ
リに対応して複数設けられているので（図９の制御回路
７２、７４…参照）、それぞれの設定レジスタを特定す
るための個別上位設定アドレス値が付与され記憶されて
いる。

【００４３】比較器Ｈ５はこの個別上位設定アドレス値
（００００１）₂を取り込み、バスライン７０を通じて
与えられた上位設定アドレス（００００１）₂と比較す
る。この場合、両者は一致するので、比較器Ｈ５は設定
レジスタ８に向けて設定レジスタ一致信号を出力する。
この設定レジスタ一致信号を受けて設定レジスタ８は、
自己が指定されたことを知り、記憶しているデータを書
き換えるべきことを認識する。

【００４４】また、設定レジスタ８には、バスライン７
０を通じて下位設定アドレスが与えられている。この下
位設定アドレスは、設定レジスタ８内の各データ（図
３）の中、いずれのデータを書き換えるのか、つまり設
定レジスタ８内の記憶領域を特定している。具体的に
は、アドレスデータ（００００１００１）₂の後の３桁
（００１）₂が下位設定アドレスを示している。例え
ば、（００１）₂に対応する記憶領域が応答信号設定値
の記憶場所であれば、この応答信号設定値の書き換えを
行うべきことが認識される。

【００４５】新たに書き込まれる応答信号設定値のデー
タは、バスライン７１を通じてＣＰＵ２から与えられ
る。なお、図９においては、バスライン７１のデータは
制御回路に取り込まれていないが、本実施例ではバスラ
イン７１は各制御信号発生装置の設定レジスタに接続さ
れている（図示せず）。例えば、バスライン７１から
（０１０１０１１１）₂が与えられ、応答信号設定値と
してこの新たなデータが記憶される。

【００４６】以上のようにして設定レジスタ８内のデー
タは、ＣＰＵ２からの指令に基づいて容易に書き換えら
れる。なお、個別上位アドレス、書き込み信号設定値、
読み出し信号設定値などについても同様の動作を経て、
設定値の変更が行われる。

【００４７】次に、設定レジスタ８内のデータ書き換え
構造の他の実施例を図６に示す。この実施例では、比較
器Ｈ５から出力された設定アドレス一致信号は、一旦、
アンド回路Ｄ７に取り込まれる。そして、この比較器Ｈ
５にＣＰＵ２からの状態制御信号が与えられて初めて設
定レジスタ８に信号が出力されるようになっている。こ
のように、バスライン７０を通じて、例えばアドレスデ
ータ（００００１００１）₂が出力されても、状態制御
信号が与えられない限り設定レジスタ８内のデータの書
き換えが実行されることはない。すなわち、通常の動作
時に、設定レジスタ８内のデータ書き換えを禁止するよ
うにすれば、上記アドレス（００００１００１）₂を他
のメモリの個別アドレスとして付与することができる。
こうして、各記憶領域に対し、アドレスの値を効率的に
付与することが可能になる。

【００４８】図１に対応する他の実施例を図７に示す。
これはアドレス一致信号の出力制御の他の例である。図
に示すように、アドレス一致信号は一旦、アンド回路Ｄ
８に取り込まれる。そして、このアンド回路Ｄ８には、
設定アドレス一致信号が反転回路Ｋ３を介して与えられ
るようになっている。つまり、設定アドレス一致信号が
出力され、設定レジスタ８内のデータ書き換えが行われ
ている間は、アドレス一致信号の出力が禁止されている
状態になる。こうして、データ書き換え中に、誤ってア
ドレス一致信号が出力されてしまうことを回避すること
ができ、誤動作を確実に防止することができる。

【００４９】次に、図８に他の実施例の回路構成を示
す。前に述べたようにＣＰＵ２は複数の制御信号発生装
置、メモリを制御しており（図９参照）、それぞれの制
御信号発生装置内に設定レジスタやタイミング制御回路
が設けられている。図８に示す回路構成では、この中か
らタイミング制御回路を抜き出し、マルチプレクサ３０
を介してタイミング制御回路６の共有化を図ろうとする
ものである。以下に詳細を説明する。

【００５０】バスライン７０を通じて与えられるアドレ
スデータは、各比較器Ｈ６、Ｈ７、Ｈ８に取り込まれ、
それぞれの設定レジスタ８１、８２、８３の個別上位ア
ドレスと比較される。そして、アドレスデータと一致す
る比較器からアドレス一致信号が出力される。このアド
レス一致信号は、まず、マルチプレクサ３０に取り込ま
れる。マルチプレクサ３０は、アドレス一致信号に基づ
いて設定レジスタを選択し、その設定レジスタから所定
の設定制御情報を取り込んでタイミング制御回路６に与
える。

【００５１】なお、比較器から出力されるアドレス一致
信号は、オア回路Ｇ２を介してタイミング制御回路６に
与えられるようになっている。また、タイミング制御回
路６には、ＣＰＵ２からのＲ／Ｗ信号も与えられてい
る。こうして、タイミング制御回路６は、メモリに向け
て各種信号（ＣＳ信号、Ｒ信号、Ｗ信号など）を出力す
る。以上のようにタイミング制御回路を共有化すること
によって、製品のコストダウンを図ることができる。

【００５２】

【発明の効果】請求項１または請求項２の制御信号発生
装置においては、アドレス設定値またはタイミング設定
値が書き換え可能である。すなわち、これらの設定値を
任意に変更することができる。

【００５３】したがって、設定値の変更により制御信号
発生装置の汎用性を高めることができる。

【００５４】請求項３の制御信号発生装置においては、
アドレス設定値もしくはタイミング設定値は、設定値ア
ドレス信号および設定値変更信号に基づいて書き換えら
れる。すなわち、これらの設定値の書き換えを容易に行
うことができる。

【００５５】したがって、制御信号発生装置の有用性を
更に高めることができる。

【００５６】請求項４の制御信号発生装置においては、
設定アドレス一致信号出力手段は、状態信号と設定アド
レス信号とに基づいて設定アドレス一致信号を出力す
る。そして、設定アドレス一致信号出力手段から設定ア
ドレス一致信号が出力された場合にのみ、アドレス設定
値もしくはタイミング設定値が書き換えられる。すなわ
ち、状態信号を設定アドレス一致信号出力手段に与えな
ければ、アドレス設定値もしくはタイミング設定値の書
き換えを禁止することができ、他の記憶手段に付与され
ているアドレスと同じ値をアドレス設定値として用いる
ことができる。

【００５７】したがって、他の記憶手段との間でアドレ
ス設定値を効率的に付与することが可能となる。

【００５８】請求項５の制御信号発生装置においては、
アドレス設定値もしくはタイミング設定値を書き換えて
いる間は、アドレス選択信号もしくはタイミング信号の
出力が禁止される。すなわち、書き換えにより設定値が
不安定な状態にある間は、アドレス選択信号もしくはタ
イミング信号が出力されないようにすることができる。

【００５９】したがって、誤動作を確実に防止すること
ができる。

【００６０】請求項６の制御信号発生装置においては、
切り換え信号出力手段は、タイミング設定値と、アドレ
ス一致信号とに基づいて切り換え信号を出力する。そし
て、タイミング制御手段は、動作信号、アドレス一致信
号、および切り換え信号に基づいて、アドレス選択信号
およびタイミング信号を出力する。すなわち、複数の設
定値記憶手段、アドレス一致信号出力手段に対して、タ
イミング制御手段を共有化することができる。

【００６１】したがって、回路構成を簡略することがで
き、製品のコストダウンを図ることができる。

【図面の簡単な説明】

【図１】本発明に係る制御信号発生装置の一実施例を示
す回路図である。

【図２】図１のタイミング制御回路の詳細な回路図であ
る。

【図３】図１の設定レジスタ内の記憶データの内容を示
す図である。

【図４】各種の出力信号のタイミングチャートである。

【図５】本発明に係る制御信号発生装置の一実施例を示
す回路図である。

【図６】図５に示す回路の他の実施例である。

【図７】図１に示す回路の他の実施例である。

【図８】タイミング制御回路を共有化した場合の回路図
である。

【図９】従来のデータ制御の概略を示す回路図である。

【符号の説明】

２・・・・・ＣＰＵ６・・・・・タイミング制御回路８・・・・・設定レジスタＨ１・・・・比較器１０・・・・制御信号発生装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者忠政明博京都府京都市右京区花園土堂町10番地オムロン株式会社内

Claims

【特許請求の範囲】

【請求項１】アドレス信号と動作信号とを受けて、アド
レス選択信号およびタイミング信号を出力する制御信号
発生装置において、書き換え可能なアドレス設定値を記憶するアドレス設定
値記憶手段を備えており、前記アドレス信号、およびアドレス設定値記憶手段に記
憶されたアドレス設定値に基づいてアドレス選択信号を
出力し、書き換え可能なタイミング設定値を記憶するタイミング
設定値記憶手段を備えており、前記動作信号、およびタイミング設定値記憶手段に記憶
されたタイミング設定値に基づいてタイミング信号を出
力する、ことを特徴とする制御信号発生装置。
【請求項２】アドレス信号と動作信号とを受けて、アド
レス選択信号およびタイミング信号を出力する制御信号
発生装置において、書き換え可能なアドレス設定値を記憶するアドレス設定
値記憶手段、アドレス信号とアドレス設定値とに基づいてアドレス一
致信号を出力するアドレス一致信号出力手段、書き換え可能なタイミング設定値を記憶するタイミング
設定値記憶手段、動作信号、アドレス一致信号、およびタイミング設定値
に基づいてアドレス選択信号およびタイミング信号を出
力するタイミング制御手段、を備えたことを特徴とする制御信号発生装置。
【請求項３】請求項１または請求項２の制御信号発生装
置において、アドレス設定値記憶手段に記憶されているアドレス設定
値もしくはタイミング設定値記憶手段に記憶されている
タイミング設定値は、設定値アドレス信号および設定値
変更信号に基づいて書き換えられることを特徴とする制
御信号発生装置。
【請求項４】請求項３の制御信号発生装置において、状態信号と前記設定アドレス信号とに基づいて設定アド
レス一致信号を出力する設定アドレス一致信号出力手段
が設けられており、設定アドレス一致信号が出力された場合にのみ、アドレ
ス設定値もしくはタイミング設定値が書き換えられる、ことを特徴とする制御信号発生装置。
【請求項５】請求項１または請求項２の制御信号発生装
置において、アドレス設定値もしくはタイミング設定値を書き換えて
いる間は、アドレス選択信号もしくはタイミング信号の
出力を禁止することを特徴とする制御信号発生装置。
【請求項６】書き換え可能なアドレス設定値および書き
換え可能なタイミング設定値を記憶する複数の設定値記
憶手段、各設定値記憶手段に対応して設けられている複数のアド
レス一致信号出力手段であって、アドレス信号と、各設
定値記憶手段に記憶されている前記アドレス設定値とに
基づいてアドレス一致信号を出力する複数のアドレス一
致信号出力手段、前記タイミング設定値と、前記アドレス一致信号とに基
づいて切り換え信号を出力する切り換え信号出力手段、動作信号、前記アドレス一致信号、および前記切り換え
信号に基づいて、アドレス選択信号およびタイミング信
号を出力するタイミング制御手段、を備えたことを特徴とする制御信号発生装置。