JPH076078A - Control signal generating device - Google Patents
Control signal generating deviceInfo
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- JPH076078A JPH076078A JP4131260A JP13126092A JPH076078A JP H076078 A JPH076078 A JP H076078A JP 4131260 A JP4131260 A JP 4131260A JP 13126092 A JP13126092 A JP 13126092A JP H076078 A JPH076078 A JP H076078A
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- timing
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は制御信号発生装置に関
し、特に設定値の書き換えによって発生信号を自在に制
御するものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control signal generator, and more particularly to a control signal generator for freely controlling a generated signal by rewriting a set value.
【０００２】[0002]
【従来の技術】制御信号発生装置としては、例えば図９
に示す制御回路７２、７４…がある。この制御回路７
２、７４等は、ＣＰＵ２からメモリ７３、７５…に与え
られるデータの書き込み、読み出しの指令を制御するも
のである。以下に図９に基づいて各部の機能、動作の詳
細を説明する。2. Description of the Related Art As a control signal generator, for example, FIG.
There are control circuits 72, 74 ... This control circuit 7
Reference numerals 2, 74 and the like control data writing and reading commands given from the CPU 2 to the memories 73, 75, .... Details of the function and operation of each unit will be described below with reference to FIG.
【０００３】ＣＰＵ２からのデータを格納するメモリは
複数備えられている。図９の例ではメモリ７３、７５…
が設けられ、各メモリに対応して制御回路７２、７４…
が設けられれている。そして、それぞれの制御回路、メ
モリを区別するため、各々には個別上位アドレスとして
（００１）2、（０１０）2…が付与されており、ＣＰＵ
２はこの上位アドレスを指定することでメモリを特定
し、データの処理を行う。ここで、（）2はバイナリー
データを示す表示である。尚、各メモリの個別上位アド
レスは、制御回路内の回路構成を組み替えることによっ
て、それぞれ特定されている。A plurality of memories for storing data from the CPU 2 are provided. In the example of FIG. 9, the memories 73, 75 ...
Are provided, and the control circuits 72, 74 ...
Is provided. In order to distinguish each control circuit and memory, (001) 2 , (010) 2 ...
2 specifies the memory by designating this upper address and processes the data. Here, () 2 is a display showing binary data. The individual upper address of each memory is specified by rearranging the circuit configuration in the control circuit.
【０００４】今、仮にメモリ７３にデータを書き込むと
する。この場合、ＣＰＵ２はバスライン７１を通じ、メ
モリに対して直接、書き込むべきデータを出力する。ま
た、ＣＰＵ２は同時にバスライン７０を通じてアドレス
データも出力する。このアドレスデータとして、例えば
（００１１０１００）2が出力されたとする。この中、
前の３桁の（００１）2は制御回路７２の個別上位アド
レスを示しており、この（００１）2が制御回路７２に
取り込まれる。そして、制御回路７２は、自己の個別上
位アドレスが指定されたことを知り、メモリ７３にデー
タの書き込みを行うべきことを認識する。なお、上位ア
ドレス（００１）2は他の全ての制御回路（例えば制御
回路７４）にも与えられるが、他の制御回路においては
個別上位アドレス（制御回路７４では（０１０）2）が
不一致であるので、書き込み処理は行われない。Now, suppose data is written in the memory 73. In this case, the CPU 2 directly outputs the data to be written to the memory via the bus line 71. The CPU 2 also outputs address data through the bus line 70 at the same time. It is assumed that, for example, (00110100) 2 is output as this address data. In this
The previous three digits (001) 2 indicate the individual upper address of the control circuit 72, and this (001) 2 is fetched by the control circuit 72. Then, the control circuit 72 knows that its own individual upper address is designated, and recognizes that data should be written to the memory 73. Although the higher-order address (001) 2 is also given to all other control circuits (for example, the control circuit 74), the individual higher-order address ((010) 2 in the control circuit 74) does not match in the other control circuits. Therefore, the writing process is not performed.
【０００５】ＣＰＵ２からの上位アドレス（００１）2
を取り込んだ制御回路７２は、メモリ７３のチップセレ
クトＣＳ入力にＣＳ信号を出力する。また、制御回路７
２にはＣＰＵ２からＲ／Ｗ信号が与えられる。このＲ／
Ｗ信号は、書き込みまたは読み出しのいずれの処理かを
指示する信号であり、書き込み処理の場合はＬ信号とし
て、また読み出し処理の場合はＨ信号として与えられ
る。今、書き込み処理を行うので、Ｌ信号が与えられ
る。そして制御回路７２は、このＲ／Ｗ信号に基づいて
メモリ７３のＷ入力に書き込み許可信号を出力する。な
お、データの読み出しを行う場合は、ＣＰＵ２からＲ／
Ｗ信号としてＨ信号が与えられ、制御回路７２は読み出
し許可信号をＲ入力に出力することになる。Upper address (001) 2 from CPU 2
The control circuit 72 which has taken in outputs the CS signal to the chip select CS input of the memory 73. In addition, the control circuit 7
An R / W signal is given to CPU 2 from CPU 2. This R /
The W signal is a signal instructing which of writing and reading processing is to be performed, and is given as an L signal in the case of the writing processing and an H signal in the case of the reading processing. Since the writing process is performed now, the L signal is given. Then, the control circuit 72 outputs a write enable signal to the W input of the memory 73 based on the R / W signal. In addition, when reading data, R /
The H signal is given as the W signal, and the control circuit 72 outputs the read enable signal to the R input.
【０００６】以上のように、制御回路７２からはＣＳ信
号および書き込み許可信号が出力され、メモリ７３はこ
れらの両信号を受けた時点で、バスライン７１を通じて
与えられたデータを書き込む。尚、上記アドレスデータ
（００１１０１００）2のうち、後の５桁（１０１０
０）2は下位アドレスを示している。この下位アドレス
は、メモリ７３中の書き込み番地を示すもので、メモリ
７３は下位アドレスを取り込んで（１０１００）2の記
憶領域にデータを書き込み記憶する。データの処理が終
了すると、制御回路７２は、オア回路Ｇ３を介してＣＰ
Ｕ２に応答信号を出力する。ＣＰＵ２は、この応答信号
によってデータ処理の終了を認識する。As described above, the CS signal and the write enable signal are output from the control circuit 72, and the memory 73 writes the data given through the bus line 71 at the time of receiving these signals. Of the above address data (00110100) 2 , the last 5 digits (1010
0) 2 indicates a lower address. This lower address indicates a write address in the memory 73, and the memory 73 fetches the lower address and writes and stores the data in the storage area of (10100) 2 . When the data processing is completed, the control circuit 72 sends the CP via the OR circuit G3.
Output a response signal to U2. The CPU 2 recognizes the end of the data processing based on this response signal.
【０００７】ところで、バスライン７１上には次々と新
たなデータが出力されており、上記のようにアドレスデ
ータの指示に基づいて、各メモリに順次、書き込まれて
いる。したがって、新たなデータの出力直後は、前のデ
ータ内容との関連でデータが不安定な状態にある。仮
に、このような不安定なデータをメモリに書き込んだと
すると、誤ったデータが記憶されてしまうことになる。
つまり、ＣＰＵ２がバスライン７１を介してデータを出
力した直後、制御回路７２が直ちにＣＳ信号および書き
込み許可信号を出力すると誤動作の虞がある。By the way, new data is sequentially output onto the bus line 71, and is sequentially written in each memory based on the instruction of the address data as described above. Therefore, immediately after the output of new data, the data is in an unstable state in relation to the previous data content. If such unstable data were written to the memory, incorrect data would be stored.
That is, if the control circuit 72 immediately outputs the CS signal and the write enable signal immediately after the CPU 2 outputs the data via the bus line 71, there is a risk of malfunction.
【０００８】このため制御回路は、ＣＳ信号の出力後、
一定時間遅らせて書き込み許可信号をメモリに出力する
ようにしている。制御回路がこのような時間差を発生さ
せることによって、バスライン７１上のデータの安定を
待って書き込み処理を行うことが可能になる。尚、ＣＰ
Ｕ２からデータの読み出し指令があった場合も同様で、
安定したデータを読み出すために、制御回路はメモリの
Ｒ入力に一定時間遅らせて読み出し許可信号を出力す
る。Therefore, the control circuit, after outputting the CS signal,
The write enable signal is output to the memory with a delay of a certain time. When the control circuit generates such a time difference, it becomes possible to wait for the data on the bus line 71 to stabilize before performing the writing process. In addition, CP
The same applies when there is a data read command from U2.
In order to read stable data, the control circuit outputs a read enable signal to the R input of the memory with a certain delay.
【０００９】制御回路からの書き込み許可信号や読み出
し許可信号を一定時間遅らせる方法としては、遅延回路
や論理回路が用いられている。制御回路に内蔵されてい
る遅延回路等の回路構成を組替えることで、遅延時間の
調整が可能となる。As a method of delaying the write permission signal and the read permission signal from the control circuit for a fixed time, a delay circuit or a logic circuit is used. The delay time can be adjusted by changing the circuit configuration such as the delay circuit built in the control circuit.
【００１０】[0010]
【発明が解決しようとする課題】従来の制御信号発生装
置には、以下のような問題があった。上記のように、デ
ータ内容の安定を待って処理を行うため、制御回路はＣ
Ｓ信号の発信後、一定時間遅らせて書き込み許可信号等
をメモリに出力する。そして、このような時間差を発生
させるために遅延回路や論理回路が用いられている。The conventional control signal generator has the following problems. As described above, the control circuit waits for stabilization of the data contents before processing, so the control circuit
After transmitting the S signal, a write enable signal or the like is output to the memory with a delay of a certain time. A delay circuit or a logic circuit is used to generate such a time difference.
【００１１】ここで、この遅延時間、つまりデータ内容
が安定するまでの時間は、制御対象（例えばメモリ）に
よって区々であり、これら制御対象に応じて遅延時間を
設定する必要がある。ところが、遅延回路や論理回路の
構成によって時間差を発生させている従来の制御回路に
おいては、遅延時間を変更する場合、回路構成の組み替
えを行わなければならない。すなわち、様々な遅延時間
に柔軟に対応することができない。Here, this delay time, that is, the time until the data content stabilizes, varies depending on the control target (for example, memory), and it is necessary to set the delay time according to these control targets. However, in the conventional control circuit in which the time difference is generated by the configuration of the delay circuit or the logic circuit, the circuit configuration must be recombined when the delay time is changed. That is, it is not possible to flexibly deal with various delay times.
【００１２】また、各制御回路に付与されている個別上
位アドレスも、制御回路内の回路構成を組み替えること
によって特定されている。したがって、個別上位アドレ
スの変更を容易に行うことができない。Further, the individual upper address assigned to each control circuit is also specified by rearranging the circuit configuration in the control circuit. Therefore, the individual upper address cannot be changed easily.
【００１３】以上のように、従来の制御回路は汎用性に
乏しく、例えば遅延時間や個別上位アドレスなどを変更
しようとする場合、回路の組み替え作業が必要であると
いう問題があった。そこで本発明は、アドレス設定値や
タイミング設定値を書き換えることにより、容易に発生
信号を制御することができる制御信号発生装置の提供を
目的とする。As described above, the conventional control circuit is poor in versatility, and there is a problem that the circuit rearrangement work is required when changing the delay time or the individual upper address, for example. Therefore, it is an object of the present invention to provide a control signal generator capable of easily controlling a generated signal by rewriting an address setting value and a timing setting value.
【００１４】[0014]
【課題を解決するための手段】請求項１の制御信号発生
装置は、書き換え可能なアドレス設定値を記憶するアド
レス設定値記憶手段を備えており、前記アドレス信号、
およびアドレス設定値記憶手段に記憶されたアドレス設
定値に基づいてアドレス選択信号を出力し、書き換え可
能なタイミング設定値を記憶するタイミング設定値記憶
手段を備えており、前記動作信号、およびタイミング設
定値記憶手段に記憶されたタイミング設定値に基づいて
タイミング信号を出力する、ことを特徴としている。A control signal generator according to a first aspect of the present invention comprises address setting value storage means for storing a rewritable address setting value.
And a timing set value storage means for outputting an address selection signal based on the address set value stored in the address set value storage means and storing a rewritable timing set value, and the operation signal and the timing set value. It is characterized in that the timing signal is output based on the timing set value stored in the storage means.
【００１５】請求項２の制御信号発生装置は、書き換え
可能なアドレス設定値を記憶するアドレス設定値記憶手
段、アドレス信号とアドレス設定値とに基づいてアドレ
ス一致信号を出力するアドレス一致信号出力手段、書き
換え可能なタイミング設定値を記憶するタイミング設定
値記憶手段、動作信号、アドレス一致信号、およびタイ
ミング設定値に基づいてアドレス選択信号およびタイミ
ング信号を出力するタイミング制御手段、を備えたこと
を特徴としている。A control signal generator according to a second aspect of the present invention is an address set value storage means for storing a rewritable address set value, an address match signal output means for outputting an address match signal based on the address signal and the address set value, A timing setting value storage means for storing a rewritable timing setting value, an operation signal, an address coincidence signal, and a timing control means for outputting an address selection signal and a timing signal based on the timing setting value are provided. .
【００１６】請求項３の制御信号発生装置は、アドレス
設定値記憶手段に記憶されているアドレス設定値もしく
はタイミング設定値記憶手段に記憶されているタイミン
グ設定値は、設定値アドレス信号および設定値変更信号
に基づいて書き換えられることを特徴としている。According to another aspect of the control signal generator of the present invention, the address set value stored in the address set value storage means or the timing set value stored in the timing set value storage means is the set value address signal and the set value change. It is characterized by being rewritten based on a signal.
【００１７】請求項４の制御信号発生装置は、状態信号
と前記設定アドレス信号とに基づいて設定アドレス一致
信号を出力する設定アドレス一致信号出力手段が設けら
れており、設定アドレス一致信号が出力された場合にの
み、アドレス設定値もしくはタイミング設定値が書き換
えられる、ことを特徴としている。According to another aspect of the present invention, there is provided a set address match signal output means for outputting a set address match signal based on a status signal and the set address signal, and the set address match signal is output. The feature is that the address setting value or the timing setting value is rewritten only when
【００１８】請求項５の制御信号発生装置は、アドレス
設定値もしくはタイミング設定値を書き換えている間
は、アドレス選択信号もしくはタイミング信号の出力を
禁止することを特徴としている。The control signal generator of the present invention is characterized in that the output of the address selection signal or the timing signal is prohibited while the address setting value or the timing setting value is being rewritten.
【００１９】請求項６の制御信号発生装置は、書き換え
可能なアドレス設定値および書き換え可能なタイミング
設定値を記憶する複数の設定値記憶手段、各設定値記憶
手段に対応して設けられている複数のアドレス一致信号
出力手段であって、アドレス信号と、各設定値記憶手段
に記憶されている前記アドレス設定値とに基づいてアド
レス一致信号を出力する複数のアドレス一致信号出力手
段、前記タイミング設定値と、前記アドレス一致信号と
に基づいて切り換え信号を出力する切り換え信号出力手
段、動作信号、前記アドレス一致信号、および前記切り
換え信号に基づいて、アドレス選択信号およびタイミン
グ信号を出力するタイミング制御手段、を備えたことを
特徴としている。According to another aspect of the control signal generator of the present invention, a plurality of set value storage means for storing rewritable address set values and rewritable timing set values, and a plurality of set value storage means are provided corresponding to each set value storage means. Address match signal output means for outputting an address match signal based on an address signal and the address set value stored in each set value storage means, and the timing set value And a switching signal output means for outputting a switching signal based on the address coincidence signal, an operation signal, the address coincidence signal, and a timing control means for outputting an address selection signal and a timing signal based on the switching signal. It is characterized by having.
【００２０】[0020]
【作用】請求項１または請求項２の制御信号発生装置に
おいては、アドレス設定値またはタイミング設定値が書
き換え可能である。したがって、これらの設定値を任意
に変更することができる。In the control signal generator of the first or second aspect, the address setting value or the timing setting value can be rewritten. Therefore, these set values can be arbitrarily changed.
【００２１】請求項３の制御信号発生装置においては、
アドレス設定値もしくはタイミング設定値は、設定値ア
ドレス信号および設定値変更信号に基づいて書き換えら
れる。したがって、これらの設定値の書き換えを容易に
行うことができる。In the control signal generator of claim 3,
The address set value or the timing set value is rewritten based on the set value address signal and the set value change signal. Therefore, it is possible to easily rewrite these set values.
【００２２】請求項４の制御信号発生装置においては、
設定アドレス一致信号出力手段は、状態信号と設定アド
レス信号とに基づいて設定アドレス一致信号を出力す
る。そして、設定アドレス一致信号出力手段から設定ア
ドレス一致信号が出力された場合にのみ、アドレス設定
値もしくはタイミング設定値が書き換えられる。したが
って、状態信号を設定アドレス一致信号出力手段に与え
なければ、アドレス設定値もしくはタイミング設定値の
書き換えを禁止することができ、他の記憶手段に付与さ
れているアドレスと同じ値をアドレス設定値として用い
ることができる。請求項５の制御信号発生装置において
は、アドレス設定値もしくはタイミング設定値を書き換
えている間は、アドレス選択信号もしくはタイミング信
号の出力が禁止される。したがって、書き換えにより設
定値が不安定な状態にある間は、アドレス選択信号もし
くはタイミング信号が出力されないようにすることがで
きる。In the control signal generator of claim 4,
The set address match signal output means outputs the set address match signal based on the status signal and the set address signal. The address setting value or the timing setting value is rewritten only when the setting address matching signal output means outputs the setting address matching signal. Therefore, unless the status signal is given to the set address coincidence signal output means, the rewriting of the address set value or the timing set value can be prohibited, and the same value as the address given to the other storage means is set as the address set value. Can be used. In the control signal generator of the fifth aspect, the output of the address selection signal or the timing signal is prohibited while the address setting value or the timing setting value is being rewritten. Therefore, it is possible to prevent the address selection signal or the timing signal from being output while the set value is unstable due to the rewriting.
【００２３】請求項６の制御信号発生装置においては、
切り換え信号出力手段は、タイミング設定値と、アドレ
ス一致信号とに基づいて切り換え信号を出力する。そし
て、タイミング制御手段は、動作信号、アドレス一致信
号、および切り換え信号に基づいて、アドレス選択信号
およびタイミング信号を出力する。したがって、複数の
設定値記憶手段、アドレス一致信号出力手段に対して、
タイミング制御手段を共有化することができる。In the control signal generator of claim 6,
The switching signal output means outputs the switching signal based on the timing set value and the address coincidence signal. Then, the timing control means outputs the address selection signal and the timing signal based on the operation signal, the address coincidence signal, and the switching signal. Therefore, for a plurality of set value storage means and address match signal output means,
The timing control means can be shared.
【００２４】[0024]
【実施例】本発明に係る制御信号発生装置の一実施例を
図面に基づいて説明する。図１は本実施例における制御
信号発生装置１０のブロック図であり、図９に示される
制御回路７２、７４…の代わりとして設けられる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a control signal generator according to the present invention will be described with reference to the drawings. 1 is a block diagram of a control signal generator 10 according to this embodiment, which is provided in place of the control circuits 72, 74 ... Shown in FIG.
【００２５】すなわち、この制御信号発生装置１０には
それぞれ個別上位アドレスが付与されており、バスライ
ン７０を通じて送信されるアドレスデータを取り込んで
自己の個別上位アドレスが指定されたか否かを判別す
る。また、この制御信号発生装置１０は、自己の個別上
位アドレスが指定された場合、メモリに向けてＣＳ信号
を出力する。さらに、ＣＳ信号出力後、一定時間遅らせ
て書き込み信号または読み出し信号を出力し、バスライ
ン７１上のデータが安定するのを待って処理を行う。That is, each control signal generator 10 is provided with an individual upper address, and the address data transmitted through the bus line 70 is fetched to determine whether or not its own individual upper address is designated. Further, the control signal generator 10 outputs the CS signal to the memory when its own individual upper address is designated. Further, after the CS signal is output, a write signal or a read signal is output after a delay of a certain time, and the process is performed after the data on the bus line 71 is stabilized.
【００２６】まず、図１に基づいて、制御信号発生装置
１０がアドレスデータを取り込み、自己の個別上位アド
レスが指定されたかを判別する場合の動作を説明する。
図に示すように、制御信号発生装置１０内には設定レジ
スタ８が設けられており、この設定レジスタ８には設定
アドレス情報および設定制御情報が記憶されている。設
定アドレス情報および設定制御情報の詳細な内容を図３
に掲げる。例えば、設定アドレス情報として、個別上位
アドレス（００１０００００）2およびマスクビット
（０００１１１１１）2が記憶されているとする。この
マスクビット（０００１１１１１）2は、個別上位アド
レス（００１０００００）2の中から後の５桁を排除す
ることを示しており、その結果、この制御信号発生装置
１０の個別上位アドレスは（００１）2であることが認
識される。First, the operation in the case where the control signal generator 10 fetches address data and determines whether or not its own individual upper address is designated will be described with reference to FIG.
As shown in the figure, a setting register 8 is provided in the control signal generator 10, and the setting register 8 stores setting address information and setting control information. Figure 3 shows the detailed contents of the setting address information and setting control information.
Listed. For example, it is assumed that the individual upper address (0010000) 2 and the mask bit (00011111) 2 are stored as the set address information. The mask bits (00011111) 2 is shown to eliminate the 5 digits after from the individual upper address (00100000) 2. As a result, the individual upper address of the control signal generator 10 (001) 2 Is recognized.
【００２７】制御信号発生装置１０には、さらに比較器
Ｈ１が設けられている。この比較器Ｈ１は、上記設定ア
ドレス情報と、バスライン７０を通じてＣＰＵ２から送
信されるアドレスデータ（図９参照）とを取り込み、こ
れらを比較する。そして、両者が一致する場合に、タイ
ミング制御回路６に向けてアドレス一致信号を出力す
る。The control signal generator 10 is further provided with a comparator H1. The comparator H1 fetches the set address information and the address data (see FIG. 9) transmitted from the CPU 2 through the bus line 70 and compares them. When the two match, an address match signal is output to the timing control circuit 6.
【００２８】今、仮にバスライン７０を通じてＣＰＵ２
からアドレスデータ（００１１０１００）2が送信され
たとする。このアドレスデータの中、前の３桁（００
１）2が上位アドレスを示している。比較器Ｈ１はアド
レスデータ（００１１０１００）2を取り込むと同時
に、設定レジスタ８から設定アドレス情報を読み込む。
この場合、設定アドレス情報は、前に述べたように個別
上位アドレス（００１）2として認識されるので、この
制御信号発生装置１０は自己の個別上位アドレスが指定
されたことを知り、アドレス一致信号を出力する。Now, suppose that the CPU 2 is temporarily operated through the bus line 70.
It is assumed that the address data (00110100) 2 is transmitted from. The last 3 digits (00
1) 2 indicates the upper address. The comparator H1 takes in the address data (00110100) 2 and at the same time reads the set address information from the setting register 8.
In this case, since the set address information is recognized as the individual upper address (001) 2 as described above, the control signal generator 10 knows that its own individual upper address is designated, and the address match signal Is output.
【００２９】次に、アドレス一致信号を受け取ったタイ
ミング制御回路６の動作の詳細を説明する。例えばこの
場合、ＣＰＵ２からはデータの書き込みの指令が与えら
れているとする。具体的には、ＣＰＵ２からのＲ／Ｗ信
号が、書き込みを指示するＬ信号として与えられる（図
１、図９参照）。Ｒ／Ｗ信号としてのこのＬ信号は、直
接、タイミング制御回路６内に取り込まれる。なお、図
４に各種の信号出力のタイミングチャートを掲げる。Next, the operation of the timing control circuit 6 which receives the address match signal will be described in detail. For example, in this case, it is assumed that a command for writing data is given from the CPU 2. Specifically, the R / W signal from the CPU 2 is given as the L signal instructing the writing (see FIGS. 1 and 9). This L signal as an R / W signal is directly taken into the timing control circuit 6. Note that FIG. 4 shows a timing chart of various signal outputs.
【００３０】タイミング制御回路６の詳細な回路構成を
図２に示す。まず、比較器Ｈ１（図１）からのアドレス
一致信号は、アンド回路Ｄ１に与えられ、有効信号（１
１１１１１１１）2が入力されていることを条件に、メ
モリに向けてＣＳ信号が出力される（図４のタイミング
チャートおよび図１、図９参照）。この有効信号は設定
レジスタ８内に記憶されており、電源入力時のプログラ
ム起動後、各データが安定した時点で（０００００００
０）2から（１１１１１１１１）2に書き換えられる。A detailed circuit configuration of the timing control circuit 6 is shown in FIG. First, the address match signal from the comparator H1 (FIG. 1) is given to the AND circuit D1, and the valid signal (1
11111111) 2 is input, the CS signal is output to the memory (see the timing chart of FIG. 4 and FIGS. 1 and 9). This valid signal is stored in the setting register 8, and when each data becomes stable after starting the program at power input (0000000).
It is rewritten from 0) 2 to (11111111) 2 .
【００３１】ＣＳ信号がメモリに対して出力されるとと
もに、タイミング制御回路６内のタイマー５２、５３、
５４がスタートするようになっている。更に、アドレス
一致信号は反転回路Ｋ１を介し、フリップフロップＦ
１、Ｆ２、Ｆ３のＲ入力に与えられ、各フリップフロッ
プをリセットする。While the CS signal is output to the memory, the timers 52, 53 in the timing control circuit 6,
54 is set to start. Further, the address match signal is sent to the flip-flop F through the inverting circuit K1.
It is applied to the R inputs of 1, F2 and F3 to reset each flip-flop.
【００３２】一方、ＣＰＵ２からは、前述のようにＲ／
Ｗ信号がＬ信号としてタイミング制御回路６に与えられ
ている（図４のタイミングチャート参照）。このＬ信号
は反転回路Ｋ２によりＨ信号となってアンド回路Ｄ３に
与えられる。また、アンド回路Ｄ３には、設定レジスタ
８（図１）に記憶されている設定制御情報の中から、書
き込み可能信号が取り込まれる。On the other hand, from the CPU 2, R /
The W signal is given to the timing control circuit 6 as the L signal (see the timing chart of FIG. 4). This L signal becomes an H signal by the inverting circuit K2 and is given to the AND circuit D3. Further, a writable signal is fetched from the setting control information stored in the setting register 8 (FIG. 1) to the AND circuit D3.
【００３３】この場合の書き込み可能信号は、図３に示
すように（１１１１１１１１）2であり、その結果、ア
ンド回路Ｄ３は書き込みが許されていることを認識して
信号を出力する。この書き込み可能信号自体も、自在に
書き換え制御できるようになっている。書き込み可能信
号を（００００００００）2にしておけば、このタイミ
ング制御回路６からの書き込み許可信号の出力を禁止す
ることができ、メモリをデータ読み出し専用にすること
ができる。なお、同様に読み出し可能信号を（００００
００００）2にすれば、読み出しを禁止することができ
る。The writable signal in this case is (11111111) 2 as shown in FIG. 3, and as a result, the AND circuit D3 recognizes that writing is permitted and outputs a signal. This writable signal itself can also be freely rewritten and controlled. If the writable signal is set to (00000000) 2 , the output of the write enable signal from the timing control circuit 6 can be prohibited, and the memory can be exclusively used for reading data. Similarly, the readable signal is set to (0000
If it is set to 0000) 2 , reading can be prohibited.
【００３４】アンド回路Ｄ３からの出力信号は、まず、
アンド回路Ｄ５に取り込まれる。そして、アンド回路Ｄ
５はメモリに向けて書き込み許可信号を出力するため、
フリップフロップＦ２から信号が与えられるのを待つ状
態になる。また、アンド回路Ｄ３からの出力信号は、オ
ア回路Ｇ１を介してアンド回路Ｄ６にも取り込まれる。
このアンド回路Ｄ６も、フリップフロップＦ３からの信
号を待って応答信号を出力する。The output signal from the AND circuit D3 is
It is taken into the AND circuit D5. And circuit D
Since 5 outputs a write enable signal to the memory,
It is in a state of waiting for a signal to be given from the flip-flop F2. The output signal from the AND circuit D3 is also fetched into the AND circuit D6 via the OR circuit G1.
The AND circuit D6 also waits for a signal from the flip-flop F3 and outputs a response signal.
【００３５】一方、比較器Ｈ３はタイマー５３からのタ
イマー、および書き込み信号設定値を取り込み、これら
を比較する。この書き込み信号設定値は、設定レジスタ
８内に設定制御情報として記憶されている。本実施例に
おいては、図３に示すように（００１１００００）2が
記憶されており、これは３０μSECに対応している。つ
まり、比較器Ｈ３は、アドレス一致信号によってタイマ
ー５３がスタートした後、３０μSEC経過時点で、フリ
ップフロップＦ２のＳ入力に向けて信号出力を行う（図
４のタイミングチャート参照）。On the other hand, the comparator H3 fetches the timer and the write signal set value from the timer 53 and compares them. This write signal setting value is stored in the setting register 8 as setting control information. In this embodiment, (00110000) 2 is stored as shown in FIG. 3, which corresponds to 30 μSEC. That is, the comparator H3 outputs a signal toward the S input of the flip-flop F2 when 30 μSEC has elapsed after the timer 53 was started by the address match signal (see the timing chart of FIG. 4).
【００３６】フリップフロップＦ２のＳ入力への信号入
力に伴い、フリップフロップＦ２はアンド回路Ｄ５に信
号を与える。こうして、アンド回路Ｄ５からは、メモリ
のＷ入力に向けて書き込み許可信号が出力され、メモリ
はバスライン７１を介して送られるデータの書き込み処
理を行う（図１、図９参照）。With the signal input to the S input of the flip-flop F2, the flip-flop F2 gives a signal to the AND circuit D5. In this way, the AND circuit D5 outputs the write enable signal to the W input of the memory, and the memory performs the writing process of the data sent via the bus line 71 (see FIGS. 1 and 9).
【００３７】また、比較器Ｈ４もタイマー５４からのタ
イマー、および応答信号設定値を取り込みこれらを比較
している。この応答信号設定値も設定レジスタ８内に記
憶されており、（０１０１００１０）2と設定されてい
る。この設定値は４０μSECに対応している。つまり、
比較器Ｈ４は４０μSEC経過時点（上記書き込み許可信
号出力後１０μSEC経過時点）で、フリップフロップＦ
３のＳ入力に向けて信号出力を行う（図４のタイミング
チャート参照）。Further, the comparator H4 also fetches the timer from the timer 54 and the response signal set value and compares them. This response signal set value is also stored in the setting register 8 and is set to (01010010) 2 . This set value corresponds to 40 μSEC. That is,
When the comparator H4 passes 40 μSEC (10 μSEC after the write enable signal is output), the flip-flop F4
A signal is output to the S input of No. 3 (see the timing chart of FIG. 4).
【００３８】フリップフロップＦ３のＳ入力への信号入
力に伴い、フリップフロップＦ３はアンド回路Ｄ６に信
号を与える。こうして、アンド回路Ｄ６からは、ＣＰＵ
２に向けて応答信号が出力され、ＣＰＵ２はデータの書
き込み処理が終了したことを認識して次の処理動作を開
始する（図１、図９参照）。With the signal input to the S input of the flip-flop F3, the flip-flop F3 supplies a signal to the AND circuit D6. Thus, from the AND circuit D6, the CPU
A response signal is output toward 2, and the CPU 2 recognizes that the data writing process is completed and starts the next processing operation (see FIGS. 1 and 9).
【００３９】なお、設定レジスタ８には設定制御情報と
して読み出し信号設定値（０００１１０００）2も記憶
されている。この設定値は１０μSECに対応しており、
１０μSEC経過時点でアンド回路Ｄ４から読み出し許可
信号が出力されるようになっている。The setting register 8 also stores a read signal setting value (00011000) 2 as setting control information. This set value corresponds to 10μSEC,
When 10 μSEC has elapsed, the AND circuit D4 outputs a read enable signal.
【００４０】以上が制御信号発生装置１０の信号発生動
作である。ここで、設定レジスタ８内に記憶されている
各データは、ＣＰＵ２からの制御に基づいて自在に書き
換え可能になっている。これらのデータ書き換えによっ
て、例えば個別上位アドレスを容易に変更することがで
き、装置の汎用性を高めることができる。また、読み出
し信号設定値、書き込み信号設定値、応答信号設定値な
ども自在に書き換えることができる（図３参照）。つま
り、これらに対応してタイミング制御回路６から出力さ
れる読み出し許可信号、書き込み許可信号、応答信号の
出力時間を任意に変更することができる。さらに、読み
出し可能信号、書き込み可能信号の変更も容易である
（図３参照）。The above is the signal generating operation of the control signal generator 10. Here, each data stored in the setting register 8 can be freely rewritten under the control of the CPU 2. By rewriting these data, for example, the individual upper address can be easily changed, and the versatility of the device can be improved. Further, the read signal set value, the write signal set value, the response signal set value, etc. can be freely rewritten (see FIG. 3). That is, the output time of the read permission signal, the write permission signal, and the response signal output from the timing control circuit 6 can be arbitrarily changed correspondingly. Furthermore, it is easy to change the readable signal and the writable signal (see FIG. 3).
【００４１】以下に、図５を用いて、設定レジスタ８内
のデータ書き換え動作の詳細を説明する。まず、設定レ
ジスタ８内のデータの書き換えを行う場合、ＣＰＵ２は
バスライン７０を通じてアドレスデータを出力する。
今、仮にアドレスデータ（００００１００１）2が出力
されたとする。このアドレスデータの中、前の５桁が上
位設定アドレスを示しており、上位設定アドレス（００
００１）2は比較器Ｈ５に取り込まれる。Details of the data rewriting operation in the setting register 8 will be described below with reference to FIG. First, when rewriting the data in the setting register 8, the CPU 2 outputs the address data through the bus line 70.
Now, assume that address data (00001001) 2 is output. In this address data, the previous 5 digits indicate the upper setting address, and the upper setting address (00
001) 2 is taken into the comparator H5.
【００４２】一方、個別上位設定アドレス値回路３５に
は、設定レジスタ８に付与された個別上位設定アドレス
値（００００１）2が記憶されている。前述のように、
設定レジスタが内蔵された制御信号発生装置は、各メモ
リに対応して複数設けられているので（図９の制御回路
７２、７４…参照）、それぞれの設定レジスタを特定す
るための個別上位設定アドレス値が付与され記憶されて
いる。On the other hand, the individual higher-order set address value circuit 35 stores the individual higher-order set address value (00001) 2 given to the setting register 8. As aforementioned,
Since a plurality of control signal generators each having a built-in setting register are provided corresponding to each memory (see control circuits 72, 74 ... In FIG. 9), an individual upper setting address for specifying each setting register is provided. A value is given and stored.
【００４３】比較器Ｈ５はこの個別上位設定アドレス値
（００００１）2を取り込み、バスライン７０を通じて
与えられた上位設定アドレス（００００１）2と比較す
る。この場合、両者は一致するので、比較器Ｈ５は設定
レジスタ８に向けて設定レジスタ一致信号を出力する。
この設定レジスタ一致信号を受けて設定レジスタ８は、
自己が指定されたことを知り、記憶しているデータを書
き換えるべきことを認識する。The comparator H5 This individual upper set address value (00001) 2 uptake, compared with the upper set address (00001) 2 given through the bus line 70. In this case, since the two match, the comparator H5 outputs the setting register matching signal to the setting register 8.
Upon receiving this setting register match signal, the setting register 8
Knowing that self has been designated, recognizes that the stored data should be rewritten.
【００４４】また、設定レジスタ８には、バスライン７
０を通じて下位設定アドレスが与えられている。この下
位設定アドレスは、設定レジスタ８内の各データ（図
３）の中、いずれのデータを書き換えるのか、つまり設
定レジスタ８内の記憶領域を特定している。具体的に
は、アドレスデータ（００００１００１）2の後の３桁
（００１）2が下位設定アドレスを示している。例え
ば、（００１）2に対応する記憶領域が応答信号設定値
の記憶場所であれば、この応答信号設定値の書き換えを
行うべきことが認識される。Further, the setting register 8 includes the bus line 7
The lower setting address is given through 0. This lower setting address specifies which data in each data (FIG. 3) in the setting register 8 is rewritten, that is, the storage area in the setting register 8 is specified. Specifically, the third digit (001) 2 after the address data (00001001) 2 indicates the lower setting address. For example, if the storage area corresponding to (001) 2 is the storage location of the response signal setting value, it is recognized that the response signal setting value should be rewritten.
【００４５】新たに書き込まれる応答信号設定値のデー
タは、バスライン７１を通じてＣＰＵ２から与えられ
る。なお、図９においては、バスライン７１のデータは
制御回路に取り込まれていないが、本実施例ではバスラ
イン７１は各制御信号発生装置の設定レジスタに接続さ
れている（図示せず）。例えば、バスライン７１から
（０１０１０１１１）2が与えられ、応答信号設定値と
してこの新たなデータが記憶される。The newly written response signal set value data is given from the CPU 2 through the bus line 71. In FIG. 9, the data of the bus line 71 is not taken in by the control circuit, but in the present embodiment, the bus line 71 is connected to the setting register of each control signal generator (not shown). For example, (01010111) 2 is given from the bus line 71, and this new data is stored as the response signal setting value.
【００４６】以上のようにして設定レジスタ８内のデー
タは、ＣＰＵ２からの指令に基づいて容易に書き換えら
れる。なお、個別上位アドレス、書き込み信号設定値、
読み出し信号設定値などについても同様の動作を経て、
設定値の変更が行われる。As described above, the data in the setting register 8 can be easily rewritten based on the instruction from the CPU 2. In addition, individual upper address, write signal setting value,
The same operation is performed for read signal setting values,
The setting value is changed.
【００４７】次に、設定レジスタ８内のデータ書き換え
構造の他の実施例を図６に示す。この実施例では、比較
器Ｈ５から出力された設定アドレス一致信号は、一旦、
アンド回路Ｄ７に取り込まれる。そして、この比較器Ｈ
５にＣＰＵ２からの状態制御信号が与えられて初めて設
定レジスタ８に信号が出力されるようになっている。こ
のように、バスライン７０を通じて、例えばアドレスデ
ータ（００００１００１）2が出力されても、状態制御
信号が与えられない限り設定レジスタ８内のデータの書
き換えが実行されることはない。すなわち、通常の動作
時に、設定レジスタ８内のデータ書き換えを禁止するよ
うにすれば、上記アドレス（００００１００１）2を他
のメモリの個別アドレスとして付与することができる。
こうして、各記憶領域に対し、アドレスの値を効率的に
付与することが可能になる。Next, another embodiment of the data rewriting structure in the setting register 8 is shown in FIG. In this embodiment, the set address match signal output from the comparator H5 is temporarily
It is taken into the AND circuit D7. And this comparator H
The signal is outputted to the setting register 8 only after the state control signal from the CPU 2 is given to the CPU 5. As described above, even if the address data (00001001) 2 is output through the bus line 70, the data in the setting register 8 is not rewritten unless the status control signal is given. That is, if the data rewriting in the setting register 8 is prohibited during normal operation, the address (00001001) 2 can be given as an individual address of another memory.
In this way, it becomes possible to efficiently assign an address value to each storage area.
【００４８】図１に対応する他の実施例を図７に示す。
これはアドレス一致信号の出力制御の他の例である。図
に示すように、アドレス一致信号は一旦、アンド回路Ｄ
８に取り込まれる。そして、このアンド回路Ｄ８には、
設定アドレス一致信号が反転回路Ｋ３を介して与えられ
るようになっている。つまり、設定アドレス一致信号が
出力され、設定レジスタ８内のデータ書き換えが行われ
ている間は、アドレス一致信号の出力が禁止されている
状態になる。こうして、データ書き換え中に、誤ってア
ドレス一致信号が出力されてしまうことを回避すること
ができ、誤動作を確実に防止することができる。Another embodiment corresponding to FIG. 1 is shown in FIG.
This is another example of output control of the address match signal. As shown in the figure, the address match signal is temporarily output from the AND circuit D.
Taken in 8. Then, in the AND circuit D8,
The set address match signal is supplied via the inverting circuit K3. That is, while the set address match signal is output and the data in the setting register 8 is being rewritten, the output of the address match signal is prohibited. In this way, it is possible to prevent the address coincidence signal from being erroneously output during data rewriting, and it is possible to reliably prevent malfunction.
【００４９】次に、図８に他の実施例の回路構成を示
す。前に述べたようにＣＰＵ２は複数の制御信号発生装
置、メモリを制御しており（図９参照）、それぞれの制
御信号発生装置内に設定レジスタやタイミング制御回路
が設けられている。図８に示す回路構成では、この中か
らタイミング制御回路を抜き出し、マルチプレクサ３０
を介してタイミング制御回路６の共有化を図ろうとする
ものである。以下に詳細を説明する。Next, FIG. 8 shows a circuit configuration of another embodiment. As described above, the CPU 2 controls a plurality of control signal generators and memories (see FIG. 9), and each control signal generator has a setting register and a timing control circuit. In the circuit configuration shown in FIG. 8, the timing control circuit is extracted from this and the multiplexer 30
It is intended to share the timing control circuit 6 via the. The details will be described below.
【００５０】バスライン７０を通じて与えられるアドレ
スデータは、各比較器Ｈ６、Ｈ７、Ｈ８に取り込まれ、
それぞれの設定レジスタ８１、８２、８３の個別上位ア
ドレスと比較される。そして、アドレスデータと一致す
る比較器からアドレス一致信号が出力される。このアド
レス一致信号は、まず、マルチプレクサ３０に取り込ま
れる。マルチプレクサ３０は、アドレス一致信号に基づ
いて設定レジスタを選択し、その設定レジスタから所定
の設定制御情報を取り込んでタイミング制御回路６に与
える。The address data given through the bus line 70 is taken into each of the comparators H6, H7 and H8,
It is compared with the individual upper address of each setting register 81, 82, 83. Then, an address match signal is output from the comparator that matches the address data. The address match signal is first fetched by the multiplexer 30. The multiplexer 30 selects a setting register based on the address match signal, fetches predetermined setting control information from the setting register, and supplies it to the timing control circuit 6.
【００５１】なお、比較器から出力されるアドレス一致
信号は、オア回路Ｇ２を介してタイミング制御回路６に
与えられるようになっている。また、タイミング制御回
路６には、ＣＰＵ２からのＲ／Ｗ信号も与えられてい
る。こうして、タイミング制御回路６は、メモリに向け
て各種信号（ＣＳ信号、Ｒ信号、Ｗ信号など）を出力す
る。以上のようにタイミング制御回路を共有化すること
によって、製品のコストダウンを図ることができる。The address coincidence signal output from the comparator is applied to the timing control circuit 6 via the OR circuit G2. Further, the timing control circuit 6 is also supplied with the R / W signal from the CPU 2. In this way, the timing control circuit 6 outputs various signals (CS signal, R signal, W signal, etc.) to the memory. By sharing the timing control circuit as described above, it is possible to reduce the cost of the product.
【００５２】[0052]
【発明の効果】請求項１または請求項２の制御信号発生
装置においては、アドレス設定値またはタイミング設定
値が書き換え可能である。すなわち、これらの設定値を
任意に変更することができる。In the control signal generator of the first or second aspect, the address setting value or the timing setting value can be rewritten. That is, these set values can be arbitrarily changed.
【００５３】したがって、設定値の変更により制御信号
発生装置の汎用性を高めることができる。Therefore, the versatility of the control signal generator can be improved by changing the set value.
【００５４】請求項３の制御信号発生装置においては、
アドレス設定値もしくはタイミング設定値は、設定値ア
ドレス信号および設定値変更信号に基づいて書き換えら
れる。すなわち、これらの設定値の書き換えを容易に行
うことができる。In the control signal generator of claim 3,
The address set value or the timing set value is rewritten based on the set value address signal and the set value change signal. That is, it is possible to easily rewrite these set values.
【００５５】したがって、制御信号発生装置の有用性を
更に高めることができる。Therefore, the usefulness of the control signal generator can be further enhanced.
【００５６】請求項４の制御信号発生装置においては、
設定アドレス一致信号出力手段は、状態信号と設定アド
レス信号とに基づいて設定アドレス一致信号を出力す
る。そして、設定アドレス一致信号出力手段から設定ア
ドレス一致信号が出力された場合にのみ、アドレス設定
値もしくはタイミング設定値が書き換えられる。すなわ
ち、状態信号を設定アドレス一致信号出力手段に与えな
ければ、アドレス設定値もしくはタイミング設定値の書
き換えを禁止することができ、他の記憶手段に付与され
ているアドレスと同じ値をアドレス設定値として用いる
ことができる。In the control signal generator of claim 4,
The set address match signal output means outputs the set address match signal based on the status signal and the set address signal. The address setting value or the timing setting value is rewritten only when the setting address matching signal output means outputs the setting address matching signal. That is, if the status signal is not given to the set address coincidence signal output means, rewriting of the address set value or the timing set value can be prohibited, and the same value as the address given to the other storage means is set as the address set value. Can be used.
【００５７】したがって、他の記憶手段との間でアドレ
ス設定値を効率的に付与することが可能となる。Therefore, the address setting value can be efficiently given to another storage means.
【００５８】請求項５の制御信号発生装置においては、
アドレス設定値もしくはタイミング設定値を書き換えて
いる間は、アドレス選択信号もしくはタイミング信号の
出力が禁止される。すなわち、書き換えにより設定値が
不安定な状態にある間は、アドレス選択信号もしくはタ
イミング信号が出力されないようにすることができる。In the control signal generator of claim 5,
While the address setting value or the timing setting value is being rewritten, the output of the address selection signal or the timing signal is prohibited. That is, it is possible to prevent the address selection signal or the timing signal from being output while the set value is in an unstable state due to rewriting.
【００５９】したがって、誤動作を確実に防止すること
ができる。Therefore, malfunction can be surely prevented.
【００６０】請求項６の制御信号発生装置においては、
切り換え信号出力手段は、タイミング設定値と、アドレ
ス一致信号とに基づいて切り換え信号を出力する。そし
て、タイミング制御手段は、動作信号、アドレス一致信
号、および切り換え信号に基づいて、アドレス選択信号
およびタイミング信号を出力する。すなわち、複数の設
定値記憶手段、アドレス一致信号出力手段に対して、タ
イミング制御手段を共有化することができる。In the control signal generator of claim 6,
The switching signal output means outputs the switching signal based on the timing set value and the address coincidence signal. Then, the timing control means outputs the address selection signal and the timing signal based on the operation signal, the address coincidence signal, and the switching signal. That is, the timing control means can be shared by the plurality of set value storage means and the address coincidence signal output means.
【００６１】したがって、回路構成を簡略することがで
き、製品のコストダウンを図ることができる。Therefore, the circuit structure can be simplified and the cost of the product can be reduced.
【図１】本発明に係る制御信号発生装置の一実施例を示
す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a control signal generator according to the present invention.
【図２】図１のタイミング制御回路の詳細な回路図であ
る。FIG. 2 is a detailed circuit diagram of the timing control circuit of FIG.
【図３】図１の設定レジスタ内の記憶データの内容を示
す図である。FIG. 3 is a diagram showing contents of stored data in a setting register of FIG.
【図４】各種の出力信号のタイミングチャートである。FIG. 4 is a timing chart of various output signals.
【図５】本発明に係る制御信号発生装置の一実施例を示
す回路図である。FIG. 5 is a circuit diagram showing an embodiment of a control signal generator according to the present invention.
【図６】図５に示す回路の他の実施例である。FIG. 6 is another embodiment of the circuit shown in FIG.
【図７】図１に示す回路の他の実施例である。FIG. 7 is another embodiment of the circuit shown in FIG.
【図８】タイミング制御回路を共有化した場合の回路図
である。FIG. 8 is a circuit diagram when a timing control circuit is shared.
【図９】従来のデータ制御の概略を示す回路図である。FIG. 9 is a circuit diagram showing an outline of conventional data control.
２・・・・・ＣＰＵ ６・・・・・タイミング制御回路 ８・・・・・設定レジスタ Ｈ１・・・・比較器 １０・・・・制御信号発生装置 2 ... CPU 6 ... Timing control circuit 8 ... Setting register H1 ... Comparator 10 ... Control signal generator
───────────────────────────────────────────────────── フロントページの続き (72)発明者 忠政 明博 京都府京都市右京区花園土堂町10番地 オ ムロン株式会社内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Akihiro Tadamasa 10 Odoron-cho, Hanazono-cho, Ukyo-ku, Kyoto City, Kyoto Prefecture Omron Corporation
Claims (6)
レス選択信号およびタイミング信号を出力する制御信号
発生装置において、 書き換え可能なアドレス設定値を記憶するアドレス設定
値記憶手段を備えており、 前記アドレス信号、およびアドレス設定値記憶手段に記
憶されたアドレス設定値に基づいてアドレス選択信号を
出力し、 書き換え可能なタイミング設定値を記憶するタイミング
設定値記憶手段を備えており、 前記動作信号、およびタイミング設定値記憶手段に記憶
されたタイミング設定値に基づいてタイミング信号を出
力する、 ことを特徴とする制御信号発生装置。1. A control signal generator for receiving an address signal and an operation signal and outputting an address selection signal and a timing signal, comprising address setting value storage means for storing a rewritable address setting value, An address selection signal is output based on the address signal and the address setting value stored in the address setting value storage means, and a timing setting value storage means for storing a rewritable timing setting value is provided. A control signal generator, which outputs a timing signal based on the timing set value stored in the timing set value storage means.
レス選択信号およびタイミング信号を出力する制御信号
発生装置において、 書き換え可能なアドレス設定値を記憶するアドレス設定
値記憶手段、 アドレス信号とアドレス設定値とに基づいてアドレス一
致信号を出力するアドレス一致信号出力手段、 書き換え可能なタイミング設定値を記憶するタイミング
設定値記憶手段、 動作信号、アドレス一致信号、およびタイミング設定値
に基づいてアドレス選択信号およびタイミング信号を出
力するタイミング制御手段、 を備えたことを特徴とする制御信号発生装置。2. A control signal generator which outputs an address selection signal and a timing signal in response to an address signal and an operation signal, an address set value storage means for storing a rewritable address set value, an address signal and an address setting. An address match signal output means for outputting an address match signal based on the value and a timing set value storage means for storing a rewritable timing set value, an operation signal, an address match signal, and an address selection signal based on the timing set value. A control signal generating device comprising: a timing control unit that outputs a timing signal.
置において、 アドレス設定値記憶手段に記憶されているアドレス設定
値もしくはタイミング設定値記憶手段に記憶されている
タイミング設定値は、設定値アドレス信号および設定値
変更信号に基づいて書き換えられることを特徴とする制
御信号発生装置。3. The control signal generator according to claim 1 or 2, wherein the address set value stored in the address set value storage means or the timing set value stored in the timing set value storage means is a set value. A control signal generator characterized by being rewritten based on an address signal and a set value change signal.
レス一致信号を出力する設定アドレス一致信号出力手段
が設けられており、 設定アドレス一致信号が出力された場合にのみ、アドレ
ス設定値もしくはタイミング設定値が書き換えられる、 ことを特徴とする制御信号発生装置。4. The control signal generator according to claim 3, further comprising a set address match signal output means for outputting a set address match signal based on a status signal and the set address signal. A control signal generator characterized in that the address setting value or the timing setting value is rewritten only when output.
置において、 アドレス設定値もしくはタイミング設定値を書き換えて
いる間は、アドレス選択信号もしくはタイミング信号の
出力を禁止することを特徴とする制御信号発生装置。5. The control signal generator according to claim 1, wherein output of an address selection signal or a timing signal is prohibited while the address setting value or the timing setting value is being rewritten. Signal generator.
換え可能なタイミング設定値を記憶する複数の設定値記
憶手段、 各設定値記憶手段に対応して設けられている複数のアド
レス一致信号出力手段であって、アドレス信号と、各設
定値記憶手段に記憶されている前記アドレス設定値とに
基づいてアドレス一致信号を出力する複数のアドレス一
致信号出力手段、 前記タイミング設定値と、前記アドレス一致信号とに基
づいて切り換え信号を出力する切り換え信号出力手段、 動作信号、前記アドレス一致信号、および前記切り換え
信号に基づいて、アドレス選択信号およびタイミング信
号を出力するタイミング制御手段、 を備えたことを特徴とする制御信号発生装置。6. A plurality of set value storage means for storing rewritable address set values and rewritable timing set values, and a plurality of address coincidence signal output means provided corresponding to each set value storage means. A plurality of address match signal output means for outputting an address match signal based on the address signal and the address set value stored in each set value storage means, the timing set value, and the address match signal. A switching signal output means for outputting a switching signal on the basis of the operation signal; an operation signal; the address coincidence signal; and a timing control means for outputting an address selection signal and a timing signal based on the switching signal. Signal generator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4131260A JPH076078A (en) | 1992-05-25 | 1992-05-25 | Control signal generating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4131260A JPH076078A (en) | 1992-05-25 | 1992-05-25 | Control signal generating device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH076078A true JPH076078A (en) | 1995-01-10 |
Family
ID=15053767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4131260A Pending JPH076078A (en) | 1992-05-25 | 1992-05-25 | Control signal generating device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH076078A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6928499B2 (en) | 2001-11-16 | 2005-08-09 | Renesas Technology Corp. | Microcomputer used in system having external storing unit and/or peripheral unit |
| US7725665B2 (en) | 2004-06-30 | 2010-05-25 | Renesas Technology Corp. | Data processor |
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