JPH0759340A - スイッチング電源回路 - Google Patents
スイッチング電源回路Info
- Publication number
- JPH0759340A JPH0759340A JP22055193A JP22055193A JPH0759340A JP H0759340 A JPH0759340 A JP H0759340A JP 22055193 A JP22055193 A JP 22055193A JP 22055193 A JP22055193 A JP 22055193A JP H0759340 A JPH0759340 A JP H0759340A
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- JP
- Japan
- Prior art keywords
- pulse
- switching
- power supply
- mosfet
- main switch
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Abstract
(57)【要約】
【目的】 MOSFETを同期整流用として用いたスイ
ッチング電源において、主スイッチと同期整流用MOS
FETとの同時オンを防止し、電源効率を向上させる。 【構成】 基準電圧源3とグランドとの間の3つの抵抗
4〜6を直列接続し、比較器7と8との基準電圧V1 と
V2 とを生成する。比較器7,8にてこれ等基準電圧V
1 ,V2 と三角波v3 とを比較し、各比較出力v4 ,v
5 に応じて、主スイッチ1,MOSFET2を夫々オン
オフ制御する。 【効果】 V1 よりV2 は必ず低いので、MOSFET
2の駆動パルスv6 のパルス幅は主スイッチ1のそれよ
りも必ず小となって、両スイッチが同時にオンとなるこ
とはない。
ッチング電源において、主スイッチと同期整流用MOS
FETとの同時オンを防止し、電源効率を向上させる。 【構成】 基準電圧源3とグランドとの間の3つの抵抗
4〜6を直列接続し、比較器7と8との基準電圧V1 と
V2 とを生成する。比較器7,8にてこれ等基準電圧V
1 ,V2 と三角波v3 とを比較し、各比較出力v4 ,v
5 に応じて、主スイッチ1,MOSFET2を夫々オン
オフ制御する。 【効果】 V1 よりV2 は必ず低いので、MOSFET
2の駆動パルスv6 のパルス幅は主スイッチ1のそれよ
りも必ず小となって、両スイッチが同時にオンとなるこ
とはない。
Description
【0001】
【産業上の利用分野】本発明はスイッチング電源回路に
関し、特に整流部にMOSFET同期整流回路を用いた
スイッチング電源回路に関する。
関し、特に整流部にMOSFET同期整流回路を用いた
スイッチング電源回路に関する。
【0002】
【従来の技術】スイッチング電源回路の整流部における
損失を低減することを目的として、MOSFETによる
同期整流方式が採用されている。図3はこの同期整流方
式を用いたスイッチング電源回路の例を示す図である。
損失を低減することを目的として、MOSFETによる
同期整流方式が採用されている。図3はこの同期整流方
式を用いたスイッチング電源回路の例を示す図である。
【0003】図において、トランス12の一次側には入
力電力が、主スイッチ素子であるMOSFET1を介し
てオンオフ制御されることにより印加される。このトラ
ンス12の二次側に誘起される交流電力は整流ダイオー
ド13により整流され、チョークコイル14及びコンデ
ンサ15により平滑化されて直流出力電圧に変換され
る。
力電力が、主スイッチ素子であるMOSFET1を介し
てオンオフ制御されることにより印加される。このトラ
ンス12の二次側に誘起される交流電力は整流ダイオー
ド13により整流され、チョークコイル14及びコンデ
ンサ15により平滑化されて直流出力電圧に変換され
る。
【0004】整流回路部には転流用(フライホイール
用)の同期整流MOSFET2が設けられており、この
MOSFET2は基本的には主スイッチ素子1のオンオ
フと同期してオンオフする様に制御される。
用)の同期整流MOSFET2が設けられており、この
MOSFET2は基本的には主スイッチ素子1のオンオ
フと同期してオンオフする様に制御される。
【0005】すなわち、主スイッチ素子1がオンのとき
ダイオード13はオンとなり、MOSFET2はオフと
なって、電源の入力から出力へエネルギの供給が行われ
る。また、主スイッチ素子1がオフのときダイオード1
3はオフとなり、MOSFET2はオンとなって、チョ
ークコイル14の蓄積エネルギにより電源の出力へエネ
ルギが供給されるのである。
ダイオード13はオンとなり、MOSFET2はオフと
なって、電源の入力から出力へエネルギの供給が行われ
る。また、主スイッチ素子1がオフのときダイオード1
3はオフとなり、MOSFET2はオンとなって、チョ
ークコイル14の蓄積エネルギにより電源の出力へエネ
ルギが供給されるのである。
【0006】これ等両スイッチ素子1,2のオンオフ制
御パルスを生成する駆動回路について説明する。基準電
圧源3とグランドとの間に2つの抵抗4,5が直列に接
続され、この直列接続点の電位が比較器7の一入力へ印
加され、その他入力には三角波発振器10の出力が印加
されている。
御パルスを生成する駆動回路について説明する。基準電
圧源3とグランドとの間に2つの抵抗4,5が直列に接
続され、この直列接続点の電位が比較器7の一入力へ印
加され、その他入力には三角波発振器10の出力が印加
されている。
【0007】この比較器7の出力が主スイッチ素子1の
オンオフパルスとなる。この比較器7の出力はインバー
タ9にて反転されてMOSFET2のオンオフパルスと
なっている。
オンオフパルスとなる。この比較器7の出力はインバー
タ9にて反転されてMOSFET2のオンオフパルスと
なっている。
【0008】制御回路11は電源出力電圧を監視してお
り、この出力電圧と基準レベルとの差に応じて抵抗4を
制御して比較器7の比較基準電圧レベルをコントロール
するようになっており、これにより、主スイッチ素子1
のオン期間を制御するようにして、出力電圧レベルを一
定に維持しているのである。
り、この出力電圧と基準レベルとの差に応じて抵抗4を
制御して比較器7の比較基準電圧レベルをコントロール
するようになっており、これにより、主スイッチ素子1
のオン期間を制御するようにして、出力電圧レベルを一
定に維持しているのである。
【0009】
【発明が解決しようとする課題】この様な従来のMOS
FET同期整流型スイッチング電源回路では、インバー
タ9の動作遅延,MOSFETのゲート容量による動作
遅延(特にフライホイール側の同期整流用MOSFET
2)等により、主スイッチ素子1のオンオフ動作に対し
てMOSFET2のオンオフ動作が遅れ、両素子1,2
の同時オンが生じ、よって電源の効率が低下するという
欠点がある。
FET同期整流型スイッチング電源回路では、インバー
タ9の動作遅延,MOSFETのゲート容量による動作
遅延(特にフライホイール側の同期整流用MOSFET
2)等により、主スイッチ素子1のオンオフ動作に対し
てMOSFET2のオンオフ動作が遅れ、両素子1,2
の同時オンが生じ、よって電源の効率が低下するという
欠点がある。
【0010】そこで、本発明はかかる従来のものの欠点
を解決すべくなされたものであって、その目的とすると
ころは、両スイッチ素子の同時オンの発生をなくして電
源効率を向上させたスイッチング電源回路を提供するこ
とである。
を解決すべくなされたものであって、その目的とすると
ころは、両スイッチ素子の同時オンの発生をなくして電
源効率を向上させたスイッチング電源回路を提供するこ
とである。
【0011】
【課題を解決するための手段】本発明によれば、トラン
スと、このトランスへの一次側供給電力をスイッチング
する主スイッチ素子と、前記トランスの二次側出力電力
を平滑整流する平滑整流手段と、この平滑整流手段に設
けられて前記主スイッチ素子のオンオフ動作と略同期し
てオンオフ制御される同期整流用スイッチ素子とを含む
スイッチング電源回路であって、前記主スイッチ素子の
スイッチングパルスのパルス幅よりも広いパルス幅を有
する第2のスイッチングパルスを生成するパルス生成手
段を有し、この第2のスイッチングパルスに応じて前記
同期整流用スイッチング素子のオンオフ制御を行うよう
にしたことを特徴とするスイッチング電源回路が得られ
る。
スと、このトランスへの一次側供給電力をスイッチング
する主スイッチ素子と、前記トランスの二次側出力電力
を平滑整流する平滑整流手段と、この平滑整流手段に設
けられて前記主スイッチ素子のオンオフ動作と略同期し
てオンオフ制御される同期整流用スイッチ素子とを含む
スイッチング電源回路であって、前記主スイッチ素子の
スイッチングパルスのパルス幅よりも広いパルス幅を有
する第2のスイッチングパルスを生成するパルス生成手
段を有し、この第2のスイッチングパルスに応じて前記
同期整流用スイッチング素子のオンオフ制御を行うよう
にしたことを特徴とするスイッチング電源回路が得られ
る。
【0012】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。
る。
【0013】図1は本発明の実施例の回路図であり、図
3と同等部分は同一符号により示している。MOSFE
T同期整流用駆動回路の部分についてのみ説明する。
3と同等部分は同一符号により示している。MOSFE
T同期整流用駆動回路の部分についてのみ説明する。
【0014】基準電圧発生用として、基準電圧源3とグ
ランドとの間の3つの抵抗4〜6が直列に接続される。
抵抗4,5の直列接続点の電圧V1 が比較器7の基準電
圧とされ、抵抗5,6の直列接続点の電圧V2 が比較器
8の基準電圧とされる。
ランドとの間の3つの抵抗4〜6が直列に接続される。
抵抗4,5の直列接続点の電圧V1 が比較器7の基準電
圧とされ、抵抗5,6の直列接続点の電圧V2 が比較器
8の基準電圧とされる。
【0015】各比較器7,8の他入力には、三角波発振
器10の出力が印加されており、比較器7の比較出力v
4 が主スイッチ素子1のオンオフパルスとなる。また、
比較器8の出力v5 はインバータ9にて反転され、この
反転出力v6 がMOSFET2のオンオフパルスとなっ
ている。
器10の出力が印加されており、比較器7の比較出力v
4 が主スイッチ素子1のオンオフパルスとなる。また、
比較器8の出力v5 はインバータ9にて反転され、この
反転出力v6 がMOSFET2のオンオフパルスとなっ
ている。
【0016】尚、他の構成は図3のそれと同一であって
その説明は省略する。
その説明は省略する。
【0017】制御回路11の出力制御信号により抵抗4
の値を変化させて電圧V1 及びV2を変化させ、この基
準電圧V1 ,V2 を三角波v3 とレベル比較することに
よって比較器7及び8の出力パルスv4 及びv5 のパル
ス幅を制御している。
の値を変化させて電圧V1 及びV2を変化させ、この基
準電圧V1 ,V2 を三角波v3 とレベル比較することに
よって比較器7及び8の出力パルスv4 及びv5 のパル
ス幅を制御している。
【0018】ここで、抵抗4,5,6の各値をR4 ,R
5 ,R6 とすると、 V1 =Vref ・( R5 +R6 )/(R4 +R5 +R6 ) V2 =Vref ・R6 /(R4 +R5 +R6 ) となる。
5 ,R6 とすると、 V1 =Vref ・( R5 +R6 )/(R4 +R5 +R6 ) V2 =Vref ・R6 /(R4 +R5 +R6 ) となる。
【0019】電圧V2 はV1 よりも必ず低くなるため
に、パルスv5 のパルス幅は、図2に示す如く、パルス
v4 のそれよりも必ず広くなる。また、抵抗4の値R4
の変化に対して電圧V2 はV1 に追従して変化するの
で、パルスv5 のパルス幅もパルスv4 のそれに追従し
て変化することになる。
に、パルスv5 のパルス幅は、図2に示す如く、パルス
v4 のそれよりも必ず広くなる。また、抵抗4の値R4
の変化に対して電圧V2 はV1 に追従して変化するの
で、パルスv5 のパルス幅もパルスv4 のそれに追従し
て変化することになる。
【0020】このパルスv4 により主スイッチ素子1の
ゲートを駆動し、一方パルスv5 の反転パルスv6 によ
りMOSFET2のゲートを駆動しているので、両素子
1,2が共にオフする期間t1 〜t2 ,t3 〜t4 を作
ることができ、この期間がデッドタイムTD となる。
ゲートを駆動し、一方パルスv5 の反転パルスv6 によ
りMOSFET2のゲートを駆動しているので、両素子
1,2が共にオフする期間t1 〜t2 ,t3 〜t4 を作
ることができ、この期間がデッドタイムTD となる。
【0021】従って、主スイッチ素子1がオンする時刻
t2 よりTD だけ前の時刻t1 にてMOSFET2がオ
フするので、時刻t1 〜t2 の間にMOSFET2は完
全にオフとなり、両素子1,2の同時オンは防止され
る。
t2 よりTD だけ前の時刻t1 にてMOSFET2がオ
フするので、時刻t1 〜t2 の間にMOSFET2は完
全にオフとなり、両素子1,2の同時オンは防止され
る。
【0022】また、時刻t3 〜t4 の間にMOSFET
2のボディダイオードがオンすることにより、このボデ
ィダイオードの導通損失及びリカバリ電流による損失が
発生するが、主スイッチ1とMOSFET2とが同時に
オンしない範囲で、TD を可能な限り短く設定すれば、
電源の効率を最大にできることになる。
2のボディダイオードがオンすることにより、このボデ
ィダイオードの導通損失及びリカバリ電流による損失が
発生するが、主スイッチ1とMOSFET2とが同時に
オンしない範囲で、TD を可能な限り短く設定すれば、
電源の効率を最大にできることになる。
【0023】更に、電源の入力条件,負荷条件が変化し
て主スイッチ1の駆動パルスv4 のパルス幅が変化して
も、MOSFET2の駆動パルスv6 はパルスv4 に追
従するので、TD は略一定であり、MOSFET2は安
定して駆動される。
て主スイッチ1の駆動パルスv4 のパルス幅が変化して
も、MOSFET2の駆動パルスv6 はパルスv4 に追
従するので、TD は略一定であり、MOSFET2は安
定して駆動される。
【0024】
【発明の効果】以上述べた如く、本発明によれば、主ス
イッチ素子のスイッチングパルスのパルス幅を定める制
御信号をレベルシフトして三角波と比較することによ
り、同期整流用MOSFETのスイッチングパルスを得
ているので、主スイッチ素子のパルス幅よりも短いパル
スのスイッチングパルスを得ることができ、よって2つ
のスイッチ素子の同時オン状態を防止でき、電源効率の
向上が可能となる。
イッチ素子のスイッチングパルスのパルス幅を定める制
御信号をレベルシフトして三角波と比較することによ
り、同期整流用MOSFETのスイッチングパルスを得
ているので、主スイッチ素子のパルス幅よりも短いパル
スのスイッチングパルスを得ることができ、よって2つ
のスイッチ素子の同時オン状態を防止でき、電源効率の
向上が可能となる。
【図1】本発明の実施例の回路図である。
【図2】図1の回路の動作波形図である。
【図3】従来のスイッチング電源回路を示す図である。
1 主スイッチ素子 2 同期整流用MOSFET 4〜6 抵抗 7,8 比較器 9 インバータ 10 三角波発振器 11 制御回路 12 トランス 13 ダイオード 14 チョークコイル 15 コンデンサ
Claims (2)
- 【請求項1】 トランスと、このトランスへの一次側供
給電力をスイッチングする主スイッチ素子と、前記トラ
ンスの二次側出力電力を平滑整流する平滑整流手段と、
この平滑整流手段に設けられて前記主スイッチ素子のオ
ンオフ動作と略同期してオンオフ制御される同期整流用
スイッチ素子とを含むスイッチング電源回路であって、
前記主スイッチ素子のスイッチングパルスのパルス幅よ
りも広いパルス幅を有する第2のスイッチングパルスを
生成するパルス生成手段を有し、この第2のスイッチン
グパルスに応じて前記同期整流用スイッチング素子のオ
ンオフ制御を行うようにしたことを特徴とするスイッチ
ング電源回路。 - 【請求項2】 前記パルス生成手段は、三角波を発生す
る手段と、この三角波と前記整流平滑出力レベルに応じ
た直流制御信号とのレベル比較を行ってこの比較出力パ
ルスを前記主スイッチ素子のスイッチングパルスとする
手段と、前記直流制御信号のレベルシフトをなす手段
と、このレベルシフト出力と前記三角波とのレベル比較
を行ってこの比較出力パルスを前記第2のスイッチング
パルスとする手段とを含むことを特徴とする請求項1記
載のスイッチング電源回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22055193A JP2679585B2 (ja) | 1993-08-11 | 1993-08-11 | スイッチング電源回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22055193A JP2679585B2 (ja) | 1993-08-11 | 1993-08-11 | スイッチング電源回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0759340A true JPH0759340A (ja) | 1995-03-03 |
JP2679585B2 JP2679585B2 (ja) | 1997-11-19 |
Family
ID=16752768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22055193A Expired - Lifetime JP2679585B2 (ja) | 1993-08-11 | 1993-08-11 | スイッチング電源回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2679585B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003079140A (ja) * | 2001-09-04 | 2003-03-14 | Fuji Electric Co Ltd | 同期整流型スイッチング電源装置 |
JP2007129841A (ja) * | 2005-11-04 | 2007-05-24 | Toshiba Corp | 電源回路および半導体集積装置 |
-
1993
- 1993-08-11 JP JP22055193A patent/JP2679585B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003079140A (ja) * | 2001-09-04 | 2003-03-14 | Fuji Electric Co Ltd | 同期整流型スイッチング電源装置 |
JP4706152B2 (ja) * | 2001-09-04 | 2011-06-22 | 富士電機システムズ株式会社 | 同期整流型スイッチング電源装置 |
JP2007129841A (ja) * | 2005-11-04 | 2007-05-24 | Toshiba Corp | 電源回路および半導体集積装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2679585B2 (ja) | 1997-11-19 |
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