JPH0759340A - スイッチング電源回路 - Google Patents
スイッチング電源回路Info
- Publication number
- JPH0759340A JPH0759340A JP22055193A JP22055193A JPH0759340A JP H0759340 A JPH0759340 A JP H0759340A JP 22055193 A JP22055193 A JP 22055193A JP 22055193 A JP22055193 A JP 22055193A JP H0759340 A JPH0759340 A JP H0759340A
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- JP
- Japan
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- pulse
- switching
- power supply
- mosfet
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Abstract
(57)【要約】
【目的】 ＭＯＳＦＥＴを同期整流用として用いたスイ
ッチング電源において、主スイッチと同期整流用ＭＯＳ
ＦＥＴとの同時オンを防止し、電源効率を向上させる。 【構成】 基準電圧源３とグランドとの間の３つの抵抗
４〜６を直列接続し、比較器７と８との基準電圧Ｖ1 と
Ｖ2 とを生成する。比較器７，８にてこれ等基準電圧Ｖ
1 ，Ｖ2 と三角波ｖ3 とを比較し、各比較出力ｖ4 ，ｖ
5 に応じて、主スイッチ１，ＭＯＳＦＥＴ２を夫々オン
オフ制御する。 【効果】 Ｖ1 よりＶ2 は必ず低いので、ＭＯＳＦＥＴ
２の駆動パルスｖ6 のパルス幅は主スイッチ１のそれよ
りも必ず小となって、両スイッチが同時にオンとなるこ
とはない。
ッチング電源において、主スイッチと同期整流用ＭＯＳ
ＦＥＴとの同時オンを防止し、電源効率を向上させる。 【構成】 基準電圧源３とグランドとの間の３つの抵抗
４〜６を直列接続し、比較器７と８との基準電圧Ｖ1 と
Ｖ2 とを生成する。比較器７，８にてこれ等基準電圧Ｖ
1 ，Ｖ2 と三角波ｖ3 とを比較し、各比較出力ｖ4 ，ｖ
5 に応じて、主スイッチ１，ＭＯＳＦＥＴ２を夫々オン
オフ制御する。 【効果】 Ｖ1 よりＶ2 は必ず低いので、ＭＯＳＦＥＴ
２の駆動パルスｖ6 のパルス幅は主スイッチ１のそれよ
りも必ず小となって、両スイッチが同時にオンとなるこ
とはない。
Description
【０００１】
【産業上の利用分野】本発明はスイッチング電源回路に
関し、特に整流部にＭＯＳＦＥＴ同期整流回路を用いた
スイッチング電源回路に関する。
関し、特に整流部にＭＯＳＦＥＴ同期整流回路を用いた
スイッチング電源回路に関する。
【０００２】
【従来の技術】スイッチング電源回路の整流部における
損失を低減することを目的として、ＭＯＳＦＥＴによる
同期整流方式が採用されている。図３はこの同期整流方
式を用いたスイッチング電源回路の例を示す図である。
損失を低減することを目的として、ＭＯＳＦＥＴによる
同期整流方式が採用されている。図３はこの同期整流方
式を用いたスイッチング電源回路の例を示す図である。
【０００３】図において、トランス１２の一次側には入
力電力が、主スイッチ素子であるＭＯＳＦＥＴ１を介し
てオンオフ制御されることにより印加される。このトラ
ンス１２の二次側に誘起される交流電力は整流ダイオー
ド１３により整流され、チョークコイル１４及びコンデ
ンサ１５により平滑化されて直流出力電圧に変換され
る。
力電力が、主スイッチ素子であるＭＯＳＦＥＴ１を介し
てオンオフ制御されることにより印加される。このトラ
ンス１２の二次側に誘起される交流電力は整流ダイオー
ド１３により整流され、チョークコイル１４及びコンデ
ンサ１５により平滑化されて直流出力電圧に変換され
る。
【０００４】整流回路部には転流用（フライホイール
用）の同期整流ＭＯＳＦＥＴ２が設けられており、この
ＭＯＳＦＥＴ２は基本的には主スイッチ素子１のオンオ
フと同期してオンオフする様に制御される。
用）の同期整流ＭＯＳＦＥＴ２が設けられており、この
ＭＯＳＦＥＴ２は基本的には主スイッチ素子１のオンオ
フと同期してオンオフする様に制御される。
【０００５】すなわち、主スイッチ素子１がオンのとき
ダイオード１３はオンとなり、ＭＯＳＦＥＴ２はオフと
なって、電源の入力から出力へエネルギの供給が行われ
る。また、主スイッチ素子１がオフのときダイオード１
３はオフとなり、ＭＯＳＦＥＴ２はオンとなって、チョ
ークコイル１４の蓄積エネルギにより電源の出力へエネ
ルギが供給されるのである。
ダイオード１３はオンとなり、ＭＯＳＦＥＴ２はオフと
なって、電源の入力から出力へエネルギの供給が行われ
る。また、主スイッチ素子１がオフのときダイオード１
３はオフとなり、ＭＯＳＦＥＴ２はオンとなって、チョ
ークコイル１４の蓄積エネルギにより電源の出力へエネ
ルギが供給されるのである。
【０００６】これ等両スイッチ素子１，２のオンオフ制
御パルスを生成する駆動回路について説明する。基準電
圧源３とグランドとの間に２つの抵抗４，５が直列に接
続され、この直列接続点の電位が比較器７の一入力へ印
加され、その他入力には三角波発振器１０の出力が印加
されている。
御パルスを生成する駆動回路について説明する。基準電
圧源３とグランドとの間に２つの抵抗４，５が直列に接
続され、この直列接続点の電位が比較器７の一入力へ印
加され、その他入力には三角波発振器１０の出力が印加
されている。
【０００７】この比較器７の出力が主スイッチ素子１の
オンオフパルスとなる。この比較器７の出力はインバー
タ９にて反転されてＭＯＳＦＥＴ２のオンオフパルスと
なっている。
オンオフパルスとなる。この比較器７の出力はインバー
タ９にて反転されてＭＯＳＦＥＴ２のオンオフパルスと
なっている。
【０００８】制御回路１１は電源出力電圧を監視してお
り、この出力電圧と基準レベルとの差に応じて抵抗４を
制御して比較器７の比較基準電圧レベルをコントロール
するようになっており、これにより、主スイッチ素子１
のオン期間を制御するようにして、出力電圧レベルを一
定に維持しているのである。
り、この出力電圧と基準レベルとの差に応じて抵抗４を
制御して比較器７の比較基準電圧レベルをコントロール
するようになっており、これにより、主スイッチ素子１
のオン期間を制御するようにして、出力電圧レベルを一
定に維持しているのである。
【０００９】
【発明が解決しようとする課題】この様な従来のＭＯＳ
ＦＥＴ同期整流型スイッチング電源回路では、インバー
タ９の動作遅延，ＭＯＳＦＥＴのゲート容量による動作
遅延（特にフライホイール側の同期整流用ＭＯＳＦＥＴ
２）等により、主スイッチ素子１のオンオフ動作に対し
てＭＯＳＦＥＴ２のオンオフ動作が遅れ、両素子１，２
の同時オンが生じ、よって電源の効率が低下するという
欠点がある。
ＦＥＴ同期整流型スイッチング電源回路では、インバー
タ９の動作遅延，ＭＯＳＦＥＴのゲート容量による動作
遅延（特にフライホイール側の同期整流用ＭＯＳＦＥＴ
２）等により、主スイッチ素子１のオンオフ動作に対し
てＭＯＳＦＥＴ２のオンオフ動作が遅れ、両素子１，２
の同時オンが生じ、よって電源の効率が低下するという
欠点がある。
【００１０】そこで、本発明はかかる従来のものの欠点
を解決すべくなされたものであって、その目的とすると
ころは、両スイッチ素子の同時オンの発生をなくして電
源効率を向上させたスイッチング電源回路を提供するこ
とである。
を解決すべくなされたものであって、その目的とすると
ころは、両スイッチ素子の同時オンの発生をなくして電
源効率を向上させたスイッチング電源回路を提供するこ
とである。
【００１１】
【課題を解決するための手段】本発明によれば、トラン
スと、このトランスへの一次側供給電力をスイッチング
する主スイッチ素子と、前記トランスの二次側出力電力
を平滑整流する平滑整流手段と、この平滑整流手段に設
けられて前記主スイッチ素子のオンオフ動作と略同期し
てオンオフ制御される同期整流用スイッチ素子とを含む
スイッチング電源回路であって、前記主スイッチ素子の
スイッチングパルスのパルス幅よりも広いパルス幅を有
する第２のスイッチングパルスを生成するパルス生成手
段を有し、この第２のスイッチングパルスに応じて前記
同期整流用スイッチング素子のオンオフ制御を行うよう
にしたことを特徴とするスイッチング電源回路が得られ
る。
スと、このトランスへの一次側供給電力をスイッチング
する主スイッチ素子と、前記トランスの二次側出力電力
を平滑整流する平滑整流手段と、この平滑整流手段に設
けられて前記主スイッチ素子のオンオフ動作と略同期し
てオンオフ制御される同期整流用スイッチ素子とを含む
スイッチング電源回路であって、前記主スイッチ素子の
スイッチングパルスのパルス幅よりも広いパルス幅を有
する第２のスイッチングパルスを生成するパルス生成手
段を有し、この第２のスイッチングパルスに応じて前記
同期整流用スイッチング素子のオンオフ制御を行うよう
にしたことを特徴とするスイッチング電源回路が得られ
る。
【００１２】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。
る。
【００１３】図１は本発明の実施例の回路図であり、図
３と同等部分は同一符号により示している。ＭＯＳＦＥ
Ｔ同期整流用駆動回路の部分についてのみ説明する。
３と同等部分は同一符号により示している。ＭＯＳＦＥ
Ｔ同期整流用駆動回路の部分についてのみ説明する。
【００１４】基準電圧発生用として、基準電圧源３とグ
ランドとの間の３つの抵抗４〜６が直列に接続される。
抵抗４，５の直列接続点の電圧Ｖ1 が比較器７の基準電
圧とされ、抵抗５，６の直列接続点の電圧Ｖ2 が比較器
８の基準電圧とされる。
ランドとの間の３つの抵抗４〜６が直列に接続される。
抵抗４，５の直列接続点の電圧Ｖ1 が比較器７の基準電
圧とされ、抵抗５，６の直列接続点の電圧Ｖ2 が比較器
８の基準電圧とされる。
【００１５】各比較器７，８の他入力には、三角波発振
器１０の出力が印加されており、比較器７の比較出力ｖ
4 が主スイッチ素子１のオンオフパルスとなる。また、
比較器８の出力ｖ5 はインバータ９にて反転され、この
反転出力ｖ6 がＭＯＳＦＥＴ２のオンオフパルスとなっ
ている。
器１０の出力が印加されており、比較器７の比較出力ｖ
4 が主スイッチ素子１のオンオフパルスとなる。また、
比較器８の出力ｖ5 はインバータ９にて反転され、この
反転出力ｖ6 がＭＯＳＦＥＴ２のオンオフパルスとなっ
ている。
【００１６】尚、他の構成は図３のそれと同一であって
その説明は省略する。
その説明は省略する。
【００１７】制御回路１１の出力制御信号により抵抗４
の値を変化させて電圧Ｖ1 及びＶ2を変化させ、この基
準電圧Ｖ1 ，Ｖ2 を三角波ｖ3 とレベル比較することに
よって比較器７及び８の出力パルスｖ4 及びｖ5 のパル
ス幅を制御している。
の値を変化させて電圧Ｖ1 及びＶ2を変化させ、この基
準電圧Ｖ1 ，Ｖ2 を三角波ｖ3 とレベル比較することに
よって比較器７及び８の出力パルスｖ4 及びｖ5 のパル
ス幅を制御している。
【００１８】ここで、抵抗４，５，６の各値をＲ4 ，Ｒ
5 ，Ｒ6 とすると、 Ｖ1 ＝Ｖref ・( Ｒ5 ＋Ｒ6 ）／（Ｒ4 ＋Ｒ5 ＋Ｒ6 ） Ｖ2 ＝Ｖref ・Ｒ6 ／（Ｒ4 ＋Ｒ5 ＋Ｒ6 ） となる。
5 ，Ｒ6 とすると、 Ｖ1 ＝Ｖref ・( Ｒ5 ＋Ｒ6 ）／（Ｒ4 ＋Ｒ5 ＋Ｒ6 ） Ｖ2 ＝Ｖref ・Ｒ6 ／（Ｒ4 ＋Ｒ5 ＋Ｒ6 ） となる。
【００１９】電圧Ｖ2 はＶ1 よりも必ず低くなるため
に、パルスｖ5 のパルス幅は、図２に示す如く、パルス
ｖ4 のそれよりも必ず広くなる。また、抵抗４の値Ｒ4
の変化に対して電圧Ｖ2 はＶ1 に追従して変化するの
で、パルスｖ5 のパルス幅もパルスｖ4 のそれに追従し
て変化することになる。
に、パルスｖ5 のパルス幅は、図２に示す如く、パルス
ｖ4 のそれよりも必ず広くなる。また、抵抗４の値Ｒ4
の変化に対して電圧Ｖ2 はＶ1 に追従して変化するの
で、パルスｖ5 のパルス幅もパルスｖ4 のそれに追従し
て変化することになる。
【００２０】このパルスｖ4 により主スイッチ素子１の
ゲートを駆動し、一方パルスｖ5 の反転パルスｖ6 によ
りＭＯＳＦＥＴ２のゲートを駆動しているので、両素子
１，２が共にオフする期間ｔ1 〜ｔ2 ，ｔ3 〜ｔ4 を作
ることができ、この期間がデッドタイムＴD となる。
ゲートを駆動し、一方パルスｖ5 の反転パルスｖ6 によ
りＭＯＳＦＥＴ２のゲートを駆動しているので、両素子
１，２が共にオフする期間ｔ1 〜ｔ2 ，ｔ3 〜ｔ4 を作
ることができ、この期間がデッドタイムＴD となる。
【００２１】従って、主スイッチ素子１がオンする時刻
ｔ2 よりＴD だけ前の時刻ｔ1 にてＭＯＳＦＥＴ２がオ
フするので、時刻ｔ1 〜ｔ2 の間にＭＯＳＦＥＴ２は完
全にオフとなり、両素子１，２の同時オンは防止され
る。
ｔ2 よりＴD だけ前の時刻ｔ1 にてＭＯＳＦＥＴ２がオ
フするので、時刻ｔ1 〜ｔ2 の間にＭＯＳＦＥＴ２は完
全にオフとなり、両素子１，２の同時オンは防止され
る。
【００２２】また、時刻ｔ3 〜ｔ4 の間にＭＯＳＦＥＴ
２のボディダイオードがオンすることにより、このボデ
ィダイオードの導通損失及びリカバリ電流による損失が
発生するが、主スイッチ１とＭＯＳＦＥＴ２とが同時に
オンしない範囲で、ＴD を可能な限り短く設定すれば、
電源の効率を最大にできることになる。
２のボディダイオードがオンすることにより、このボデ
ィダイオードの導通損失及びリカバリ電流による損失が
発生するが、主スイッチ１とＭＯＳＦＥＴ２とが同時に
オンしない範囲で、ＴD を可能な限り短く設定すれば、
電源の効率を最大にできることになる。
【００２３】更に、電源の入力条件，負荷条件が変化し
て主スイッチ１の駆動パルスｖ4 のパルス幅が変化して
も、ＭＯＳＦＥＴ２の駆動パルスｖ6 はパルスｖ4 に追
従するので、ＴD は略一定であり、ＭＯＳＦＥＴ２は安
定して駆動される。
て主スイッチ１の駆動パルスｖ4 のパルス幅が変化して
も、ＭＯＳＦＥＴ２の駆動パルスｖ6 はパルスｖ4 に追
従するので、ＴD は略一定であり、ＭＯＳＦＥＴ２は安
定して駆動される。
【００２４】
【発明の効果】以上述べた如く、本発明によれば、主ス
イッチ素子のスイッチングパルスのパルス幅を定める制
御信号をレベルシフトして三角波と比較することによ
り、同期整流用ＭＯＳＦＥＴのスイッチングパルスを得
ているので、主スイッチ素子のパルス幅よりも短いパル
スのスイッチングパルスを得ることができ、よって２つ
のスイッチ素子の同時オン状態を防止でき、電源効率の
向上が可能となる。
イッチ素子のスイッチングパルスのパルス幅を定める制
御信号をレベルシフトして三角波と比較することによ
り、同期整流用ＭＯＳＦＥＴのスイッチングパルスを得
ているので、主スイッチ素子のパルス幅よりも短いパル
スのスイッチングパルスを得ることができ、よって２つ
のスイッチ素子の同時オン状態を防止でき、電源効率の
向上が可能となる。
【図１】本発明の実施例の回路図である。
【図２】図１の回路の動作波形図である。
【図３】従来のスイッチング電源回路を示す図である。
１ 主スイッチ素子 ２ 同期整流用ＭＯＳＦＥＴ ４〜６ 抵抗 ７，８ 比較器 ９ インバータ １０ 三角波発振器 １１ 制御回路 １２ トランス １３ ダイオード １４ チョークコイル １５ コンデンサ
Claims (2)
- 【請求項１】 トランスと、このトランスへの一次側供
給電力をスイッチングする主スイッチ素子と、前記トラ
ンスの二次側出力電力を平滑整流する平滑整流手段と、
この平滑整流手段に設けられて前記主スイッチ素子のオ
ンオフ動作と略同期してオンオフ制御される同期整流用
スイッチ素子とを含むスイッチング電源回路であって、
前記主スイッチ素子のスイッチングパルスのパルス幅よ
りも広いパルス幅を有する第２のスイッチングパルスを
生成するパルス生成手段を有し、この第２のスイッチン
グパルスに応じて前記同期整流用スイッチング素子のオ
ンオフ制御を行うようにしたことを特徴とするスイッチ
ング電源回路。 - 【請求項２】 前記パルス生成手段は、三角波を発生す
る手段と、この三角波と前記整流平滑出力レベルに応じ
た直流制御信号とのレベル比較を行ってこの比較出力パ
ルスを前記主スイッチ素子のスイッチングパルスとする
手段と、前記直流制御信号のレベルシフトをなす手段
と、このレベルシフト出力と前記三角波とのレベル比較
を行ってこの比較出力パルスを前記第２のスイッチング
パルスとする手段とを含むことを特徴とする請求項１記
載のスイッチング電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22055193A JP2679585B2 (ja) | 1993-08-11 | 1993-08-11 | スイッチング電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22055193A JP2679585B2 (ja) | 1993-08-11 | 1993-08-11 | スイッチング電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0759340A true JPH0759340A (ja) | 1995-03-03 |
| JP2679585B2 JP2679585B2 (ja) | 1997-11-19 |
Family
ID=16752768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22055193A Expired - Lifetime JP2679585B2 (ja) | 1993-08-11 | 1993-08-11 | スイッチング電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679585B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003079140A (ja) * | 2001-09-04 | 2003-03-14 | Fuji Electric Co Ltd | 同期整流型スイッチング電源装置 |
| JP2007129841A (ja) * | 2005-11-04 | 2007-05-24 | Toshiba Corp | 電源回路および半導体集積装置 |
-
1993
- 1993-08-11 JP JP22055193A patent/JP2679585B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003079140A (ja) * | 2001-09-04 | 2003-03-14 | Fuji Electric Co Ltd | 同期整流型スイッチング電源装置 |
| JP4706152B2 (ja) * | 2001-09-04 | 2011-06-22 | 富士電機システムズ株式会社 | 同期整流型スイッチング電源装置 |
| JP2007129841A (ja) * | 2005-11-04 | 2007-05-24 | Toshiba Corp | 電源回路および半導体集積装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2679585B2 (ja) | 1997-11-19 |
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