JP3226470B2 - 同期整流回路及びスイッチング電源回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチング電源
回路及び同期整流回路に関し、特に、電界効果トランジ
スタ（以下、ＦＥＴという）を整流素子として有する同
期整流回路及びこれを用いたスイッチング電源回路に関
するものである。

【０００２】

【従来の技術】この種のスイッチング電源回路及び同期
整流回路に関する従来技術を示す文献として、「特開平
４−１２７８６９号公報」がある。図２に、当該公報に
係るスイッチング電源回路を示す。スイッチング電源回
路は、入力電圧源１をスイッチングしてトランス５の１
次側に高周波信号を印加する１次側回路部と、トランス
５の２次側に誘起された高周波信号から所望の直流電圧
を得る２次側回路部とからなる。ここで、２次側回路部
は、整流回路６と平滑回路７とからなり、整流回路６に
よって同期整流された高周波信号を平滑回路７で平滑す
ることにより、所望の直流電圧を得ている。

【０００３】なお、整流回路６は、整流用ＭＯＳＦＥＴ
９と、フライホイール用ＭＯＳＦＥＴ１０と、ＭＯＳＦ
ＥＴ制御部１２とからなる。このうち、ＭＯＳＦＥＴ制
御部１２は、主スイッチ制御回路２から取り込んだ入力
パルス信号に基づいて駆動信号を生成し、ＭＯＳＦＥＴ
１０をオン／オフ制御している。ここで、ＭＯＳＦＥＴ
制御部１２は、ＭＯＳＦＥＴ１０のゲート電圧がフォー
ルダウンするときのドレイン電圧をタイミング判定回路
１７で検出し、さらにその検出結果に基づいて、切替サ
イクルにおけるオン／オフ切替タイミングが「適正」状
態であるか、「早い」状態であるか、「遅い」状態であ
るか遅延回路制御信号発生回路１８で判定することによ
り、遅延回路１５における遅延時間を適正に変化させて
いる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記構
成の整流回路６においては、３段階のタイミング判定を
行っているため、回路構成が複雑になるばかりでなく、
判定基準となる電位の設定値によって特性が異なるた
め、判定基準の電位をシビアに設定しなければならない
問題があった。これにより、ノイズマージンに対する不
安や量産時の特性のばらつきに問題が生じていた。

【０００５】また、整流回路６は、基本となるパルス信
号をトランス５の１次側回路部より取り出しているた
め、絶縁を考慮した設計を行なう必要や配線の引き回し
が因難であるという問題点があった。

【０００６】さらに、負荷電流の大きさに依らず、常に
ＦＥＴを制御しているため、使用するＦＥＴの種類や動
作周波数によっては、負荷電流が小さいにもかかわら
ず、ＦＥＴを駆動するために比較的大きな駆動電力が必
要となり、整流効率が悪化するという問題点があった。

【０００７】

【課題を解決するための手段】かかる課題を解決するた
め、第１の発明においては、電界効果トランジスタを用
いた同期整流回路において、以下の手段を備えたことを
特徴とする。

【０００８】すなわち、(1) 電界効果トランジスタのタ
ーンオフ時におけるゲート電荷の移動を検出する検出手
段と、(2) 検出手段の検出結果により、電界効果トラン
ジスタに対する駆動信号の１パルスの継続時間を決定
し、電界効果トランジスタを制御する制御手段とを備
え、(3)検出手段は、上記電界効果トランジスタのゲー
トに蓄積された電荷の引き抜き時に生じる当該電界効果
トランジスタの電圧又は電流の変化と、他の素子又は自
身の電圧又は電流とを比較し、上記電界効果トランジス
タのターンオフのタイミングが所望のものより早いか又
は遅いかを判断することにより、上記電界効果トランジ
スタのゲート電荷の移動を検出するようにする。

【０００９】また、第２の発明においては、整流回路に
同期整流回路を用いたスイッチング電源回路において、
以下の手段を備えたことを特徴とする。

【００１０】すなわち、(1) 電源と、(2) 電源から供給
される電流を整流又は転流する電界効果トランジスタ
と、(3) 第１の発明の同期整流回路とを備えるようにす
る。

【００１１】このように、第１及び第２の発明における
同期整流回路は、駆動対象である電界効果トランジスタ
におけるゲート電荷の移動の有無を検出し、その検出結
果に基づいて、駆動信号の１パルスの継続時間を決定す
る。

【００１２】

【発明の実施の形態】

（Ａ）第１の実施形態 以下、本発明に係る同期整流回路と、これを用いるスイ
ッチング電源回路の第１の実施形態を説明する。

【００１３】本発明は、ＦＥＴを整流素子として用いる
同期整流回路において、ＦＥＴからゲート電荷を引き抜
くのに使用される回路ループに生じる電気的変化、すな
わちターンオフ時におけるゲート電荷の移動（電流）自
身又はそれによって生じる電圧を検出し、その検出結果
に基づいてＦＥＴの駆動信号におけるパルス幅を変化さ
せる制御部についてのものである。なお、ゲート電荷の
移動を直接又は間接的に検出するのは、ＦＥＴが電荷制
御素子であるためである。

【００１４】（Ａ−１）第１の実施形態の構成 図１は、第１の実施形態に係るスイッチング電源回路の
全体構成を示すブロック図である。なお、図１には、図
２との同一、対応部分に同一、対応符号を付して示して
ある。

【００１５】この実施形態に係るスイッチング電源回路
の場合も、入力電圧源１をスイッチングしてトランス５
の１次側に高周波信号を印加する１次側回路部と、トラ
ンス５の２次側に誘起された高周波信号から所望の直流
電圧を得る２次側回路部との２つの回路部を基本構成と
する。

【００１６】１次側回路部は、入力電圧源１と、主スイ
ッチ制御回路２と、主スイッチ３からなる。ここで主ス
イッチ３は、トランス５の一次側に入力電圧源１と直列
に接続されている。主スイッチ３は、主スイッチ制御回
路２から出力される高周波の駆動信号によりオン／オフ
され、高周波の電圧を、トランス５の１次側に印加す
る。

【００１７】一方、２次側回路部は、整流回路６Ａと平
滑回路７からなる。整流回路６Ａは、トランス５の２次
側に接続されており、ＦＥＴ又はダイオード９Ａを用い
て、トランス５の２次側に誘起された高周波の電流を整
流している。整流回路６Ａの出力は、チョークコイルや
容量などで構成される平滑回路７に接続されて平滑さ
れ、所定の直流電力として負荷８に供給される。

【００１８】次に、整流回路６Ａの具体的な構成を説明
する。ＭＯＳＦＥＴ１０のソースは、トランス５の２次
側の一端に接続され、そのドレインは、整流用ダイオー
ド９Ａのカソードに接続されている。ＭＯＳＦＥＴ制御
部１２Ａ（以下、制御部１２Ａという）は、ＭＯＳＦＥ
Ｔ１０のゲートと接続されている。ＭＯＳＦＥＴ１０
は、リカバリ損失及びチャネルの逆方向電流による損失
のない同期整流を行うため、制御部１２により駆動制御
されている。

【００１９】制御部１２Ａの詳細な構成を、以下さらに
説明する。制御部１２Ａは、遅延回路１５Ａ、駆動回路
１６Ａ、電荷移動検出回路１９、遅延回路制御信号発生
回路１８Ａから構成されている。ここで、電荷移動検出
回路１９は、駆動回路１６Ａと接続されている。これに
より、電荷移動検出回路１９が、ＭＯＳＦＥＴ１０のゲ
ート電荷引き抜きの回路ループを監視し、電荷の移動
（電流）自身又はそれに伴う電圧の変化を検出する。な
お、電荷移動に伴う電圧の変化については、後に詳細に
説明する。電荷移動検出回路１９の出力は、遅延回路制
御信号発生回路１８Ａに送出される。遅延回路制御信号
発生回路１８Ａは、電荷移動検出回路１９の出力信号に
応じた遅延時間を持つ信号を、遅延回路１５Ａに送出す
る。遅延回路１５Ａは、遅延回路制御信号発生回路１８
Ａに接続されており、遅延回路制御信号発生回路１８Ａ
の信号を受けて、駆動信号を生成する。この駆動信号
は、駆動回路１６Ａを介して、ＭＯＳＦＥＴ１０のゲー
トに入力され、ＭＯＳＦＥＴ１０をオン／オフ制御す
る。

【００２０】（Ａ−２）第１の実施形態の動作 （Ａ−２−１）動作原理 次に、以上の構成を有する実施形態に係るスイッチング
電源回路における整流回路６Ａの動作原理を説明する。
まず、ＦＥＴのゲート電荷移動による電圧の発生につい
て説明する。

【００２１】一般に、ＦＥＴを駆動する場合、その駆動
回路から見たＦＥＴは、容量性の負荷となる。このた
め、直流的に電流が流れるのではなく、ゲートの寄生容
量分を充電（又は放電）するときのみ電荷の移動があ
る。この電荷の移動は、電荷の移動ループ内のインダク
タンス（寄生も含む）によって、Ｌ・ｄｉ／ｄｔの電圧
を発生させる。また、抵抗（寄生も含む）によって、Ｒ
・ｄｑ／ｄｔの電圧を発生させる。従って、ＦＥＴを最
適に制御するためには、ドレイン電流がゼロとなるとき
に、ＦＥＴがターンオフするようにゲート電荷の引き抜
きが行われるように制御しなければならない。

【００２２】そこでまず、図１の駆動回路１６Ａのドレ
インに接続された電荷移動検出回路１９が、ＭＯＳＦＥ
Ｔ１０がターンオフするときにおけるゲート電荷の移動
を検出する。次に、電荷移動検出回路１９が、ＭＯＳＦ
ＥＴ１０の印加電圧ＶDSが低電位時にゲート電荷の移動
が存在するか判断する。さらに、電荷移動検出回路１９
は、遅延回路制御信号発生回路１８Ａを介して、適切な
遅延時間情報を遅延回路１５Ａに送出する。

【００２３】ここで遅延時間とは、ＭＯＳＦＥＴ１０の
ゲート電圧が「Ｈ」から「Ｌ」に落ちた時点から実際に
電荷の引き抜きが完了するまでの時間である。遅延回路
１５Ａは、遅延回路制御信号発生回路１８Ａから受信し
た信号により、駆動信号のパルス幅を適正に変化させ
る。以上の制御により、ＭＯＳＦＥＴ１０が適正に制御
され、ボディダイオード１０に流れる電流、ＭＯＳＦＥ
Ｔ１０のリカバリ損失、及びチャネルの逆方向電流によ
る損失が無くなる。

【００２４】（Ａ−２−２）動作内容 次に、図１の実施形態に係るスイッチング電源回路にお
ける整流回路６Ａの動作内容を詳細に説明する。

【００２５】まず、スイッチング電源回路の起動時、Ｍ
ＯＳＦＥＴ１０のＶDSが低電位である時は、ゲート電荷
引き抜きによる電圧は発生しない。これは、ゲート電荷
の引き抜きが、ＶDSが高電位にある時に行われるからで
ある。しかしながら、ＭＯＳＦＥＴ１０は、ＶDSが低電
位時であっても、次第に、ゲート電荷引き抜きによる電
圧が発生するようになる。これは、遅延回路制御信号発
生回路１８Ａが徐々に遅延時間を増大させる方向に、遅
延時間の制御電圧又は電流を変化させているためであ
る。

【００２６】電荷移動検出回路１９は、ＶDSが低電位の
時にゲート電荷の引き抜きが行われたことを検出する
と、遅延回路制御信号発生回路１８Ａへ信号を送出す
る。遅延回路制御信号発生回路１８Ａは、電荷移動検出
回路１９から当該信号が入力されると、遅延時間を減少
する方向に遅延時間の制御電圧又は電流を変化させる。
かくして、遅延回路１５Ａは、遅延時間制御信号に応じ
たパルス幅を持つ駆動信号を駆動回路１６Ａに送出す
る。そして、駆動回路１６Ａは、その駆動信号を増幅し
てＭＯＳＦＥＴ１０を駆動する。これによって、ＭＯＳ
ＦＥＴ１０は、再びＶDSが高電位の時のみに電荷引き抜
きが行われるように動作する。

【００２７】再び、ＭＯＳＦＥＴ１０が、ＶDSが高電位
の時に電荷の引き抜きが行われるようになると、遅延回
路制御信号発生回路１８Ａは、徐々に遅延時間を増大す
る方向に、遅延時間の制御電圧又は電流を変化させるよ
うになる。以上の動作を繰り返すことによって、常にＭ
ＯＳＦＥＴ１０は、最適な制御を受けることになる。

【００２８】（Ａ−３）回路例 （Ａ−３−１）回路例の構成 図３は、第１の実施形態に係るスイッチング電源回路の
具体的な回路例を示したものである。

【００２９】まず、電荷移動検出回路１９の回路構成を
説明する。この回路では、引き抜き電圧の発生を抵抗Ｒ
１で検出し、ＶDSの電位状態をインバータＩＣ１で検出
する。

【００３０】このため、抵抗Ｒ１の一端をコンデンサＣ
１の一端に接続し、他端を接地（以下、ＧＮＤという）
に接続する。また、コンデンサＣ１の他端を抵抗Ｒ２の
一端に接続し、当該抵抗Ｒ２の他端を介して電圧源＋Ｖ
（ｔ）に接続する。そして、コンデンサＣ１と抵抗Ｒ２
の接続中点を抵抗Ｒ５の一端と論理積（ＮＡＮＤ）ＩＣ
２の入力端子に接続する。なお、抵抗Ｒ５の他端はＧＮ
Ｄに接続しておく。これにより、ＮＡＮＤＩＣ２の入力
端子には（Ａ点）、ゲート電荷の引き抜きによって生じ
る電圧がコンデンサＣ１を介して現れる。

【００３１】また、抵抗Ｒ４の一端を抵抗Ｒ３の一端に
接続すると共に、抵抗Ｒ３と抵抗Ｒ４の接続中点をイン
バータＩＣ１の入力端子に接続する。なお、抵抗Ｒ４の
他端はＧＮＤに接続しておき、抵抗Ｒ３の他端はＭＯＳ
ＦＥＴ１０のドレインに接続しておく。インバータＩＣ
１の出力端子は、ＮＡＮＤＩＣ２の他方の入力端子に接
続する。これにより、インバータＩＣ１の出力には（Ｂ
点）、ＶDSの分圧電圧を反転した電圧が現れる。

【００３２】次に、遅延回路制御信号発生回路１８Ａの
回路構成を説明する。ダイオードＤ３のカソードを、電
荷移動検出回路１９の出力であるＮＡＮＤＩＣ２の出力
端子（Ｃ点）に接続し、ダイオードＤ３のアノードを抵
抗Ｒ６の一端に接続する。また、この抵抗Ｒ６の他端を
コンデンサＣ２と抵抗Ｒ７の接続中点（Ｄ点）に接続す
る。なお、コンデンサＣ２の他端はＧＮＤに接続し、抵
抗Ｒ７の他端は電圧源＋Ｖ（ｔ）に接続しておく。この
コンデンサＣ２に現れる電位が遅延回路制御信号発生回
路１８Ａの出力となる。なお、コンデンサＣ２は、抵抗
Ｒ７とコンデンサＣ２によって定まる時定数により充電
され、抵抗Ｒ６とコンデンサＣ２によって定まる時定数
により放電される。

【００３３】さらに、遅延回路１５Ａの回路構成を説明
する。コンパレータＩＣ４のマイナス入力端子に、遅延
回路制御信号発生回路１８Ａの出力端子（Ｄ点）を接続
する。また、コンパレータＩＣ４のプラス入力端子に、
抵抗Ｒ８とコンデンサＣ３の接続中点（Ｅ点）を接続す
る。なお、当該接続中点には、アノードがＧＮＤに接続
されているダイオードＤ４のカソードを接続しておく。
前述のコンデンサＣ３の他端には、インバータＩＣ３の
出力端子を接続する。ここで、インバータＩＣ３の入力
端子は、ＭＯＳＦＥＴ１０のドレインに接続しておく。
これにより、コンパレータＩＣ４のプラス入力端子（Ｅ
点）には、ＭＯＳＦＥＴ１０のオンと同時に、抵抗Ｒ８
とコンデンサＣ３で定まる時定数で電位が低下する電圧
が発生する。

【００３４】最後に、駆動回路１６Ａの回路構成を説明
する。この駆動回路１６Ａのゲート電荷引き抜き線は、
電荷移動検出回路１９の抵抗Ｒ１とコンデンサＣ１の接
続中点に接続される。また、駆動回路１６Ａの出力端子
は、ＭＯＳＦＥＴ１０のゲートに接続される。

【００３５】（Ａ−３−２）回路例の動作 以下、図４に示す各部の動作波形に基づいて、図３に示
す具体的回路例による動作を説明する。

【００３６】スイッチング電源の起動時、ＭＯＳＦＥＴ
１０は、ＶDSが高電位時にのみゲート電荷の引き抜きに
より発生する電圧（以下、引き抜き電圧と呼ぶ）が存在
する状態にある。このため、電荷移動検出回路１９の出
力点Ｃは高電位を保つ。このとき、コンデンサＣ２は抵
抗Ｒ７との時定数に基づいて充電され、点Ｄの電位は次
第に上昇していく。その結果、点Ｅの電位が点Ｄの電位
より上回っている時間は、徐々に短くなっていく。

【００３７】このため、コンパレータＩＣ４は、幅が徐
々に狭くなるパルスを出力することになる。このパルス
幅がより狭いパルスは、より長い遅延時間を持つ信号と
なる。この制御信号が、駆動回路１６Ａを介してＭＯＳ
ＦＥＴ１０を駆動する。なお、駆動回路１６ＡがＭＯＳ
ＦＥＴ１０を駆動するとき、特に、ＭＯＳＦＥＴ１０を
オフするためにゲート電荷を引き抜くときには、ゲート
電荷の移動に伴って、抵抗Ｒ１の両端にＲ・ｄｑ／ｄｔ
で与えられる電圧（図４の点Ａに示すパルス波形）が発
生される。

【００３８】やがて、コンデンサＣ２に対する充電によ
り、点Ｄの電位がある電位より高い電位を発生するよう
になると、ＭＯＳＦＥＴ１０のＶDSが低電位である場合
にも引き抜き電圧（図４の点Ａに示すパルス波形）が現
れるようになる。このとき、電荷移動検出回路１９のＮ
ＡＮＤＩＣ２の入力には、共に「Ｈ」レベルが入力され
ることになり、その出力端子の電位が低電位となる。こ
れにより、それまで充電されるだけであったコンデンサ
Ｃ２から、当該コンデンサＣ２と抵抗Ｒ６とで定まる時
定数で電荷が放電されるようになる。

【００３９】これにより、点Ｄの電位は下降する。点Ｄ
の電位が下降すれば、遅延回路１５Ａは、上記遅延時間
が減少する方向に制御信号を出力する（図４の場合、遅
延時間がＴからＴ１になる）。なおこのとき、点Ｄの電
位は、ＶDSが高電位時にのみＭＯＳＦＥＴ１０が引き抜
き電圧を発生するようになるまで下降する。そして、Ｍ
ＯＳＦＥＴ１０がＶDSの高電位時のみ引き抜き電圧を発
生させるようになると、再び点Ｄの電位は上昇を開始す
る。その結果、上記の動作が繰り返されることになる。
なお、充電による時定数を大きくとるため、抵抗Ｒ６
は、抵抗Ｒ７より小さく設定すると良い。

【００４０】（Ａ−４）第１の実施形態の効果 以上のように、第１の実施形態によれば、ＭＯＳＦＥＴ
１０の動作状態を、ＶDSが低電位時における引き抜き電
圧の有無によって（すなわち２段階で）判定でき、その
分、回路構成を簡素化することができる。

【００４１】また、従来回路のように基本信号をトラン
ス５の１次側から引き込むような構成を用いないため、
従来のように絶縁の心配や配線引き回しの困難を排除す
ることができる。

【００４２】（Ｂ）第２の実施形態 以下、本発明に係る同期整流回路と、これを用いるスイ
ッチング電源回路の第２の実施形態を説明する。この第
２の実施形態は、第１の実施形態において説明した同期
整流回路に対して、負荷電流の大きさによっては必要に
応じて、ＭＯＳＦＥＴ１０の駆動信号を停止する機能を
付加した点を異にするものである。

【００４３】（Ｂ−１）第２の実施形態の構成及び動作 図５は、第２の実施形態に係るスイッチング電源回路の
全体構成を示すブロック図である。図５から分かるよう
に、第２の実施形態は、図１において説明した電荷移動
検出回路１９に対して入力端子を追加し、これをＭＯＳ
ＦＥＴ１０のドレインに接続した点のみが異なる。従っ
て、ここでは、相違点に係る電荷移動検出回路１９Ａの
動作についてのみ説明する。

【００４４】このように第２の実施形態において追加さ
れた電荷移動検出回路１９Ａの入力端子は、ＭＯＳＦＥ
Ｔ１０のドレインに接続されており、ＶDSを監視するの
に用いられる。すなわち、この電荷移動検出回路１９Ａ
は、ＭＯＳＦＥＴ１０のＶDSが低電位の時にゲート電荷
の移動が存在するか否かを判断するものである。

【００４５】通常、電荷移動検出回路１９Ａは、この判
定結果を出力として遅延回路制御信号発生回路１８Ａに
送出する。

【００４６】しかし、この実施形態に係る電荷移動検出
回路１９は、負荷電流が小さくなって電流不連続モード
になると（チョークコイル（平滑回路７内）が主スイッ
チ３がオンの間に蓄えたエネルギーを主スイッチ３のオ
フの間に放出しきる負荷電流領域になると）、それまで
ＭＯＳＦＥＴ１０が実行していたＶDSが低電位時におけ
るゲート電荷の移動の有無の判定を停止し、判定結果を
送出しないように動作する。その結果、ＭＯＳＦＥＴ１
０に対する駆動信号はなくなり、ＭＯＳＦＥＴ１０は、
常にオフの状態となる。

【００４７】かかる後、やがて再び負荷電流が電流連続
モードになると（チョークコイル（平滑回路７内）が主
スイッチ３がオンの間に蓄えたエネルギーが、主スイッ
チ３がオフの間に放出しきらなくなる負荷電流領域にな
ると）、電荷移動検出回路１９は、再び、ＭＯＳＦＥＴ
１０のＶDSが低電位の時におけるゲート電荷の移動の有
無の判定を開始し、駆動回路１６Ａは、ＭＯＳＦＥＴ１
０に対して駆動信号を送出し始める。

【００４８】（Ｂ−２）回路例 図５は、第２の実施形態に係るスイッチング電源回路の
具体的な回路例を示したものである。ただし、この回路
例についても、第１の実施形態と異なる部分についての
み、すなわち、電荷移動検出回路１９Ａについてのみ、
その構成と動作を説明する。従って、その他の部分の構
成及び動作は同じである。

【００４９】（Ｂ−２−１）回路例の構成 この回路では、引き抜き電圧又はそれと同様の電圧の発
生をトランジスタＱ１及び抵抗Ｒ１０で検出し、また、
ＶDSの電位状態を積分器（抵抗Ｒ１１、コンデンサＣ
４）及びコンパレータＩＣ５で検出し、そのうちターン
オフ時に生じた引き抜き電圧の発生を論理和（ＯＲ）Ｉ
Ｃ６によって抽出する。

【００５０】このため、ダイオードＤ５のアノードをＭ
ＯＳＦＥＴ１０のドレインに接続し、その接続中点にト
ランジスタＱ１のエミッタを接続する。また、ダイオー
ドＤ５のカソードをトランジスタＱ１のベースに接続
し、その接続中点を抵抗Ｒ９の一端に接続する。ここ
で、抵抗Ｒ９の他端には、インダクタＬ１の一端を接続
し、その他端をＧＮＤに接続しておく。さらに、トラン
ジスタＱ１のコレクタをダイオードＤ６及び抵抗Ｒ１０
を介して電圧源＋Ｖ（ｔ）に接続し、ダイオードＤ６の
アノードと抵抗Ｒ１０の接続中点をＯＲＩＣ６の一方の
入力端子（Ａ点）に接続しておく。これにより、ＯＲＩ
Ｃ６の入力端子には（Ａ点）、ゲート電荷の引き抜きに
よって生じる電圧が検出され現れる。

【００５１】また、抵抗Ｒ１１の一端をＭＯＳＦＥＴ１
０のドレインに接続すると共に、この抵抗Ｒ１１の他端
をコンデンサＣ４の一端に接続する。なお、コンデンサ
Ｃ４の他端はＧＮＤに接続しておく。そして、抵抗Ｒ１
１とコンデンサＣ４の接続中点をコンパレータＩＣ５の
プラス入力端子に接続する。一方、コンパレータＩＣ５
のマイナス入力端子には電圧源Ｖ１を接続しておく。こ
こで、コンパレータＩＣ５のプラス入力端子には、抵抗
Ｒ１１とコンデンサＣ４の時定数だけ遅延した電圧の波
形が現れる。これにより、コンパレータＩＣ５の出力端
（Ｂ点）には、ＭＯＳＦＥＴ１０のターンオフから所定
時間遅延した後立ち上がり、ターンオン後も一定時間所
定時間立ち上がったままの電圧が現れる。

【００５２】さらに、論理和（ＯＲ）ＩＣ６の出力端子
は、次段に位置する遅延回路制御信号発生回路１８Ａを
構成するダイオードＤ３のカソードに接続される。

【００５３】（Ｂ−２−２）回路例の動作 以下、図７に示す各部の動作波形に基づいて、図６に示
す具体的回路例による動作を説明する。

【００５４】スイッチング電源の起動時、ＭＯＳＦＥＴ
１０は、ＶDSが高電位時にのみ引き抜き電圧が存在する
状態にある。このため、電荷移動検出回路１９Ａの出力
点Ｃは高電位を保つ。コンデンサＣ２は抵抗Ｒ７との時
定数で充電され、点Ｄの電位が次第に上昇していく。そ
の結果、点Ｅの電位が点Ｄの電位より上回っている時間
は、徐々に短くなっていく。

【００５５】このため、コンパレータＩＣ４は、幅が徐
々に狭くなるパルスを出力することになる。このパルス
幅がより狭いパルスは、より長い遅延時間を持つ信号と
なる。この制御信号が、駆動回路１６Ａを介してＭＯＳ
ＦＥＴ１０を駆動する。なお、駆動回路１６ＡがＭＯＳ
ＦＥＴ１０を駆動するとき、特に、ＭＯＳＦＥＴ１０を
オフするためにゲート電荷の引き抜くときには、ゲート
電荷の移動に伴って、インダクタＬ１の両端にＬ・ｄｉ
／ｄｔで与えられる電圧が発生される。

【００５６】やがて、コンデンサＣ２に対する充電によ
り、点Ｄの電位がある電位より高い電位を発生するよう
になると、ＭＯＳＦＥＴ１０のＶDSが低電位である場合
にも引き抜き電圧が現れるようになる。本来、この引き
抜き電圧によってダイオードＤ３、抵抗Ｒ６を介して、
点Ｄの電位を下降させるが、実際の回路では、スイッチ
ング時のノイズによってＭＯＳＦＥＴ１０のターンオン
時にも引き抜き電圧と同様の電圧が得られる。

【００５７】このため、コンパレータＩＣ５とＯＲＩＣ
６を用いることによって、所望の電圧のみを選別する。
これによって、引き抜き電圧時にのみコンデンサＣ２の
電荷を抵抗Ｒ６との時定数によって放電することができ
る。その結果、点Ｄの電位は下降することになる。

【００５８】これに対して、負荷電流が小さくなり、電
流不連続モードになると、ＭＯＳＦＥＴ１０のドレイン
電流の向きが電流連続モードと異なり、ドレインからソ
ースに流れる。このドレイン電流の流れは、ゲート電荷
の引き抜きの方向とは反対であることから多少打ち消さ
れ、引き抜き電圧は電流連続モードと比較して、小さく
なる。そこで、電荷移動検出回路１９内の抵抗Ｒ９を大
きく設定することにより、トランジスタＱ１がオンしな
いようにしておく。これにより、負荷電流が小さいとき
の引き抜き電圧の検出を停止させるようにする。かくし
て、電荷移動検出回路１９Ａの引き抜き電圧は全く送出
されなくなり、コンデンサＣ２の電位点Ｄは抵抗Ｒ７に
よる充電によって上昇を続ける。

【００５９】やがて、点Ｄが点Ｅのピークより高くなる
と、コンパレータＩＣ４の出力は低電位を保つ。この結
果、駆動回路１６Ａの出力も低電位となり、ＭＯＳＦＥ
Ｔ１０は電流連続モードになり、次に引き抜き電圧が発
生するまでオフ状態を維持する。なお、充電による時定
数を大きくとるため、この場合も抵抗Ｒ６は、抵抗Ｒ７
より小さく設定すると良い。

【００６０】（Ｂ−３）第２の実施形態の効果 以上のように、第２の実施形態によれば、第１の実施形
態の場合と同様、ＶDSが低電位時における引き抜き電圧
の有無によって（すなわち２段階で）判定でき、その
分、回路構成を簡素化することができると共に、軽負荷
時にＭＯＳＦＥＴ１０の駆動を停止でき、軽負荷時の効
率を高めることができる。

【００６１】（Ｃ）他の実施形態 (1) なお、上述の第１の実施形態に係るスイッチング電
源回路の具体的回路例として図３を示したが、これはあ
くまでも一例を示したに過ぎず、電荷移動の検出抵抗Ｒ
１の代わりに、カレントトランス、インダクタを用いた
り、他の素子やパターン等の抵抗成分、インダクタンス
成分を用いても良い。また、電荷移動の検出信号（点
Ａ）は、ＮＡＮＤで受けなくても、ＢＪＴ、コンパレー
タ等で受けても良い。

【００６２】(2) また、同様に、上述の第２の実施形態
に係るスイッチング電源回路の具体的回路例として図５
を示したが、これはあくまでも一例を示したに過ぎず、
電荷移動の検出抵抗インダクタＬ１の代わりに、カレン
トトランス、抵抗を用いたり、他の素子やパターン等の
抵抗成分、インダクタンス成分を用いることも可能であ
る。また、抵抗Ｒ９を小さく設定すれば、軽負荷時にも
ＭＯＳＦＥＴ１０の駆動を行うことができるため、動作
条件、要求条件等によっては、軽負荷時のＭＯＳＦＥＴ
１０の動作を切り換える使用方法も可能である。

【００６３】(3) さらに、上述の第１及び第２の実施形
態においては、遅延回路制御信号発生回路１８Ａが、遅
延時間を徐々に増大させる方向に遅延時間の制御電圧を
変化させる場合について述べたが、これに限るものでは
なく、徐々に遅延時間を減少させる方向に制御しても良
い。また、遅延回路制御信号発生回路１８Ａにおける遅
延時間の制御は、電圧に限らず電流でも良い。

【００６４】(4) さらに、上述の第１及び第２の実施形
態においては、検出した電荷移動による電圧をそのまま
使用して駆動パルスを形成したが、要求される特性や用
途によっては、ワンショットマルチバイブレータ等でパ
ルスの幅を加工するようにしても良い。

【００６５】(5) さらに、上述の実施形態においては、
電圧源＋Ｖ（ｔ）として直流電圧を用いる場合について
述べたが、これに限らず、パルス電圧等でも良い。ま
た、この電圧源＋Ｖ（ｔ）を、電荷移動検出回路１９
（又は１９Ａ）と遅延回路制御信号発生回路１８Ａで共
用する場合について述べたが、これに限らず、共用しな
くても良い。

【００６６】(6) 上述したように、各部について適用し
得る他の実施形態について述べたが、それぞれブロック
図である図１及び図５と同機能の回路構成となれば、他
の回路での実現も可能である。

【００６７】

【発明の効果】上述のように、本発明によれば、判定基
準を、駆動対象である電界効果トランジスタにおけるゲ
ート電荷の移動の有無の２段階とし、その検出結果に基
づいて、駆動信号の１パルスの継続時間を決定するよう
にしたことにより、従来に比して回路構成が簡単で済む
同期整流回路及びスイッチング電源回路を実現できる。

【図面の簡単な説明】

【図１】第１の実施形態の構成を示すブロック図であ
る。

【図２】従来の構成を示すブロック図である。

【図３】第１の実施形態の具体的な回路例を示す回路図
である。

【図４】図３に示す回路例における各部の動作波形を示
す信号波形図である。

【図５】第２の実施形態の構成を示すブロック図であ
る。

【図６】第２の実施形態の具体的な回路例を示す回路図
である。

【図７】図６に示す回路例における各部の動作波形を示
す信号波形図である。

【符号の説明】

１…入力電圧源、２…主スイッチ制御回路、３…主スイ
ッチ、５…トランス、６…整流回路、７…平滑回路、８
…負荷、９Ａ…整流用ダイオード、１０…フライホイー
ル用ＭＯＳＦＥＴ、１１…フライホイール用ＭＯＳＦＥ
Ｔ１０のボディダイオード、１２Ａ…フライホイール用
ＭＯＳＦＥＴ１０の制御部、１５Ａ…遅延回路、１６Ａ
…駆動回路、１８Ａ…遅延回路制御信号発生回路、１
９、１９Ａ…電荷移動検出回路。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 電界効果トランジスタを用いた同期整流
   回路において、 上記電界効果トランジスタのターンオフ時におけるゲー
   ト電荷の移動を検出する検出手段と、 上記検出手段の検出結果により、上記電界効果トランジ
   スタに対する駆動信号の１パルスの継続時間を決定し、
   上記電界効果トランジスタを制御する制御手段とを備
   え、 上記検出手段は、上記電界効果トランジスタのゲートに
   蓄積された電荷の引き抜き時に生じる当該電界効果トラ
   ンジスタの電圧又は電流の変化と、他の素子又は自身の
   電圧又は電流とを比較し、上記電界効果トランジスタの
   ターンオフのタイミングが所望のものより早いか又は遅
   いかを判断することにより、上記電界効果トランジスタ
   のゲート電荷の移動を検出する ことを特徴とする同期整
   流回路。
2. 【請求項２】 上記制御手段は、上記１パルスの継続時
   間が所定の時間より短いときは、上記電界効果トランジ
   スタを停止することを特徴とする請求項１に記載の同期
   整流回路。
3. 【請求項３】 整流回路に同期整流回路を用いたスイッ
   チング電源回路において、 電源と、 上記電源から供給される電流を整流又は転流する電界効
   果トランジスタと、 請求項１又は請求項２に記載の同期整流回路とを備えた
   ことを特徴とするスイッチング電源回路。