JPH0759087A - Picture signal receiver - Google Patents
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- JPH0759087A JPH0759087A JP20607293A JP20607293A JPH0759087A JP H0759087 A JPH0759087 A JP H0759087A JP 20607293 A JP20607293 A JP 20607293A JP 20607293 A JP20607293 A JP 20607293A JP H0759087 A JPH0759087 A JP H0759087A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、フレーム間予測、Ｄ
ＣＴ（離散コサイン変換）処理等を用いてデジタル符号
化した符号化信号を受信し、復号化する画像信号受信機
に関する。This invention relates to interframe prediction, D
The present invention relates to an image signal receiver that receives and decodes a coded signal that has been digitally coded using CT (discrete cosine transform) processing or the like.
【０００２】[0002]
【従来の技術】近年、テレビ放送が多用化し、日本のハ
イビジョン技術が急速に進展するにつれ、アメリカ国内
でも地上放送業者を中心に次世代のＴＶ方式であるＡＴ
Ｖの開発が行われてきた。１９８７年にＦＣＣ（アメリ
カ連邦通信委員会）は、諮問委員会を設置して、内外の
各団体からＡＴＶの伝送方式を公募し、提案された方式
について画質、伝搬などの比較実験を行った上で、方式
を決定するとの方式を明らかにしている。この状況では
アメリカのＡＴＶは、デジタル伝送方式が有力になって
いる。2. Description of the Related Art In recent years, with the widespread use of television broadcasting and the rapid development of Japanese high-definition technology, AT, which is the next-generation TV system centered on terrestrial broadcasters in the United States
V has been developed. In 1987, the FCC (Federal Communications Commission of the United States) established an advisory committee, publicly invited the ATV transmission method from each group inside and outside the country, and conducted comparative experiments on the proposed method such as image quality and propagation. Then, the method of deciding the method is clarified. In this situation, ATVs in the United States are dominated by digital transmission methods.
【０００３】一般的に映像信号をデジタル化すると、そ
の情報量は膨大になり、これを直接伝送路にて伝送した
り記録媒体に蓄積するのはかなりの困難が予想される。
例えば、現行の５２５、２：１インターレース信号の全
体データレートは、２１６Ｍｂｐｓとなり、５２５、
１：１ノンインターレース信号では４３２なＭｂｐｓに
もなる。Generally, when a video signal is digitized, the amount of information thereof becomes enormous, and it is expected that it will be quite difficult to directly transmit the information through a transmission path or store it in a recording medium.
For example, the current overall data rate of 525, 2: 1 interlaced signals is 216 Mbps, 525,
With a 1: 1 non-interlaced signal, it becomes 432 Mbps.
【０００４】そこで画像圧縮技術が必須となるが、多種
の画像圧縮技術アイテムの中からＤＣＴ処理、フレーム
間予測符号化、ランレングス符号化、エントロピー符号
化を複合的に用いて映像信号を符号化する技術として、
テレビ会議等に用いられるＣＣＩＴＴのＨ２６１モデル
があり、この技術をベースにしてデジタル伝送ＴＶシス
テムの提案がなされている。Therefore, the image compression technique is indispensable, but the image signal is encoded using a combination of DCT processing, interframe predictive coding, run length coding, and entropy coding from various image compression technology items. As a technology to
There is a CCITT H261 model used for video conferences and the like, and a digital transmission TV system has been proposed based on this technology.
【０００５】図１０には、ＣＣＩＴＴのＨ２６１の一般
的なモデルエンコーダのブロック図を示している。映像
入力端子１００には、ラスタ走査の映像信号が入力さ
れ、ラスタブロック変換回路１０１において、ラスタで
入力された信号が水平、垂直方向へ８画素となる８×８
画素（以下ＤＣＴブロックと称する）のブロック変換さ
れる。変換された映像信号は、差分回路１０２と動きベ
クトル検出回路１０９に入力される。動きベクトル検出
回路１０９には、ラスタブロック変換回路１０１から入
力された現信号とフレームメモリ１０８から１フレーム
遅延された信号が同時に入力され、その信号に基づいて
ＤＣＴブロック単位または１６×１６画素（以下マクロ
ブロックと称する）単位での画像動きベクトルが検出さ
れる。この動きベクトルは、動き補正回路１１０に伝送
される。動き補正回路１１０は、動きベクトルに従って
フレームメモリ１０８の出力を動き補正し、その出力を
差分回路１０２及び加算回路１０７に供給する。ここで
スイッチ１１１は、図示しない判定回路によって、現信
号と１フレーム遅延された信号の差分値（８×８画素分
の合計）がしきい値より大きいときはオフされ、その結
果、差分回路１０２及び加算回路１０７には信号が送ら
れない。スイッチ１１１がオフ状態になるのは、動きの
早い映像やシーンチェンジの時及び受信機側で映像を再
生するために必要なフレーム差分を行わない信号処理を
行う時である。一般にこのモードをイントラモードと呼
ぶ。逆に、スイッチ１１１がオン状態になる場合は、差
分回路１０２ではフレーム差分処理が行われ、加算回路
１０７ではフレーム加算処理が行われる。このモードを
一般的にインターモードと呼ぶ。このようにイントラ／
インター処理された差分回路１０２の出力は、ＤＣＴ回
路１０３に送られる。ＤＣＴ回路１０３では、送られて
きたＤＣＴブロック単位の信号をＤＣＴ処理し、量子化
回路１０４に送出する。量子化回路１０４では、入力さ
れたＤＣＴ係数を量子化テーブル選択回路１１４から与
えられた量子化テーブルをもとに量子化を行い、その出
力を可変長符号化回路１１２に送出する。この信号は一
般的にはランレングス符号とレベル信号となっている。FIG. 10 shows a block diagram of a general model encoder of CCITT H261. A raster scanning video signal is input to the video input terminal 100, and the raster block conversion circuit 101 outputs 8 × 8 signals that are input in raster in the horizontal and vertical directions.
Block conversion of pixels (hereinafter referred to as DCT blocks) is performed. The converted video signal is input to the difference circuit 102 and the motion vector detection circuit 109. The motion vector detection circuit 109 simultaneously receives the current signal input from the raster block conversion circuit 101 and the signal delayed by one frame from the frame memory 108, and based on the signal, the DCT block unit or 16 × 16 pixels (hereinafter An image motion vector in units of macro blocks) is detected. This motion vector is transmitted to the motion correction circuit 110. The motion correction circuit 110 motion-corrects the output of the frame memory 108 according to the motion vector, and supplies the output to the difference circuit 102 and the addition circuit 107. Here, the switch 111 is turned off by a determination circuit (not shown) when the difference value (total of 8 × 8 pixels) between the current signal and the signal delayed by one frame is larger than the threshold value. As a result, the difference circuit 102 No signal is sent to the adder circuit 107. The switch 111 is turned off at the time of a fast-moving image or a scene change, and at the time of performing signal processing which does not perform the frame difference necessary for reproducing the image on the receiver side. This mode is generally called intra mode. On the contrary, when the switch 111 is turned on, the difference circuit 102 performs the frame difference process, and the addition circuit 107 performs the frame addition process. This mode is generally called an inter mode. Intra /
The interprocessed output of the difference circuit 102 is sent to the DCT circuit 103. The DCT circuit 103 performs DCT processing on the transmitted signal in DCT block units, and sends it to the quantization circuit 104. The quantization circuit 104 quantizes the input DCT coefficient based on the quantization table given from the quantization table selection circuit 114, and sends the output to the variable length coding circuit 112. This signal is generally a run length code and a level signal.
【０００６】一方、量子化回路１０４の出力は、逆量子
化回路１０５に入力され、ここで逆量子化され、量子化
回路１０４の入力信号とほぼ同じ信号に変換される。さ
らに逆量子化回路１０５の出力信号は、逆ＤＣＴ回路１
０６に入力され逆ＤＣＴ処理され、ＤＣＴ回路１０３の
入力信号にほぼ等しい信号に変換される。ここでほぼ等
しいとしたのは、量子化誤差を含んでいるからである。
次に加算回路１０７では、逆ＤＣＴ回路１０６の出力信
号と、１フレーム遅延された信号（インターモードの
時）とを加算し、その加算出力をフレームメモリ１０８
に入力する。イントラモードのときは、スイッチ１１１
がオフされるので、逆ＤＣＴ回路１０６の出力がそのま
ま加算回路１０７を介してフレームメモリ１０８に入力
されることになる。加算回路１０７の出力信号は、一般
にローカルデコーダ出力となる。On the other hand, the output of the quantizing circuit 104 is input to the inverse quantizing circuit 105, where it is inversely quantized and converted into a signal almost the same as the input signal of the quantizing circuit 104. Further, the output signal of the inverse quantization circuit 105 is the inverse DCT circuit 1
The signal is input to the input signal 06, subjected to inverse DCT processing, and converted into a signal substantially equal to the input signal of the DCT circuit 103. The reason why they are almost equal is that they include a quantization error.
Next, in the adder circuit 107, the output signal of the inverse DCT circuit 106 and the signal delayed by one frame (in the inter mode) are added, and the added output is added to the frame memory 108.
To enter. When in intra mode, switch 111
Is turned off, the output of the inverse DCT circuit 106 is directly input to the frame memory 108 via the adder circuit 107. The output signal of the adder circuit 107 is generally a local decoder output.
【０００７】可変長符号化回路１１２に入力された信号
は、ハフマンテーブル等を用いて可変長符号化処理され
る。可変長符号化された信号は、送信バッファ１１３に
入力される。送信バッファ１１３は、符号化される映像
内容によってデータ量が変化するためにデータを一時保
持し、出力端子１１５から一定レートで信号を送出する
ためのものである。このために、送信バッファ１１３に
おいて可変長符号化された信号が極端に少なくなりバッ
ファのデータ占有量が０％になることや、逆に入力され
る信号が極端に多くなりデータ占有量が１００％になる
のを防止している。そこで、バッファのデータ占有量
は、量子化テーブル選択回路１１４において常時監視さ
れる。量子化テーブル選択回路１１４は、データ占有量
が少なくなると量子化回路１０４におけるテーブル選択
を行い量子化ビット数を増やして送信バッファ１１３に
入力するデータ量を増加させ、逆にデータ占有量が多く
なると、量子化ビット数を減らして送信バッファ１１３
に入力するデータ量を低減させている。これにより送信
バッファ１１３からの出力データは一定レートを維持で
きるようになっている。The signal input to the variable length coding circuit 112 is subjected to variable length coding processing using a Huffman table or the like. The variable-length coded signal is input to the transmission buffer 113. The transmission buffer 113 is for temporarily holding the data because the data amount changes depending on the content of the image to be encoded, and for transmitting the signal from the output terminal 115 at a constant rate. For this reason, the variable-length coded signal in the transmission buffer 113 becomes extremely small, and the data occupation amount of the buffer becomes 0%. Conversely, the number of input signals becomes extremely large and the data occupation amount becomes 100%. Is being prevented. Therefore, the data occupation amount of the buffer is constantly monitored by the quantization table selection circuit 114. When the data occupation amount decreases, the quantization table selection circuit 114 selects the table in the quantization circuit 104 to increase the number of quantization bits to increase the data amount input to the transmission buffer 113, and conversely, when the data occupation amount increases. , The transmission buffer 113 with a reduced number of quantization bits
The amount of data input to is reduced. This allows the output data from the transmission buffer 113 to maintain a constant rate.
【０００８】図１１には、上記エンコーダに対応したデ
コーダのブロック図を示している。映像入力端子２００
には、可変長符号化された信号が入力される。受信バッ
ファ２０１では、可変長符号化された信号を可変長復号
化回路２０２で復号化するレートに合わせて信号を出力
する。可変長復号化回路２０２では、送信側とマッチし
た可変長復号化が行われる。可変長復号化された信号
は、逆量子化回路２０３に入力され逆量子化がなされ、
この逆量子化された信号は逆ＤＣＴ回路２０４に入力さ
れて逆ＤＣＴ処理される。逆ＤＣＴ回路２０４の出力
は、加算回路２０５に供給される。加算回路２０５で
は、インターモードの場合、逆ＤＣＴ回路２０４より得
られる信号と、フレームメモリ２０６でフレーム遅延さ
れた信号を動き補正回路２０７で動き補正した信号とが
加算される。また、イントラモードの場合、スイッチ２
０８がオフされ１フレーム遅延された信号は加算回路２
０５には入力されない。スイッチ２０８は、可変長復号
化回路２０２から得られるインタ／イントラ切り替え信
号によって切り替えられる。加算回路２０５の出力は、
ブロックラスタ変換回路２０９によってラスタ走査信号
に変換された後、デコーダ出力として映像信号出力端子
２１０に送出される。FIG. 11 shows a block diagram of a decoder corresponding to the above encoder. Video input terminal 200
A variable-length coded signal is input to. The reception buffer 201 outputs a signal in accordance with the rate at which the variable-length coded signal is decoded by the variable-length decoding circuit 202. The variable length decoding circuit 202 performs variable length decoding matching the transmitting side. The variable-length decoded signal is input to the inverse quantization circuit 203 and inversely quantized,
The inversely quantized signal is input to the inverse DCT circuit 204 and subjected to inverse DCT processing. The output of the inverse DCT circuit 204 is supplied to the adding circuit 205. In the adder circuit 205, in the inter mode, the signal obtained from the inverse DCT circuit 204 and the signal frame-delayed by the frame memory 206 and motion-corrected by the motion correction circuit 207 are added. In the intra mode, switch 2
08 is turned off and the signal delayed by one frame is added to the adder circuit 2
Not entered in 05. The switch 208 is switched by an inter / intra switching signal obtained from the variable length decoding circuit 202. The output of the adder circuit 205 is
After being converted into a raster scanning signal by the block raster conversion circuit 209, it is sent to the video signal output terminal 210 as a decoder output.
【０００９】以上、Ｈ２６１モデルのエンコーダ・デコ
ーダについて述べたが、このモデルでは符号化された信
号は固定レートで送出されるため、映像信号の内容が複
雑になればなるほど１画素当たりの割り当てビット数が
減少してくることになり、モスキートノイズ等が増加し
てくる。また、スーパーインポーズされた画像を量子化
する場合に、スーパーが高域成分を持っているため、ス
ーパーの回りにモスキートノイズが多く発生する傾向に
ある。これらの画質劣化を排除するには、送信レートを
上げるか符号化前に水平、垂直方向のローパスフィルタ
を用いて符号化し水平、垂直の高域成分を削除しておく
ことが考えられる。Although the encoder / decoder of the H261 model has been described above, since the coded signal is transmitted at a fixed rate in this model, the more complicated the content of the video signal, the more bits allocated per pixel. Will decrease, and mosquito noise etc. will increase. Further, when the superimposed image is quantized, since the supermarket has high frequency components, a lot of mosquito noise tends to occur around the supermarket. In order to eliminate these image quality deteriorations, it is conceivable to increase the transmission rate or to encode using a horizontal and vertical low-pass filter and remove the horizontal and vertical high frequency components before encoding.
【００１０】[0010]
【発明が解決しようとする課題】上記したように、従来
の装置であると映像信号やスーパーインポーズされた信
号を少ないビット数で量子化する場合、量子化ビット数
の不足に伴うモスキートノイズ等が増加している。As described above, in the conventional apparatus, when a video signal or a superposed signal is quantized with a small number of bits, mosquito noise due to insufficient number of quantized bits, etc. Is increasing.
【００１１】そこでこの発明は、エンコーダの構成を変
えずにデコーダ側のみでモスキートノイズ等を低減する
ことができる画像信号受信装置を提供することを目的と
する。Therefore, an object of the present invention is to provide an image signal receiving apparatus capable of reducing mosquito noise and the like only on the decoder side without changing the configuration of the encoder.
【００１２】[0012]
【課題を解決するための手段】この発明は、デコーダの
出力部にメディアンフィルタを設け、復号化する信号の
成分に応じて前記メディアンフィルタのオンオフ制御を
行う手段を設けるものである。According to the present invention, a median filter is provided at an output part of a decoder, and means for performing on / off control of the median filter according to a component of a signal to be decoded is provided.
【００１３】[0013]
【作用】上記の手段により、映像信号やスーパーインポ
ーズされた信号を少ないビット数で量子化された信号等
が到来した場合、メディアンフィルタが作用し効果的に
モスキートノイズを低減することができる。By the above means, when a video signal or a signal obtained by quantizing a superimposed signal with a small number of bits arrives, the median filter acts to effectively reduce mosquito noise.
【００１４】[0014]
【実施例】以下、この発明の実施例を図面を参照して説
明する。図１はこの発明の一実施例である。映像入力端
子３００には、可変長符号化された信号が入力され、受
信バッファ３０１に導入される。受信バッファ３０１
は、可変長符号化された信号を、次段の可変長復号化回
路３０２で復号化するレートに合わせた信号にして出力
し、可変長復号化回路３０２に供給する。可変長復号化
回路３０２では、送信側とマッチした可変長復号化が行
われる。この可変長復号化された信号は、逆量子化回路
３０３に入力される。逆量子化回路３０３では、入力信
号の逆量子化が行われ、その出力は、逆ＤＣＴ回路３０
４に入力される。逆ＤＣＴ回路３０４では、入力信号の
逆ＤＣＴ処理が行われる。逆ＤＣＴ処理された信号は、
加算回路３０５に入力される。加算回路３０５は、イン
ターモードの場合には、逆ＤＣＴ回路３０４からの信号
と、フレームメモリ３０６でフレーム遅延されかつ動き
補正回路３０７で画像動き補正された信号とを加算す
る。またイントラモードの場合には、動き補正回路３０
７と加算回路３０５の間に設けられたスイッチ３０８が
オフされるので、１フレーム遅延された信号の加算は行
われない。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows an embodiment of the present invention. A variable-length coded signal is input to the video input terminal 300 and introduced into the reception buffer 301. Receive buffer 301
Outputs the variable-length coded signal into a signal that matches the rate of decoding by the variable-length decoding circuit 302 in the next stage, and supplies the signal to the variable-length decoding circuit 302. The variable length decoding circuit 302 performs variable length decoding matching the transmitting side. The variable-length decoded signal is input to the inverse quantization circuit 303. The inverse quantization circuit 303 inversely quantizes the input signal, and the output thereof is the inverse DCT circuit 30.
4 is input. The inverse DCT circuit 304 performs inverse DCT processing on the input signal. The inverse DCT processed signal is
It is input to the adder circuit 305. In the inter mode, the adder circuit 305 adds the signal from the inverse DCT circuit 304 and the signal whose frame has been delayed by the frame memory 306 and whose image motion has been corrected by the motion correction circuit 307. In the intra mode, the motion correction circuit 30
Since the switch 308 provided between the No. 7 and the adder circuit 305 is turned off, the signals delayed by one frame are not added.
【００１５】スイッチ３０８は、可変長復号化回路３０
２から得られるインタ／イントラ切り替え信号によって
切り替え制御される。加算回路３０５の出力は、先のフ
レームメモリ３０６に供給されると共に、ブロックラス
タ変換回路３０９に入力される。ここでは、画素ブロッ
クをラスタ走査信号に変換しており、その変換出力は、
メディアンフィルタ３１０とセレクタ３１１に供給され
る。メディアンフィルタ３１０の構成は、図２乃至図４
において説明する。また、ブロックラスタ変換回路３０
９の出力が、直接セレクタ３１１に入力するラインに
は、メディアンフィルタ３１０の遅延分を補償する遅延
回路が設けられているが図示していない。メディアンフ
ィルタ３１０の出力は、セレクタ３１１に入力されてい
る。セレクタ３１１で選択された信号は、映像信号出力
端子３１４にデコーダ出力として出力される。The switch 308 is a variable length decoding circuit 30.
The switching is controlled by the inter / intra switching signal obtained from 2. The output of the adder circuit 305 is supplied to the frame memory 306 and also to the block raster conversion circuit 309. Here, the pixel block is converted into a raster scan signal, and the conversion output is
It is supplied to the median filter 310 and the selector 311. The configuration of the median filter 310 is shown in FIGS.
Will be explained. Also, the block raster conversion circuit 30
A delay circuit for compensating for the delay of the median filter 310 is provided on the line in which the output of 9 is directly input to the selector 311, but it is not shown. The output of the median filter 310 is input to the selector 311. The signal selected by the selector 311 is output to the video signal output terminal 314 as a decoder output.
【００１６】セレクタ３１１の入力選択動作は、次のよ
うに行われる。受信バッファ３０１の入力データ占有情
報は、遅延回路３１２を介してメディアンオン／オフ制
御回路３１３に入力される。遅延回路３１２は、可変長
復号化回路３０２、逆量子化回路３０３、逆ＤＣＴ回路
３０４、加算回路３０５、ブロックラスタ変換回路３０
９、及びメディアンフィルタ３０９の遅延分を補償する
ためのものである。メディアンオン／オフ制御回路３１
３は、受信バッファ３０１のデータ占有率が、設定して
いるしきい値を越えた場合には、セレクタ３１１がメデ
ィアンフィルタ３１０の出力を選択するように制御す
る。メディアンオン／オフ制御回路３１３には、入力デ
ータ占有情報として、例えば受信バッファ３０１のデー
タそのものが入力される。The input selection operation of the selector 311 is performed as follows. The input data occupation information of the reception buffer 301 is input to the median on / off control circuit 313 via the delay circuit 312. The delay circuit 312 includes a variable length decoding circuit 302, an inverse quantization circuit 303, an inverse DCT circuit 304, an addition circuit 305, and a block raster conversion circuit 30.
9 and the delay amount of the median filter 309. Median on / off control circuit 31
The control unit 3 controls the selector 311 to select the output of the median filter 310 when the data occupancy rate of the reception buffer 301 exceeds the set threshold value. To the median on / off control circuit 313, for example, the data itself of the reception buffer 301 is input as the input data occupation information.
【００１７】これにより、次のことが言える。即ち、受
信バッファ３０１のデータ占有率が大きいことは、１画
素当たりに対する量子化ビット数が少ないデータが送ら
れてきたり、高域成分多いデータが送られてきたことで
ある。しかし、１画素当たりの量子化ビット数が少ない
ことは、デコード出力にモスキートノイズを発生する可
能性があることを意味する。そこで、このシステムで
は、デコード出力をメディアンフィルタ３１０に通して
取り出すようにし、確実にモスキートノイズを除去した
最終出力を得られるようにするものである。From this, the following can be said. That is, the fact that the data occupancy rate of the reception buffer 301 is large means that data having a small number of quantization bits per pixel has been sent or data having many high frequency components has been sent. However, the small number of quantization bits per pixel means that mosquito noise may occur in the decoded output. Therefore, in this system, the decoded output is passed through the median filter 310 to be taken out, so that the final output from which mosquito noise is removed can be surely obtained.
【００１８】図２には、水平方向３画素を用いるメディ
アンフィルタの構成を示している。入力端子４００に供
給された信号は、ラッチ回路４０１と最大値検出回路４
０３、４０５に入力され、ラッチ回路４０１の出力は、
ラッチ回路４０２及び最大値検出回路４０３、４０４に
入力され、ラッチ回路４０２の出力は最大値検出回路４
０４、４０５に入力される。最大値検出回路４０３〜４
０５では、入力された２つの信号の大きい方が検出さ
れ、それぞれ最小値検出回路４０６に供給さる。最小値
検出回路４０６では、入力された信号の最小値が検出さ
れ、この出力がメディアンフィルタの出力となる。FIG. 2 shows the configuration of a median filter using 3 pixels in the horizontal direction. The signal supplied to the input terminal 400 is the latch circuit 401 and the maximum value detection circuit 4
03, 405, and the output of the latch circuit 401 is
It is input to the latch circuit 402 and the maximum value detection circuits 403 and 404, and the output of the latch circuit 402 is the maximum value detection circuit 4
04 and 405 are input. Maximum value detection circuits 403-4
In 05, the larger of the two input signals is detected and supplied to the minimum value detection circuit 406. The minimum value detection circuit 406 detects the minimum value of the input signal, and this output becomes the output of the median filter.
【００１９】図３には、水平方向５画素を用いるメディ
アンフィルタの構成を示している。入力端子４１０の信
号は、ラッチ回路４１１と最大値検出回路４１５、最小
値検出回路４１６、及びセレクタ回路４１８に入力さ
れ、ラッチ回路４１１の出力はラッチ回路４１２及び最
大値検出回路４１５、最小値検出回路４１６及びセレク
タ４１８、４１９に入力され、ラッチ回路４１２の出力
はラッチ回路４１３及び最大値検出回路４１５、最小値
検出回路４１６及びセレクタ４１８、４１９、４２０に
入力され、ラッチ回路４１３の出力はラッチ回路４１４
及び最大値検出回路４１５、最小値検出回路４１６及び
セレクタ４２０に入力され、ラッチ回路４１４の出力
は、最大値検出回路４１５、最小値検出回路４１６及び
セレクタ４１９、４２０に入力される。つまり、入力信
号及びラッチ回路４１１〜４１４の出力がメディアンフ
ィルタの５画素の入力データとなる。FIG. 3 shows the configuration of a median filter using 5 pixels in the horizontal direction. The signal of the input terminal 410 is input to the latch circuit 411, the maximum value detection circuit 415, the minimum value detection circuit 416, and the selector circuit 418, and the output of the latch circuit 411 is the latch circuit 412, the maximum value detection circuit 415, and the minimum value detection circuit 415. The output of the latch circuit 412 is input to the circuit 416 and the selectors 418 and 419, and the output of the latch circuit 413 is input to the latch circuit 413 and the maximum value detection circuit 415 and the minimum value detection circuit 416 and the selectors 418, 419, and 420, and the output of the latch circuit 413 is latched. Circuit 414
And the maximum value detection circuit 415, the minimum value detection circuit 416 and the selector 420, and the output of the latch circuit 414 is input to the maximum value detection circuit 415, the minimum value detection circuit 416 and the selectors 419 and 420. That is, the input signal and the outputs of the latch circuits 411 to 414 become the input data of 5 pixels of the median filter.
【００２０】最大値検出回路４１５では、入力された５
画素のデータから最大のものを検出し、このデータがど
の系統の入力信号なのかを（０００〜１００）の３ビッ
トで出力し、同様に最小値検出回路４１６では、入力さ
れた５画素のデータから最小のものを検出し、このデー
タがどの系統の入力信号なのかを（０００〜１００）の
３ビットで出力し、最大値検出回路４１５と最小値検出
回路４１６では、入力された結果から最大値と最小値の
系統を除いた３系統の信号を選択する選択信号がセレク
タ４１８〜４２０に向けて出力される。In the maximum value detection circuit 415, the input 5
The maximum one is detected from the pixel data, and the system of the input signal of this data is output by 3 bits (000 to 100). Similarly, the minimum value detection circuit 416 outputs the data of the input 5 pixels. The minimum value is detected and the input signal of this system is output by 3 bits (000 to 100). The maximum value detection circuit 415 and the minimum value detection circuit 416 output the maximum value from the input results. A selection signal for selecting three systems of signals excluding the system of the value and the minimum value is output to the selectors 418 to 420.
【００２１】データ選択回路４１７は、ＲＯＭ等で構成
され、図４に示すような変換テーブルを備えている。セ
レクタ４１８には、入力端子４１０から得られるデー
タ、ラッチ回路４１１及び４１２の出力が入力され、セ
レクタ４１９には、ラッチ回路４１１、４１２及び４１
３の出力が入力され、セレクタ４２０には、ラッチ回路
４１２、４１３及び４１４の出力が入力され、それぞれ
図４に示すセレクタ制御信号により制御されて出力を導
出する。The data selection circuit 417 is composed of a ROM or the like and has a conversion table as shown in FIG. The selector 418 receives the data obtained from the input terminal 410 and the outputs of the latch circuits 411 and 412, and the selector 419 receives the latch circuits 411, 412 and 41.
3 is input, and the outputs of the latch circuits 412, 413, and 414 are input to the selector 420, and the outputs are derived by being controlled by the selector control signals shown in FIG.
【００２２】セレクタ４１８から得られる信号は、最大
値検出回路４２１、４２２に入力され、セレクタ４１９
から得られる信号は、最大値検出回路４２１、４２３に
入力され、セレクタ４２０から得られる信号は、最大値
検出回路４２２、４２３に入力され、それぞれの最大値
検出が行われる。最大値検出回路４２１〜４２３の出力
信号は、最小値検出回路４２４に入力され、最小値のも
のが出力端子４３５に得られる。出力端子４２５の出力
がメディアンフィルタの出力となる。The signal obtained from the selector 418 is input to the maximum value detection circuits 421 and 422, and the selector 419.
From the selector 420 are input to the maximum value detection circuits 421 and 423, and the signals obtained from the selector 420 are input to the maximum value detection circuits 422 and 423, and the maximum values are detected. The output signals of the maximum value detection circuits 421 to 423 are input to the minimum value detection circuit 424, and the minimum value one is obtained at the output terminal 435. The output of the output terminal 425 becomes the output of the median filter.
【００２３】図５（Ａ）には、水平、垂直方向計５画素
のメディアンフィルタのブロック図を示している。回路
動作は、図３のものとほぼ同様であり、違っているの
は、図３のラッチ回路４１１と４１４のそれぞれの容量
が（ラインの画素数−１）のメモリ回路４３１と４３４
に置き変わっているだけである。つまり、ラインメモリ
回路４３１、４３４を配することにより、図５（Ｂ）に
示すような水平、垂直の５画素のメディアンフィルタを
構成することができる。他の部分は、図３の回路と同じ
であるために、図３と同一符号を付して説明は省略す
る。その他、図示しない水平垂直９画素のメディアンフ
ィルタ等が考えられるが、メディアンフィルタ３１０に
はいずれかのものが配される。FIG. 5A shows a block diagram of a median filter having a total of 5 pixels in the horizontal and vertical directions. The circuit operation is almost the same as that of FIG. 3, except that the memory circuits 431 and 434 of which the respective capacitances of the latch circuits 411 and 414 of FIG. 3 are (the number of pixels of line-1).
It has only been replaced by. That is, by arranging the line memory circuits 431 and 434, it is possible to configure a median filter of horizontal and vertical 5 pixels as shown in FIG. Since the other parts are the same as those in the circuit of FIG. 3, the same reference numerals as those in FIG. In addition, although a median filter having 9 pixels in the horizontal and vertical directions (not shown) and the like can be considered, any one of them is arranged in the median filter 310.
【００２４】図６は、この発明の第２の実施例のデコー
ダのブロック図を示している。図１の実施例と同一部分
には同一符号を付して説明は省略する。この第２の実施
例の場合は、セレクタ３１１を制御する制御信号は、可
変長復号化回路３０２においてデコードされる逆量子化
信号のテーブルをメディアンフィルタオン／オフ制御回
路３１３で監視している。メディアンフィルタオン／オ
フ制御回路３１３は、逆量子化のテーブルが設定したし
きい値よりもビット数の少ないテーブルであるときの
み、セレクタ３１１がメディアンフィルタ３１０の出力
を選択するようにしている。FIG. 6 is a block diagram of a decoder according to the second embodiment of the present invention. The same parts as those in the embodiment of FIG. 1 are designated by the same reference numerals and the description thereof will be omitted. In the case of the second embodiment, the median filter ON / OFF control circuit 313 monitors the table of the dequantized signal decoded by the variable length decoding circuit 302 as the control signal for controlling the selector 311. The median filter on / off control circuit 313 causes the selector 311 to select the output of the median filter 310 only when the inverse quantization table has a bit number smaller than the set threshold value.
【００２５】メディアンフィルタオン／オフ制御回路３
１３から得られるセレクタ切り替えタイミングは、ＤＣ
Ｔブロック単位であるために、ブロックラスタ変換回路
５１４によってラスタに変換され、画像のＤＣＴブロッ
クと一致したタイミングでメディアンフィルタのオン／
オフが制御される。この場合、量子化テーブルのビット
数が少ないとしたが、具体的にはある範囲を設定して効
果的にフィルタ作用を働かせている。また、上記の説明
では、メディアンフィルタのオン／オフ制御を、量子化
テーブルのビット数を参照して行っているが、この他に
可変長符号化回路３０２から得られるインター／イント
ラの情報や、動き補正の有り無し、動き補正の程度に応
じて制御しても良い。Median filter on / off control circuit 3
The selector switching timing obtained from 13 is DC
Since it is in units of T blocks, it is converted into a raster by the block raster conversion circuit 514, and the median filter is turned on / off at the timing matching the DCT block of the image.
Off is controlled. In this case, although the number of bits of the quantization table is small, specifically, a certain range is set to effectively operate the filter action. Further, in the above description, ON / OFF control of the median filter is performed by referring to the number of bits in the quantization table, but in addition to this, inter / intra information obtained from the variable length coding circuit 302, It may be controlled according to the presence / absence of motion correction and the degree of motion correction.
【００２６】図７は、この発明の第３の実施例のデコー
ダのブロック図を示している。図１の実施例と同一部分
には同一符号を付して説明は省略する。この実施例の場
合、加算回路３０５の出力が、ＤＣＴブロック内エッジ
検出回路５０１に入力され、このＤＣＴブロック内エッ
ジ検出回路５０１の出力が、メディアンオン／オフ制御
回路５０２に入力される。ＤＣＴブロック内エッジ検出
回路５０１及びメディアンオン／オフ制御回路５０２
は、ＤＣＴブロック内（８×８画素：計１６画素）を用
いて、上下斜めの隣合う画素間の差分絶対値を取り、そ
の大きさが設定したしきい値を越えた場合に、メディア
ンフィルタ３１０の出力を取り出すための制御信号を得
るようにしている。メディアンオン／オフ制御回路５０
２では、メディアンフィルタ３１０の出力をＤＣＴブロ
ック単位で切り替え導出するようにタイミング制御も行
っている。ブロックラスタ変換回路５０３では、映像信
号に合わせて、メディアンオン／オフ制御回路５０２の
からのブロック単位で得られる制御信号をセレクタ３１
１に切り替え信号として与えるように調整している。FIG. 7 is a block diagram of a decoder according to the third embodiment of the present invention. The same parts as those in the embodiment of FIG. 1 are designated by the same reference numerals and the description thereof will be omitted. In the case of this embodiment, the output of the adder circuit 305 is input to the DCT block internal edge detection circuit 501, and the output of the DCT block internal edge detection circuit 501 is input to the median on / off control circuit 502. DCT block edge detection circuit 501 and median on / off control circuit 502
Is a median filter when the absolute value of the difference between vertically and diagonally adjacent pixels is obtained using the DCT block (8 × 8 pixels: 16 pixels in total) and the magnitude exceeds a set threshold value. A control signal for taking out the output of 310 is obtained. Median on / off control circuit 50
In No. 2, timing control is also performed so that the output of the median filter 310 is switched and derived for each DCT block. In the block raster conversion circuit 503, the control signal obtained in block units from the median on / off control circuit 502 is supplied to the selector 31 in accordance with the video signal.
It is adjusted so as to be given to 1 as a switching signal.
【００２７】図８（Ａ）は、上記ＤＣＴブロック内エッ
ジ検出回路５０１の具体的例を示している。入力端子６
５０に入力された信号は、ラッチ回路６５１、減算回路
６５５〜６５８に入力される。ラッチ回路６５１の出力
は、６クロック遅延回路６５２と減算回路６５５に供給
され、６クロック遅延回路６５２の出力は、ラッチ回路
６５３と減算回路６５６に供給され、ラッチ回路６５３
の出力はラッチ回路６５４と減算回路６５７に供給さ
れ、ラッチ回路６５４の出力は減算回路６５８に供給さ
れる。減算回路６５５〜６５８の出力は、最大値抽出回
路６５９に入力される。最大値抽出回路６５９の出力
は、ホールド回路６６１と最大値検出回路６６０に入力
される。最大値検出回路６６０は、ホールド回路６６１
の入力側と出力側のデータを比較し、入力側のデータの
値が大きい場合のみ、ホールド回路６６１のホールドデ
ータを入れ替えるように、ホールド回路６１１を制御す
る。ホールド回路６１１にホールドされたデータは、出
力端子６６２に現れる。FIG. 8A shows a specific example of the DCT block edge detection circuit 501. Input terminal 6
The signal input to 50 is input to the latch circuit 651 and the subtraction circuits 655 to 658. The output of the latch circuit 651 is supplied to the 6-clock delay circuit 652 and the subtraction circuit 655, and the output of the 6-clock delay circuit 652 is supplied to the latch circuit 653 and the subtraction circuit 656, and the latch circuit 653.
Is supplied to the latch circuit 654 and the subtraction circuit 657, and the output of the latch circuit 654 is supplied to the subtraction circuit 658. The outputs of the subtraction circuits 655 to 658 are input to the maximum value extraction circuit 659. The output of the maximum value extraction circuit 659 is input to the hold circuit 661 and the maximum value detection circuit 660. The maximum value detection circuit 660 includes a hold circuit 661.
The data on the input side and the data on the output side are compared, and the hold circuit 611 is controlled so that the hold data of the hold circuit 661 is replaced only when the value of the data on the input side is large. The data held in the hold circuit 611 appears at the output terminal 662.
【００２８】ラッチ回路６５１、６５３、６５４は１ク
ロック分の遅延量を有する。この回路において減算回路
６５５〜６５８はは、入力信号に対して水平、垂直、斜
め方向に隣接する画素間での差分をとることになる。図
８（Ｂ）にはその概念を示している。黒丸が入力端子６
５０のデータである。この演算処理において、図８
（Ｃ）の黒部分においては、図８（Ｂ）の白丸部分のデ
ータが、ＤＣＴブロックからはみでることになり、その
部分のデータはここでは図示しないが、最大値抽出回路
６５９には入力されないようになっている。The latch circuits 651, 653, 654 have a delay amount of one clock. In this circuit, the subtraction circuits 655 to 658 take the difference between horizontally, vertically, and diagonally adjacent pixels with respect to the input signal. FIG. 8B shows the concept. Black circle is input terminal 6
There are 50 data. In this calculation process, FIG.
In the black portion of (C), the data of the white circle portion of FIG. 8B is out of the DCT block, and the data of that portion is not input to the maximum value extraction circuit 659, although not shown here. It has become.
【００２９】上記のような回路によりＤＣＴブロック内
のエッジが検出される。そして大きなエッジ（高周波）
があり、そのレベルが設定値を越えるような場合には、
メディアンフィルタが機能することになり、ノイズ低減
を得る。An edge in the DCT block is detected by the circuit as described above. And a big edge (high frequency)
And the level exceeds the set value,
The median filter will work and you will get noise reduction.
【００３０】図９は、さらにこの発明の第４の実施例の
デコーダのブロック図を示している。図７の実施例と同
一部分には同一符号を付して説明は省略する。この実施
例の場合、加算回路３０５の出力が、ＤＣＴブロック内
最小／最大差分検出回路５１０に入力される。このＤＣ
Ｔブロック内最小／最大差分検出回路５１０の検出出力
が、メディアンオン／オフ制御回路５０２に入力されて
いる。他の部分は、先の実施例と同じである。この実施
例では、ＤＣＴブロック内最小／最大差分検出回路５１
０において、ＤＣＴブロック内（８×８画素：計１６画
素）を用いて、最小値と最大値のデータを検出し、その
差分が設定したしきい値を越えた場合に、メディアンフ
ィルタ３１０の出力を選択導出する制御信号を作成して
いる。FIG. 9 is a block diagram of a decoder according to the fourth embodiment of the present invention. The same parts as those in the embodiment of FIG. 7 are designated by the same reference numerals and the description thereof will be omitted. In the case of this embodiment, the output of the addition circuit 305 is input to the minimum / maximum difference detection circuit 510 in the DCT block. This DC
The detection output of the minimum / maximum difference detection circuit 510 in the T block is input to the median on / off control circuit 502. The other parts are the same as in the previous embodiment. In this embodiment, the minimum / maximum difference detection circuit 51 in the DCT block is
At 0, the data of the minimum value and the maximum value is detected using the DCT block (8 × 8 pixels: 16 pixels in total), and when the difference exceeds the set threshold value, the output of the median filter 310 A control signal for selectively deriving is generated.
【００３１】[0031]
【発明の効果】上記したようにこの発明によると、量子
化ビット数が少ない画像や急俊なエッジを含む画像が送
られてきた場合を検出して、デコード出力画像にメディ
アンフィルタによるフィルタリングを施すようにして、
モスキートノイズを軽減し、良好な画像を得ることがで
きる。As described above, according to the present invention, the case where an image having a small number of quantization bits or an image including abrupt edges is sent is detected, and the decoded output image is filtered by the median filter. Like this
It is possible to reduce mosquito noise and obtain a good image.
【図１】この発明の第１の実施例を示す図。FIG. 1 is a diagram showing a first embodiment of the present invention.
【図２】図１のメディアンフィルタの例を示す図。FIG. 2 is a diagram showing an example of the median filter of FIG.
【図３】図１のメディアンフィルタの他の例を示す図。FIG. 3 is a diagram showing another example of the median filter of FIG.
【図４】図３のデータ選択回路の変換テーブルの例を示
す図。FIG. 4 is a diagram showing an example of a conversion table of the data selection circuit of FIG.
【図５】図１のメディアンフィルタのさらに他の例を示
す図。5 is a diagram showing still another example of the median filter of FIG. 1. FIG.
【図６】この発明の第２の実施例を示す図。FIG. 6 is a diagram showing a second embodiment of the present invention.
【図７】この発明の第３の実施例を示す図。FIG. 7 is a diagram showing a third embodiment of the present invention.
【図８】図７のＤＣＴブロック内エッジ検出回路の具体
例を示す図とその動作説明のための図。8A and 8B are diagrams showing a specific example of the DCT block edge detection circuit of FIG. 7 and a diagram for explaining the operation thereof.
【図９】この発明の第４の実施例を示す図。FIG. 9 is a diagram showing a fourth embodiment of the present invention.
【図１０】従来の画像圧縮エンコーダを示す図。FIG. 10 is a diagram showing a conventional image compression encoder.
【図１１】従来のデコーダを示す図。FIG. 11 is a diagram showing a conventional decoder.
３０１…受信バッファ、３０２…可変長復号化回路、３
０３…逆量子化回路、３０４…逆ＤＣＴ回路、３０５…
加算回路、３０６…フレームメモリ、３０７…動き補正
回路、３０８…スイッチ、３０９…ブロックラスタ変換
回路、３１０…メディアンフィルタ、３１１…セレク
タ、３１２…遅延回路、３１３…メディアンオン／オフ
制御回路。301 ... Reception buffer, 302 ... Variable length decoding circuit, 3
03 ... Inverse quantization circuit, 304 ... Inverse DCT circuit, 305 ...
Addition circuit, 306 ... Frame memory, 307 ... Motion correction circuit, 308 ... Switch, 309 ... Block raster conversion circuit, 310 ... Median filter, 311 ... Selector, 312 ... Delay circuit, 313 ... Median on / off control circuit.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 7/30 Ａ 8522−5Ｊ 9191−5Ｌ Ｇ０６Ｆ 15/68 ４００ Ａ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication location H03M 7/30 A 8522-5J 9191-5L G06F 15/68 400 A
Claims (4)
処理し、ビット数が変動する量子化を施した符号化信号
を復号し、デコード出力を得る復号化装置において、 前記符号化信号を取り込む受信バッファにおけるデータ
占有率が設定された値よりも大きいか否かを検出する検
出手段と、 前記検出手段が、前記受信バッファにおけるデータ占有
率が設定された値よりも大きいことを検出したときに、
前記デコード出力に対してメディアンフィルタによるフ
ィルタリングを行わせて最終デコード出力とする手段と
を具備したことを特徴とする画像信号受信装置。1. A discrete cosine transform (DCT) of an image signal.
In a decoding device that processes and decodes a quantized coded signal with varying number of bits and obtains a decoded output, is the data occupancy rate in the receiving buffer for fetching the coded signal larger than a set value? Detecting means for detecting whether or not, when the detecting means detects that the data occupancy in the receiving buffer is larger than a set value,
An image signal receiving apparatus, comprising: means for filtering the decoded output by a median filter to obtain a final decoded output.
処理し、ビット数が変動する量子化を施した符号化信号
を復号し、デコード出力を得る復号化装置において、 前記符号化信号を逆量子化する逆量子化手段と、 前記逆量子化手段の逆量子化係数のビット数が設定され
た値よりも大きいか否かを検出する検出手段と、 前記検出手段が、前記逆量子化係数のビット数が設定さ
れた値よりも小さいことを検出したときに、前記デコー
ド出力に対してメディアンフィルタによるフィルタリン
グを行わせて最終デコード出力とする手段とを具備した
ことを特徴とする画像信号受信装置。2. A discrete cosine transform (DCT) of an image signal
In a decoding device that processes and decodes a quantized coded signal with varying number of bits, and obtains a decoded output, a dequantization unit that dequantizes the coded signal, and a dequantization unit A detection unit that detects whether or not the number of bits of the inverse quantization coefficient is larger than a set value, and the detection unit detects that the number of bits of the inverse quantization coefficient is smaller than the set value. An image signal receiving device, characterized in that it further comprises means for performing filtering by a median filter on the decoded output to obtain a final decoded output.
処理し、ビット数が変動する量子化を施した符号化信号
を復号し、デコード出力を得る復号化装置において、 前記符号化信号を逆量子化し、次に逆ＤＣＴ処理し、次
に、この逆ＤＣＴ出力に前フレームの対応逆ＤＣＴ出力
を加算した段階のＤＣＴブロックを用いて、このＤＣＴ
ブロック内のエッジを検出し、このエッジが設定したし
きい値よりも大きいか否かを検出する検出手段と、 前記検出手段が、前記エッジが設定したしきい値よりも
大きいことを検出したときに、前記デコード出力に対し
てメディアンフィルタによるフィルタリングを行わせて
最終デコード出力とする手段とを具備したことを特徴と
する画像信号受信装置。3. An image signal is subjected to a discrete cosine transform (DCT).
In a decoding device for processing and decoding a quantized coded signal with varying number of bits to obtain a decoded output, the coded signal is inversely quantized, then inverse DCT processing is performed, and then the inverse Using the DCT block at the stage in which the corresponding inverse DCT output of the previous frame is added to the DCT output, this DCT
Detecting means for detecting an edge in the block and detecting whether or not the edge is larger than a set threshold value; and the detecting means detects that the edge is larger than the set threshold value. And a means for filtering the decoded output with a median filter to obtain a final decoded output.
処理し、ビット数が変動する量子化を施した符号化信号
を復号し、デコード出力を得る復号化装置において、 前記符号化信号を逆量子化し、次に逆ＤＣＴ処理し、次
に、この逆ＤＣＴ出力に前フレームの対応逆ＤＣＴ出力
を加算した段階のＤＣＴブロックを用いて、このＤＣＴ
ブロック内の最大値と最小値を検出し、この最大値と最
小値の差が設定したしきい値よりも大きいか否かを検出
する検出手段と、 前記検出手段が、前記差が設定したしきい値よりも大き
いことを検出したときに、前記デコード出力に対してメ
ディアンフィルタによるフィルタリングを行わせて最終
デコード出力とする手段とを具備したことを特徴とする
画像信号受信装置。4. A discrete cosine transform (DCT) of an image signal
In a decoding device for processing and decoding a quantized coded signal with varying number of bits to obtain a decoded output, the coded signal is inversely quantized, then inverse DCT processing is performed, and then the inverse This DCT block is used by using the DCT block at the stage in which the corresponding inverse DCT output of the previous frame is added to the DCT output.
Detecting the maximum value and the minimum value in the block, detecting means for detecting whether the difference between the maximum value and the minimum value is larger than a set threshold value, and the detecting means sets the difference. An image signal receiving apparatus comprising: means for filtering the decoded output by a median filter to obtain a final decoded output when it is detected that the decoded output is larger than a threshold value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20607293A JP3256605B2 (en) | 1993-08-20 | 1993-08-20 | Image signal receiving device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20607293A JP3256605B2 (en) | 1993-08-20 | 1993-08-20 | Image signal receiving device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0759087A true JPH0759087A (en) | 1995-03-03 |
| JP3256605B2 JP3256605B2 (en) | 2002-02-12 |
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ID=16517369
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20607293A Expired - Fee Related JP3256605B2 (en) | 1993-08-20 | 1993-08-20 | Image signal receiving device |
Country Status (1)
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|---|---|
| JP (1) | JP3256605B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6075562A (en) * | 1996-03-29 | 2000-06-13 | Ricoh Company, Ltd. | Image inputting apparatus |
| KR100522938B1 (en) * | 2001-08-13 | 2005-10-24 | 삼성전자주식회사 | Apparatus for removing block artifacts and a removing method using the same and display having a apparatus for removing block artifacts |
| KR100715170B1 (en) * | 2004-09-29 | 2007-05-08 | 가부시끼가이샤 도시바 | Image processing apparatus |
-
1993
- 1993-08-20 JP JP20607293A patent/JP3256605B2/en not_active Expired - Fee Related
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| KR100522938B1 (en) * | 2001-08-13 | 2005-10-24 | 삼성전자주식회사 | Apparatus for removing block artifacts and a removing method using the same and display having a apparatus for removing block artifacts |
| KR100715170B1 (en) * | 2004-09-29 | 2007-05-08 | 가부시끼가이샤 도시바 | Image processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3256605B2 (en) | 2002-02-12 |
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