JP3256605B2 - Image signal receiving device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、フレーム間予測、Ｄ
ＣＴ（離散コサイン変換）処理等を用いてデジタル符号
化した符号化信号を受信し、復号化する画像信号受信装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inter-frame prediction,
CT (discrete cosine transform) or the like receives a digital coded encoded signal using a process, the image signal receiving instrumentation for decoding
About the installation .

【０００２】[0002]

【従来の技術】近年、テレビ放送が多用化し、日本のハ
イビジョン技術が急速に進展するにつれ、アメリカ国内
でも地上放送業者を中心に次世代のＴＶ方式であるＡＴ
Ｖの開発が行われてきた。１９８７年にＦＣＣ（アメリ
カ連邦通信委員会）は、諮問委員会を設置して、内外の
各団体からＡＴＶの伝送方式を公募し、提案された方式
について画質、伝搬などの比較実験を行った上で、方式
を決定するとの方式を明らかにしている。この状況では
アメリカのＡＴＶは、デジタル伝送方式が有力になって
いる。2. Description of the Related Art In recent years, with the increasing use of television broadcasting and the rapid advancement of Hi-Vision technology in Japan, the United States has been using AT, which is the next-generation TV system, mainly by terrestrial broadcasters.
V has been developed. In 1987, the FCC (U.S. Federal Communications Commission) established an advisory committee, solicited ATV transmission systems from domestic and foreign organizations, and conducted comparative experiments on the proposed system, such as image quality and transmission. Clarifies the method of determining the method. In this situation, digital transmission systems have become dominant for ATVs in the United States.

【０００３】一般的に映像信号をデジタル化すると、そ
の情報量は膨大になり、これを直接伝送路にて伝送した
り記録媒体に蓄積するのはかなりの困難が予想される。
例えば、現行の５２５、２：１インターレース信号の全
体データレートは、２１６Ｍｂｐｓとなり、５２５、
１：１ノンインターレース信号では４３２なＭｂｐｓに
もなる。In general, when a video signal is digitized, the amount of information becomes enormous, and it is expected that it will be quite difficult to directly transmit the video signal via a transmission line or to store it on a recording medium.
For example, the total data rate of the current 525 2: 1 interlace signal is 216 Mbps,
For a 1: 1 non-interlaced signal, it is 432 Mbps.

【０００４】そこで画像圧縮技術が必須となるが、多種
の画像圧縮技術アイテムの中からＤＣＴ処理、フレーム
間予測符号化、ランレングス符号化、エントロピー符号
化を複合的に用いて映像信号を符号化する技術として、
テレビ会議等に用いられるＣＣＩＴＴのＨ２６１モデル
があり、この技術をベースにしてデジタル伝送ＴＶシス
テムの提案がなされている。Therefore, an image compression technique is indispensable. From among various kinds of image compression technique items, a video signal is encoded by using a combination of DCT processing, inter-frame prediction coding, run-length coding, and entropy coding. As technology to do
There is an H261 model of CCITT used for a video conference or the like, and a digital transmission TV system has been proposed based on this technology.

【０００５】図１０には、ＣＣＩＴＴのＨ２６１の一般
的なモデルエンコーダのブロック図を示している。映像
入力端子１００には、ラスタ走査の映像信号が入力さ
れ、ラスタブロック変換回路１０１において、ラスタで
入力された信号が水平、垂直方向へ８画素となる８×８
画素（以下ＤＣＴブロックと称する）のブロックに変換
される。変化された映像信号は、差分回路１０２と動き
ベクトル検出回路１０９に入力される。動きベクトル検
出回路１０９には、ラスタブロック変換回路１０１から
入力された現信号とフレームメモリ１０８から１フレー
ム遅延された信号が同時に入力され、その信号に基づい
てＤＣＴブロック単位または１６×１６画素（以下マク
ロブロックと称する）単位での画像動きベクトルが検出
される。この動きベクトルは、動き補正回路１１０に伝
送される。動き補正回路１１０は、動きベクトルに従っ
てフレームメモリ１０８の出力を動き補正し、その出力
を差分回路１０２及び加算回路１０７に供給する。ここ
でスイッチ１１１は、図示しない判定回路によって、現
信号と１フレーム遅延された信号の差分値（８×８画素
分の合計）がしきい値より大きいときはオフされ、その
結果、差分回路１０２及び加算回路１０７には信号が送
られない。スイッチ１１１がオフ状態になるのは、動き
の早い映像やシーンチェンジの時及び受信機側で映像を
再生するために必要なフレーム差分を行わない信号処理
を行うときである。一般にこのモードをイントラモード
と呼ぶ。逆に、スイッチ１１１がオン状態になる場合
は、差分回路１０２では、フレーム差分処理が行われ、
加算回路１０７ではフレーム加算処理が行われる。この
モードを一般的にインターモードと呼ぶ。このようにイ
ントラ／インター処理された差分回路１０２の出力は、
ＤＣＴ回路１０３に送られる。ＤＣＴ回路１０３では、
送られてきたＤＣＴブロック単位の信号をＤＣＴ処理
し、量子化回路１０４に送出する。量子化回路１０４で
は、入力されたＤＣＴ係数を量子化テーブル選択回路１
１４から与えられた量子化テーブルをもとに量子化を行
い、その出力を可変長符号化回路１１２に送出する。こ
の信号は一般的にはランレングス符号とレベル信号とな
っている。FIG. 10 is a block diagram of a general model encoder of H261 of CCITT. A video signal of raster scanning is input to the video input terminal 100, and the raster block conversion circuit 101 converts the raster input signal into 8 × 8 pixels in which the horizontal and vertical signals have eight pixels.
It is converted into a block of pixels (hereinafter referred to as a DCT block). The changed video signal is input to the difference circuit 102 and the motion vector detection circuit 109. The current signal input from the raster block conversion circuit 101 and the signal delayed by one frame from the frame memory 108 are simultaneously input to the motion vector detection circuit 109, and based on the signal, a DCT block unit or 16 × 16 pixels (hereinafter, referred to as a 16 × 16 pixel) is used. An image motion vector is detected in units of macroblocks. This motion vector is transmitted to the motion correction circuit 110. The motion correction circuit 110 motion-corrects the output of the frame memory 108 according to the motion vector, and supplies the output to the difference circuit 102 and the addition circuit 107. Here, the switch 111 is turned off by a determination circuit (not shown) when the difference value (total of 8 × 8 pixels) between the current signal and the signal delayed by one frame is larger than the threshold value. No signal is sent to the addition circuit 107. The switch 111 is turned off at the time of fast-moving video or scene change, and at the time of performing signal processing that does not perform the frame difference necessary for reproducing the video on the receiver side. Generally, this mode is called an intra mode. Conversely, when the switch 111 is turned on, the difference circuit 102 performs frame difference processing,
The addition circuit 107 performs a frame addition process. This mode is generally called an inter mode. The output of the difference circuit 102 subjected to the intra / inter processing in this manner is
The signal is sent to the DCT circuit 103. In the DCT circuit 103,
The transmitted DCT block unit signal is subjected to DCT processing and transmitted to the quantization circuit 104. In the quantization circuit 104, the input DCT coefficient is converted into the quantization table selection circuit 1
The quantization is performed on the basis of the quantization table given from 14, and the output is sent to the variable length coding circuit 112. This signal is generally a run length code and a level signal.

【０００６】一方、量子化回路１０４の出力は、逆量子
化回路１０５に入力され、ここで逆量子化され、量子化
回路１０４の入力信号とほぼ同じ信号に変換される。さ
らに逆量子化回路１０５の出力信号は、逆ＤＣＴ回路１
０６に入力され逆ＤＣＴ処理され、ＤＣＴ回路１０３の
入力信号にほぼ等しい信号に変換される。ここでほぼ等
しいとしたのは、量子化誤差を含んでいるからである。
次に加算回路１０７では、逆ＤＣＴ回路１０６の出力信
号と、１フレーム遅延された信号（インターモードの
時）とを加算し、その加算出力をフレームメモリ１０８
に入力する。イントラモードのときは、スイッチ１１１
がオフされるので、逆ＤＣＴ回路１０６の出力がそのま
ま加算回路１０７を介してフレームメモリ１０８に入力
されることになる。加算回路１０７の出力信号は、一般
にローカルデコーダ出力となる。On the other hand, the output of the quantization circuit 104 is input to the inverse quantization circuit 105, where it is inversely quantized and converted into a signal substantially the same as the input signal of the quantization circuit 104. Further, the output signal of the inverse quantization circuit 105 is the inverse DCT circuit 1
06 and subjected to inverse DCT processing to be converted into a signal substantially equal to the input signal of the DCT circuit 103. The reason why they are set to be substantially equal here is that they include quantization errors.
Next, the addition circuit 107 adds the output signal of the inverse DCT circuit 106 and the signal delayed by one frame (in the case of the inter mode), and outputs the added output to the frame memory 108.
To enter. When in the intra mode, the switch 111
Is turned off, the output of the inverse DCT circuit 106 is directly input to the frame memory 108 via the addition circuit 107. The output signal of the adding circuit 107 is generally a local decoder output.

【０００７】可変長符号化回路１１２に入力された信号
は、ハフマンテーブル等を用いて可変長符号化処理され
る。可変長符号化された信号は、送信バッファ１１３に
入力される。送信バッファ１１３は、符号化される映像
内容によってデータ量が変化するためにデータを一時保
持し、出力端子１１５から一定レートで信号を送出する
ためのものである。このために、送信バッファ１１３に
おいて可変長符号化された信号が極端に少なくなりバッ
ファのデータ占有量が０％になることや、逆に入力され
る信号が極端に多くなりデータ占有量が１００％になる
のを防止している。そこで、バッファのデータ占有量
は、量子化テーブル選択回路１１４において常時監視さ
れる。量子化テーブル選択回路１１４は、データ占有量
が少なくなると量子化回路１０４におけるテーブル選択
を行い量子化ビット数を増やして送信バッファ１１３に
入力するデータ量を増加させ、逆にデータ占有量が多く
なると、量子化ビット数を減らして送信バッファ１１３
に入力するデータ量を低減させている。これにより送信
バッファ１１３からの出力データは一定レートを維持で
きるようになっている。The signal input to the variable length coding circuit 112 is subjected to variable length coding using a Huffman table or the like. The variable-length coded signal is input to the transmission buffer 113. The transmission buffer 113 temporarily stores data because the data amount changes depending on the content of the video to be encoded, and transmits a signal from the output terminal 115 at a constant rate. For this reason, the variable length coded signal in the transmission buffer 113 becomes extremely small and the data occupation amount of the buffer becomes 0%, or conversely, the input signal becomes extremely large and the data occupation amount becomes 100%. It has been prevented from becoming. Therefore, the data occupancy of the buffer is constantly monitored by the quantization table selection circuit 114. When the data occupancy decreases, the quantization table selection circuit 114 performs table selection in the quantization circuit 104 to increase the number of quantization bits to increase the amount of data input to the transmission buffer 113, and conversely, when the data occupancy increases. , The transmission buffer 113
To reduce the amount of data to be input. As a result, the output data from the transmission buffer 113 can be maintained at a constant rate.

【０００８】図１１には、上記エンコーダに対応したデ
コーダのブロック図を示している。映像入力端子２００
には、可変長符号化された信号が入力される。受信バッ
ファ２０１では、可変長符号化された信号を可変長復号
化回路２０２で復号化するレートに合わせて信号を出力
する。可変長復号化回路２０２では、送信側とマッチし
た可変長復号化が行われる。可変長復号化された信号
は、逆量子化回路２０３に入力され逆量子化がなされ、
この逆量子化された信号は逆ＤＣＴ回路２０４に入力さ
れて逆ＤＣＴ処理される。逆ＤＣＴ回路２０４の出力
は、加算回路２０５に供給される。加算回路２０５で
は、インターモードの場合、逆ＤＣＴ回路２０４より得
られる信号と、フレームメモリ２０６でフレーム遅延さ
れた信号を動き補正回路２０７で動き補正した信号とが
加算される。また、イントラモードの場合、スイッチ２
０８がオフされ１フレーム遅延された信号は加算回路２
０５には入力されない。スイッチ２０８は、可変長復号
化回路２０２から得られるインタ／イントラ切り替え信
号によって切り替えられる。加算回路２０５の出力は、
ブロックラスタ変換回路２０９によってラスタ走査信号
に変換された後、デコーダ出力として映像信号出力端子
２１０に送出される。FIG. 11 is a block diagram of a decoder corresponding to the encoder. Video input terminal 200
Is input with a variable-length coded signal. The reception buffer 201 outputs a signal in accordance with the rate at which the variable length coded signal is decoded by the variable length decoding circuit 202. The variable-length decoding circuit 202 performs variable-length decoding that matches the transmission side. The variable-length-decoded signal is input to an inverse quantization circuit 203, and is subjected to inverse quantization.
The inversely quantized signal is input to the inverse DCT circuit 204 and subjected to inverse DCT processing. The output of the inverse DCT circuit 204 is supplied to the adding circuit 205. In the case of the inter mode, the addition circuit 205 adds a signal obtained from the inverse DCT circuit 204 and a signal obtained by motion-correcting a signal delayed by a frame in the frame memory 206 by a motion correction circuit 207. In the case of the intra mode, the switch 2
08 is turned off and the signal delayed by one frame is added to the adder 2
05 is not input. The switch 208 is switched by an inter / intra switching signal obtained from the variable length decoding circuit 202. The output of the addition circuit 205 is
After being converted into a raster scanning signal by the block raster conversion circuit 209, it is sent to the video signal output terminal 210 as a decoder output.

【０００９】以上、Ｈ２６１モデルのエンコーダ・デコ
ーダについて述べたが、このモデルでは符号化された信
号は固定レートで送出されるため、映像信号の内容が複
雑になればなるほど１画素当たりの割り当てビット数が
減少してくることになり、モスキートノイズ等が増加し
てくる。また、スーパーインポーズされた画像を量子化
する場合に、スーパーが高域成分を持っているため、ス
ーパーの回りにモスキートノイズが多く発生する傾向に
ある。これらの画質劣化を排除するには、送信レートを
上げるか符号化前に水平、垂直方向のローパスフィルタ
を用いて符号化し水平、垂直の高域成分を削除しておく
ことが考えられる。The encoder / decoder of the H261 model has been described above. In this model, the coded signal is transmitted at a fixed rate. Therefore, as the content of the video signal becomes more complicated, the number of bits allocated per pixel increases. Decreases, and mosquito noise and the like increase. In addition, when quantizing a superimposed image, since the super has a high-frequency component, a lot of mosquito noise tends to be generated around the super. In order to eliminate such image quality degradation, it is conceivable to increase the transmission rate or to remove horizontal and vertical high-frequency components by encoding using a horizontal and vertical low-pass filter before encoding.

【００１０】[0010]

【発明が解決しようとする課題】上記したように、従来
の装置であると映像信号やスーパーインポーズされた信
号を少ないビット数で量子化する場合、量子化ビット数
の不足に伴うモスキートノイズ等が増加している。As described above, in the conventional apparatus, when a video signal or a superimposed signal is quantized with a small number of bits, mosquito noise or the like due to a shortage of the number of quantization bits is required. Is increasing.

【００１１】そこでこの発明は、エンコーダの構成を変
えずにデコーダ側のみでモスキートノイズ等を低減する
ことができる画像信号受信装置を提供することを目的と
する。An object of the present invention is to provide an image signal receiving apparatus which can reduce mosquito noise and the like only on the decoder side without changing the configuration of the encoder.

【００１２】[0012]

【課題を解決するための手段】この発明は、デコーダの
出力部にメディアンフィルタを設け、復号化する信号の
成分に応じて前記メディアンフィルタのオンオフ制御を
行う手段を設けるものである。According to the present invention, a median filter is provided at an output portion of a decoder, and means for performing on / off control of the median filter in accordance with a component of a signal to be decoded is provided.

【００１３】[0013]

【作用】上記の手段により、映像信号やスーパーインポ
ーズされた信号を少ないビット数で量子化された信号等
が到来した場合、メディアンフィルタが作用し効果的に
モスキートノイズを低減することができる。According to the above means, when a video signal or a signal obtained by quantizing a superimposed signal with a small number of bits or the like arrives, a median filter operates and mosquito noise can be effectively reduced.

【００１４】[0014]

【実施例】以下、この発明の実施例を図面を参照して説
明する。図１はこの発明の一実施例である。映像入力端
子３００には、可変長符号化された信号が入力され、受
信バッファ３０１に導入される。受信バッファ３０１
は、可変長符号化された信号を、次段の可変長復号化回
路３０２で復号化するレートに合わせた信号にして出力
し、可変長復号化回路３０２に供給する。可変長復号化
回路３０２では、送信側とマッチした可変長復号化が行
われる。この可変長復号化された信号は、逆量子化回路
３０３に入力される。逆量子化回路３０３では、入力信
号の逆量子化が行われ、その出力は、逆ＤＣＴ回路３０
４に入力される。逆ＤＣＴ回路３０４では、入力信号の
逆ＤＣＴ処理が行われる。逆ＤＣＴ処理された信号は、
加算回路３０５に入力される。加算回路３０５は、イン
ターモードの場合には、逆ＤＣＴ回路３０４からの信号
と、フレームメモリ３０６でフレーム遅延されかつ動き
補正回路３０７で画像動き補正された信号とを加算す
る。またイントラモードの場合には、動き補正回路３０
７と加算回路３０５の間に設けられたスイッチ３０８が
オフされるので、１フレーム遅延された信号の加算は行
われない。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows an embodiment of the present invention. A variable-length coded signal is input to the video input terminal 300, and is introduced into the reception buffer 301. Receive buffer 301
The variable-length-encoded signal is output as a signal that matches the rate of decoding by the next-stage variable-length decoding circuit 302, and supplied to the variable-length decoding circuit 302. The variable-length decoding circuit 302 performs variable-length decoding that matches the transmission side. The variable-length decoded signal is input to the inverse quantization circuit 303. In the inverse quantization circuit 303, the input signal is inversely quantized, and the output is output to the inverse DCT circuit 30.
4 is input. In the inverse DCT circuit 304, inverse DCT processing of the input signal is performed. The inverse DCT processed signal is
The signal is input to the addition circuit 305. In the case of the inter mode, the addition circuit 305 adds the signal from the inverse DCT circuit 304 and the signal whose frame has been delayed by the frame memory 306 and whose motion has been corrected by the motion correction circuit 307. In the case of the intra mode, the motion compensation circuit 30
Since the switch 308 provided between the switch 7 and the adding circuit 305 is turned off, the signal delayed by one frame is not added.

【００１５】スイッチ３０８は、可変長復号化回路３０
２から得られるインタ／イントラ切り替え信号によって
切り替え制御される。加算回路３０５の出力は、先のフ
レームメモリ３０６に供給されると共に、ブロックラス
タ変換回路３０９に入力される。ここでは、画素ブロッ
クをラスタ走査信号に変換しており、その変換出力は、
メディアンフィルタ３１０とセレクタ３１１に供給され
る。メディアンフィルタ３１０の構成は、図２乃至図４
において説明する。また、ブロックラスタ変換回路３０
９の出力が、直接セレクタ３１１に入力するラインに
は、メディアンフィルタ３１０の遅延分を補償する遅延
回路が設けられているが図示していない。メディアンフ
ィルタ３１０の出力は、セレクタ３１１に入力されてい
る。セレクタ３１１で選択された信号は、映像信号出力
端子３１４にデコーダ出力として出力される。The switch 308 is connected to the variable length decoding circuit 30
The switching is controlled by an inter / intra switching signal obtained from step 2. The output of the adder circuit 305 is supplied to the frame memory 306 and input to the block raster conversion circuit 309. Here, the pixel block is converted into a raster scanning signal, and the converted output is
It is supplied to the median filter 310 and the selector 311. The configuration of the median filter 310 is shown in FIGS.
Will be described. The block raster conversion circuit 30
A delay circuit for compensating for the delay of the median filter 310 is provided on a line through which the output of 9 is directly input to the selector 311, but is not shown. The output of the median filter 310 is input to the selector 311. The signal selected by the selector 311 is output to a video signal output terminal 314 as a decoder output.

【００１６】セレクタ３１１の入力選択動作は、次のよ
うに行われる。受信バッファ３０１の入力データ占有情
報は、遅延回路３１２を介してメディアンオン／オフ制
御回路３１３に入力される。遅延回路３１２は、可変長
復号化回路３０２、逆量子化回路３０３、逆ＤＣＴ回路
３０４、加算回路３０５、ブロックラスタ変換回路３０
９、及びメディアンフィルタ３０９の遅延分を補償する
ためのものである。メディアンオン／オフ制御回路３１
３は、受信バッファ３０１のデータ占有率が、設定して
いるしきい値を越えた場合には、セレクタ３１１がメデ
ィアンフィルタ３１０の出力を選択するように制御す
る。メディアンオン／オフ制御回路３１３には、入力デ
ータ占有情報として、例えば受信バッファ３０１のデー
タそのものが入力される。The input selection operation of the selector 311 is performed as follows. The input data occupation information of the reception buffer 301 is input to the median on / off control circuit 313 via the delay circuit 312. The delay circuit 312 includes a variable length decoding circuit 302, an inverse quantization circuit 303, an inverse DCT circuit 304, an addition circuit 305, and a block raster conversion circuit 30
9 to compensate for the delay of the median filter 309. Median on / off control circuit 31
3 controls the selector 311 to select the output of the median filter 310 when the data occupancy of the reception buffer 301 exceeds the set threshold value. The median on / off control circuit 313 receives, for example, the data itself of the reception buffer 301 as input data occupation information.

【００１７】これにより、次のことが言える。即ち、受
信バッファ３０１のデータ占有率が大きいことは、１画
素当たりに対する量子化ビット数が少ないデータが送ら
れてきたり、高域成分多いデータが送られてきたことで
ある。しかし、１画素当たりの量子化ビット数が少ない
ことは、デコード出力にモスキートノイズを発生する可
能性があることを意味する。そこで、このシステムで
は、デコード出力をメディアンフィルタ３１０に通して
取り出すようにし、確実にモスキートノイズを除去した
最終出力を得られるようにするものである。As a result, the following can be said. That is, the large data occupancy of the receiving buffer 301 means that data with a small number of quantization bits per pixel has been transmitted or data with a high frequency component has been transmitted. However, a small number of quantization bits per pixel means that mosquito noise may be generated in the decoded output. Therefore, in this system, the decoded output is taken out through the median filter 310 so that the final output from which the mosquito noise has been removed can be reliably obtained.

【００１８】図２には、水平方向３画素を用いるメディ
アンフィルタの構成を示している。入力端子４００に供
給された信号は、ラッチ回路４０１と最大値検出回路４
０３、４０５に入力され、ラッチ回路４０１の出力は、
ラッチ回路４０２及び最大値検出回路４０３、４０４に
入力され、ラッチ回路４０２の出力は最大値検出回路４
０４、４０５に入力される。最大値検出回路４０３〜４
０５では、入力された２つの信号の大きい方が検出さ
れ、それぞれ最小値検出回路４０６に供給さる。最小値
検出回路４０６では、入力された信号の最小値が検出さ
れ、この出力がメディアンフィルタの出力となる。FIG. 2 shows a configuration of a median filter using three pixels in the horizontal direction. The signal supplied to the input terminal 400 is supplied to the latch circuit 401 and the maximum value detection circuit 4.
03, 405 and the output of the latch circuit 401 is
The input to the latch circuit 402 and the maximum value detection circuits 403 and 404, and the output of the latch circuit 402 is the maximum value detection circuit 4
04 and 405. Maximum value detection circuits 403-4
At 05, the larger of the two input signals is detected and supplied to the minimum value detection circuit 406. The minimum value detection circuit 406 detects the minimum value of the input signal, and this output is the output of the median filter.

【００１９】図３には、水平方向５画素を用いるメディ
アンフィルタの構成を示している。入力端子４１０の信
号は、ラッチ回路４１１と最大値検出回路４１５、最小
値検出回路４１６、及びセレクタ回路４１８に入力さ
れ、ラッチ回路４１１の出力はラッチ回路４１２及び最
大値検出回路４１５、最小値検出回路４１６及びセレク
タ４１８、４１９に入力され、ラッチ回路４１２の出力
はラッチ回路４１３及び最大値検出回路４１５、最小値
検出回路４１６及びセレクタ４１８、４１９、４２０に
入力され、ラッチ回路４１３の出力はラッチ回路４１４
及び最大値検出回路４１５、最小値検出回路４１６及び
セレクタ４２０に入力され、ラッチ回路４１４の出力
は、最大値検出回路４１５、最小値検出回路４１６及び
セレクタ４１９、４２０に入力される。つまり、入力信
号及びラッチ回路４１１〜４１４の出力がメディアンフ
ィルタの５画素の入力データとなる。FIG. 3 shows a configuration of a median filter using five pixels in the horizontal direction. The signal at the input terminal 410 is input to a latch circuit 411, a maximum value detection circuit 415, a minimum value detection circuit 416, and a selector circuit 418, and the output of the latch circuit 411 is a latch circuit 412, a maximum value detection circuit 415, and a minimum value detection circuit. The output of the latch circuit 412 is input to the latch circuit 413 and the maximum value detection circuit 415, the minimum value detection circuit 416, and the selectors 418, 419, and 420, and the output of the latch circuit 413 is latched. Circuit 414
And the maximum value detection circuit 415, the minimum value detection circuit 416, and the selector 420, and the output of the latch circuit 414 is input to the maximum value detection circuit 415, the minimum value detection circuit 416, and the selectors 419, 420. That is, the input signals and the outputs of the latch circuits 411 to 414 become the input data of the five pixels of the median filter.

【００２０】最大値検出回路４１５では、入力された５
画素のデータから最大のものを検出し、このデータがど
の系統の入力信号なのかを（０００〜１００）の３ビッ
トで出力し、同様に最小値検出回路４１６では、入力さ
れた５画素のデータから最小のものを検出し、このデー
タがどの系統の入力信号なのかを（０００〜１００）の
３ビットで出力し、最大値検出回路４１５と最小値検出
回路４１６では、入力された結果から最大値と最小値の
系統を除いた３系統の信号を選択する選択信号がセレク
タ４１８〜４２０に向けて出力される。In the maximum value detection circuit 415, the input 5
The maximum value is detected from the pixel data, and the input signal of which system is output as 3 bits (000 to 100). Similarly, the minimum value detection circuit 416 outputs the input 5 pixel data. , A minimum signal is detected from the input result, and the maximum value detection circuit 415 and the minimum value detection circuit 416 output which system the input signal is in as three bits (000 to 100). A selection signal for selecting three signals excluding the value and the minimum value signals is output to the selectors 418 to 420.

【００２１】データ選択回路４１７は、ＲＯＭ等で構成
され、図４に示すような変換テーブルを備えている。セ
レクタ４１８には、入力端子４１０から得られるデー
タ、ラッチ回路４１１及び４１２の出力が入力され、セ
レクタ４１９には、ラッチ回路４１１、４１２及び４１
３の出力が入力され、セレクタ４２０には、ラッチ回路
４１２、４１３及び４１４の出力が入力され、それぞれ
図４に示すセレクタ制御信号により制御されて出力を導
出する。The data selection circuit 417 is composed of a ROM or the like, and has a conversion table as shown in FIG. The data obtained from the input terminal 410 and the outputs of the latch circuits 411 and 412 are input to the selector 418, and the latch circuits 411, 412 and 41 are input to the selector 419.
3, the outputs of the latch circuits 412, 413, and 414 are input to the selector 420, and the outputs are derived under the control of the selector control signals shown in FIG.

【００２２】セレクタ４１８から得られる信号は、最大
値検出回路４２１、４２２に入力され、セレクタ４１９
から得られる信号は、最大値検出回路４２１、４２３に
入力され、セレクタ４２０から得られる信号は、最大値
検出回路４２２、４２３に入力され、それぞれの最大値
検出が行われる。最大値検出回路４２１〜４２３の出力
信号は、最小値検出回路４２４に入力され、最小値のも
のが出力端子４３５に得られる。出力端子４２５の出力
がメディアンフィルタの出力となる。The signal obtained from the selector 418 is input to the maximum value detection circuits 421 and 422, and the selector 419
Are input to the maximum value detection circuits 421 and 423, and the signal obtained from the selector 420 is input to the maximum value detection circuits 422 and 423, and the respective maximum values are detected. The output signals of the maximum value detection circuits 421 to 423 are input to the minimum value detection circuit 424, and the signal of the minimum value is obtained at the output terminal 435. The output of the output terminal 425 is the output of the median filter.

【００２３】図５（Ａ）には、水平、垂直方向計５画素
のメディアンフィルタのブロック図を示している。回路
動作は、図３のものとほぼ同様であり、違っているの
は、図３のラッチ回路４１１と４１４のそれぞれの容量
が（ラインの画素数−１）のメモリ回路４３１と４３４
に置き変わっているだけである。つまり、ラインメモリ
回路４３１、４３４を配することにより、図５（Ｂ）に
示すような水平、垂直の５画素のメディアンフィルタを
構成することができる。他の部分は、図３の回路と同じ
であるために、図３と同一符号を付して説明は省略す
る。その他、図示しない水平垂直９画素のメディアンフ
ィルタ等が考えられるが、メディアンフィルタ３１０に
はいずれかのものが配される。FIG. 5A is a block diagram of a median filter having a total of 5 pixels in the horizontal and vertical directions. The circuit operation is almost the same as that of FIG. 3 except that the latch circuits 411 and 414 of FIG.
It has just been replaced. That is, by arranging the line memory circuits 431 and 434, a median filter of five horizontal and vertical pixels as shown in FIG. 5B can be formed. The other parts are the same as those in the circuit of FIG. 3, and therefore, are denoted by the same reference numerals as in FIG. In addition, a median filter of 9 pixels in the horizontal and vertical directions (not shown) can be considered, but any one of the median filters 310 is provided.

【００２４】図６は、この発明の第２の実施例のデコー
ダのブロック図を示している。図１の実施例と同一部分
には同一符号を付して説明は省略する。この第２の実施
例の場合は、セレクタ３１１を制御する制御信号は、可
変長復号化回路３０２においてデコードされる逆量子化
信号のテーブルをメディアンフィルタオン／オフ制御回
路３１３で監視している。メディアンフィルタオン／オ
フ制御回路３１３は、逆量子化のテーブルが設定したし
きい値よりもビット数の少ないテーブルであるときの
み、セレクタ３１１がメディアンフィルタ３１０の出力
を選択するようにしている。FIG. 6 is a block diagram showing a decoder according to a second embodiment of the present invention. The same parts as those in the embodiment of FIG. In the case of the second embodiment, as for the control signal for controlling the selector 311, the median filter on / off control circuit 313 monitors a table of the inversely quantized signal decoded by the variable length decoding circuit 302. The median filter on / off control circuit 313 causes the selector 311 to select the output of the median filter 310 only when the inverse quantization table has a smaller number of bits than the set threshold value.

【００２５】メディアンフィルタオン／オフ制御回路３
１３から得られるセレクタ切り替えタイミングは、ＤＣ
Ｔブロック単位であるために、ブロックラスタ変換回路
５１４によってラスタに変換され、画像のＤＣＴブロッ
クと一致したタイミングでメディアンフィルタのオン／
オフが制御される。この場合、量子化テーブルのビット
数が少ないとしたが、具体的にはある範囲を設定して効
果的にフィルタ作用を働かせている。また、上記の説明
では、メディアンフィルタのオン／オフ制御を、量子化
テーブルのビット数を参照して行っているが、この他に
可変長符号化回路３０２から得られるインター／イント
ラの情報や、動き補正の有り無し、動き補正の程度に応
じて制御しても良い。Median filter on / off control circuit 3
13, the selector switching timing is DC
Since each block is a T block, it is converted into a raster by the block raster conversion circuit 514, and the median filter is turned on / off at a timing coincident with the DCT block of the image.
Off is controlled. In this case, the number of bits in the quantization table is assumed to be small. Specifically, a certain range is set to effectively operate the filter function. In the above description, on / off control of the median filter is performed with reference to the bit number of the quantization table. In addition, information on inter / intra obtained from the variable length coding circuit 302, Control may be performed in accordance with the presence or absence of motion correction and the degree of motion correction.

【００２６】図７は、この発明とは異なるが参考として
示したデコーダのブロック図である。図１の実施例と同
一部分には同一符号を付して説明は省略する。この実施
例の場合、加算回路３０５の出力が、ＤＣＴブロック内
エッジ検出回路５０１に入力され、このＤＣＴブロック
内エッジ検出回路５０１の出力が、メディアンオン／オ
フ制御回路５０２に入力される。ＤＣＴブロック内エッ
ジ検出回路５０１及びメディアンオン／オフ制御回路５
０２は、ＤＣＴブロック内（８×８画素：計１６画素）
を用いて、上下斜めの隣合う画素間の差分絶対値を取
り、その大きさが設定したしきい値を超えた場合に、メ
ディアンフィルタ３１０の出力を取り出すための制御信
号を得るようにしている。メディアンオン／オフ制御回
路５０２では、メディアンフィルタ３１０の出力をＤＣ
Ｔブロック単位で切り替え導出するようにタイミング制
御も行っている。ブロックラスタ変換回路５０３では、
映像信号に合せて、メディアンオン／オフ制御回路５０
２からのブロック単位で得られる制御信号をセレクタ３
１１に切り替え信号として与えるように調整している。FIG. 7 is different from the present invention, but as a reference.
It is a block diagram of the shown decoder . The same parts as those in the embodiment of FIG. In the case of this embodiment, the output of the addition circuit 305 is input to the edge detection circuit 501 in the DCT block, and the output of the edge detection circuit 501 in the DCT block is input to the median on / off control circuit 502. DCT block edge detection circuit 501 and median on / off control circuit 5
02 is in the DCT block (8 × 8 pixels: 16 pixels in total)
The control signal for extracting the output of the median filter 310 is obtained when the absolute value of the difference between the vertically and obliquely adjacent pixels is calculated using a threshold value and the magnitude exceeds a set threshold value. . The median on / off control circuit 502 outputs the output of the median filter 310 to DC
Timing control is also performed so that switching is derived in units of T blocks. In the block raster conversion circuit 503,
Median on / off control circuit 50 according to the video signal
The control signal obtained in block units from
11 is provided as a switching signal.

【００２７】図８（Ａ）は、上記ＤＣＴブロック内エッ
ジ検出回路５０１の具体的例を示している。入力端子６
５０に入力された信号は、ラッチ回路６５１、減算回路
６５５〜６５８に入力される。ラッチ回路６５１の出力
は、６クロック遅延回路６５２と減算回路６５５に供給
され、６クロック遅延回路６５２の出力は、ラッチ回路
６５３と減算回路６５６に供給され、ラッチ回路６５３
の出力はラッチ回路６５４と減算回路６５７に供給さ
れ、ラッチ回路６５４の出力は減算回路６５８に供給さ
れる。減算回路６５５〜６５８の出力は、最大値抽出回
路６５９に入力される。最大値抽出回路６５９の出力
は、ホールド回路６６１と最大値検出回路６６０に入力
される。最大値検出回路６６０は、ホールド回路６６１
の入力側と出力側のデータを比較し、入力側のデータの
値が大きい場合のみ、ホールド回路６６１のホールドデ
ータを入れ替えるように、ホールド回路６１１を制御す
る。ホールド回路６１１にホールドされたデータは、出
力端子６６２に現れる。FIG. 8A shows a specific example of the edge detection circuit 501 in the DCT block. Input terminal 6
The signal input to 50 is input to the latch circuit 651 and the subtraction circuits 655 to 658. The output of the latch circuit 651 is supplied to a 6-clock delay circuit 652 and a subtraction circuit 655, and the output of the 6-clock delay circuit 652 is supplied to a latch circuit 653 and a subtraction circuit 656.
Is supplied to a latch circuit 654 and a subtraction circuit 657, and the output of the latch circuit 654 is supplied to a subtraction circuit 658. Outputs of the subtraction circuits 655 to 658 are input to a maximum value extraction circuit 659. The output of the maximum value extraction circuit 659 is input to the hold circuit 661 and the maximum value detection circuit 660. The maximum value detection circuit 660 includes a hold circuit 661
The hold circuit 611 is controlled so that the hold data of the hold circuit 661 is replaced only when the value of the data on the input side is large. The data held by the hold circuit 611 appears at the output terminal 662.

【００２８】ラッチ回路６５１、６５３、６５４は１ク
ロック分の遅延量を有する。この回路において減算回路
６５５〜６５８はは、入力信号に対して水平、垂直、斜
め方向に隣接する画素間での差分をとることになる。図
８（Ｂ）にはその概念を示している。黒丸が入力端子６
５０のデータである。この演算処理において、図８
（Ｃ）の黒部分においては、図８（Ｂ）の白丸部分のデ
ータが、ＤＣＴブロックからはみでることになり、その
部分のデータはここでは図示しないが、最大値抽出回路
６５９には入力されないようになっている。The latch circuits 651, 653, 654 have a delay amount of one clock. In this circuit, subtraction circuits 655 to 658 calculate differences between pixels adjacent to the input signal in horizontal, vertical, and oblique directions. FIG. 8B shows the concept. Black circle is input terminal 6
50 data. In this calculation process, FIG.
In the black part of (C), the data of the white circle part in FIG. 8B is out of the DCT block, and the data of that part is not shown here, but is not input to the maximum value extraction circuit 659. It has become.

【００２９】上記のような回路によりＤＣＴブロック内
のエッジが検出される。そして大きなエッジ（高周波）
があり、そのレベルが設定値を越えるような場合には、
メディアンフィルタが機能することになり、ノイズ低減
を得る。The edge in the DCT block is detected by the circuit as described above. And a big edge (high frequency)
If the level exceeds the set value,
The median filter will work and obtain noise reduction.

【００３０】図９も、この発明とは異なるが参考として
示したデコーダのブロック図である。図７と同一部分に
は同一符号を付している。このデコーダは、加算回路３
０５の出力が、ＤＣＴブロック内最小／最大差分検出回
路５１０に入力される。このＤＣＴブロック内最小／最
大差分検出回路５１０の検出出力が、メディアンオン／
オフ制御回路５０２に入力されている。このデコーダで
は、ＤＣＴブロック内最小／最大差分検出回路５１０に
おいて、ＤＣＴブロック内（８×８画素：計１６画素）
を用いて、最小値と最大値のデータを検出し、その差分
が設定したしきい値を超えた場合に、メディアンフィル
タ３１０の出力を選択導出する制御信号を作成してい
る。FIG. 9 is also different from the present invention, but for reference.
It is a block diagram of the shown decoder . In the same part as FIG.
Have the same reference numerals. This decoder comprises an adder 3
05 is input to the minimum / maximum difference detection circuit 510 in the DCT block. The detection output of the minimum / maximum difference detection circuit 510 in the DCT block is
The signal is input to the off control circuit 502. With this decoder
In the minimum / maximum difference detection circuit 510 in the DCT block, the DCT block (8 × 8 pixels: a total of 16 pixels)
Is used to detect the data of the minimum value and the maximum value, and generate a control signal for selectively deriving the output of the median filter 310 when the difference exceeds a set threshold value.

【００３１】[0031]

【発明の効果】上記したようにこの発明によると、量子
化ビット数が少ない画像や急俊なエッジを含む画像が送
られてきた場合を検出して、デコード出力画像にメディ
アンフィルタによるフィルタリングを施すようにして、
モスキートノイズを軽減し、良好な画像を得ることがで
きる。As described above, according to the present invention, a case where an image having a small number of quantization bits or an image including a steep edge is transmitted is detected, and filtering of a decoded output image by a median filter is performed. Like so
Mosquito noise can be reduced and a good image can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の第１の実施例を示す図。FIG. 1 is a diagram showing a first embodiment of the present invention.

【図２】図１のメディアンフィルタの例を示す図。FIG. 2 is a diagram showing an example of a median filter of FIG. 1;

【図３】図１のメディアンフィルタの他の例を示す図。FIG. 3 is a diagram showing another example of the median filter of FIG. 1;

【図４】図３のデータ選択回路の変換テーブルの例を示
す図。FIG. 4 is a diagram showing an example of a conversion table of the data selection circuit of FIG. 3;

【図５】図１のメディアンフィルタのさらに他の例を示
す図。FIG. 5 is a diagram showing still another example of the median filter of FIG. 1;

【図６】この発明の第２の実施例を示す図。FIG. 6 is a diagram showing a second embodiment of the present invention.

【図７】この発明の第３の実施例を示す図。FIG. 7 is a diagram showing a third embodiment of the present invention.

【図８】図７のＤＣＴブロック内エッジ検出回路の具体
例を示す図とその動作説明のための図。FIG. 8 is a diagram showing a specific example of an edge detection circuit in the DCT block of FIG. 7 and a diagram for explaining the operation thereof;

【図９】この発明の第４の実施例を示す図。FIG. 9 is a diagram showing a fourth embodiment of the present invention.

【図１０】従来の画像圧縮エンコーダを示す図。FIG. 10 is a diagram showing a conventional image compression encoder.

【図１１】従来のデコーダを示す図。FIG. 11 is a diagram showing a conventional decoder.

【符号の説明】[Explanation of symbols]

３０１…受信バッファ、３０２…可変長復号化回路、３
０３…逆量子化回路、３０４…逆ＤＣＴ回路、３０５…
加算回路、３０６…フレームメモリ、３０７…動き補正
回路、３０８…スイッチ、３０９…ブロックラスタ変換
回路、３１０…メディアンフィルタ、３１１…セレク
タ、３１２…遅延回路、３１３…メディアンオン／オフ
制御回路。301: reception buffer, 302: variable length decoding circuit, 3
03: inverse quantization circuit, 304: inverse DCT circuit, 305:
Adder circuit, 306 frame memory, 307 motion correction circuit, 308 switch, 309 block raster conversion circuit, 310 median filter, 311 selector, 312 delay circuit, 313 median on / off control circuit.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 画像信号を離散コサイン変換（ＤＣＴ）
処理し、ビット数が変動する量子化を施した符号化信号
を復号し、デコード出力を得る符号化装置において、 前記符号化信号を取り込む受信バッファにおけるデータ
占有率が設定された値よりも大きいか否かを検出する検
出手段と、 前記検出手段が、前記受信バッファにおけるデータ占有
率が設定された値よりも大きいことを検出したときに、
前記デコード出力に対してメディアンフィルタによるフ
ィルタリングを行わせて最終デコード出力とする手段と
を具備したことを特徴とする画像信号受信装置。1. An image signal is subjected to discrete cosine transform (DCT).
In an encoding device that processes and decodes a quantized coded signal in which the number of bits fluctuates and obtains a decoded output, the data occupancy in a reception buffer that captures the coded signal is greater than a set value. Detecting means for detecting whether or not the data occupancy in the receiving buffer is greater than a set value,
Means for performing filtering by a median filter on the decoded output to obtain a final decoded output. 【請求項２】 画像信号を離散コサイン変換（ＤＣＴ）
処理し、ビット数が変動する量子化を施した符号化信号
を復号し、デコード出力を得る復号化装置において、 前記符号化信号を逆量子化する逆量子化手段と、 前記逆量子化手段の逆量子化係数のビット数が設定され
た値よりも大きいか否かを検出する検出手段と、 前記検出手段が、前記逆量子化係数のビット数が設定さ
れた値よりも小さいことを検出したときに、前記デコー
ド出力に対してメディアンフィルタによるフィルタリン
グを行わせて最終デコード出力とする手段とを具備した
ことを特徴とする画像信号受信装置。2. An image signal is subjected to a discrete cosine transform (DCT).
A decoding device that processes and decodes the quantized coded signal in which the number of bits fluctuates and obtains a decoded output, comprising: a dequantization unit that dequantizes the coded signal; Detecting means for detecting whether or not the number of bits of the inverse quantization coefficient is larger than a set value; andthe detecting means has detected that the number of bits of the inverse quantization coefficient is smaller than the set value. Means for causing the decoded output to be filtered by a median filter to obtain a final decoded output.