JPH0758595B2 - Semiconductor device - Google Patents
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- JPH0758595B2 JPH0758595B2 JP26652788A JP26652788A JPH0758595B2 JP H0758595 B2 JPH0758595 B2 JP H0758595B2 JP 26652788 A JP26652788 A JP 26652788A JP 26652788 A JP26652788 A JP 26652788A JP H0758595 B2 JPH0758595 B2 JP H0758595B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に浮遊ゲートを有し電気
的に書込み及び消去可能な不揮発性半導体装置における
消去回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to an erase circuit in a nonvolatile semiconductor device having a floating gate and capable of being electrically written and erased.
従来、浮遊ゲートを有し電気的に書込み及び消去可能な
不揮発性半導体記憶素子である絶縁ゲート電界効果型メ
モリトランジスタ（以下メモリトランジスタと記す）
は、たとえば米国Electronics誌1980年２月28日号P113
〜117に記載されているように選択トランジスタとメモ
リトランジスタの２つのトランジスタ素子によって構成
される。更に最近高密度化を図るために選択トランジス
タを省きメモリトランジスタだけの１トランジスタ素子
によって構成される方法が、たとえばIEEE ISSCC1988
年P133〜，提案されている。第２図はこのメモリトラン
ジスタの構造断面図であるが、制御ゲート１とＰ型半導
体基板６との間に絶縁膜３を介して浮遊ゲート２を形成
し、ドレイン４とソース５を基板上に形成してなる。次
にこのメモリトランジスタの基本動作について説明す
る。まずメモリトランジスタの書込みは次のように行な
う。ドレイン４に書込み情報に対応して書込みを行なう
場合は高電圧（＋12V）又は書込み禁止の場合は0Vを印
加し、制御ゲート１に高電圧（＋12V），ソース５に0V
を印加して行なう。書込みを行なう場合はドレイン及び
制御ゲートに高電圧を印加するためにドレイン近傍で発
生したホットエレクトロンが浮遊ゲートに捕獲され、浮
遊ゲートに電子を蓄積し浮遊ゲートの電位を負にする。
ドレインに0Vを印加すると制御ゲートに高電圧（＋12
V）を印加しても浮遊ゲートへの電子の注入は起こらな
い。この動作は広く知られているEPROMの書込み動作と
同じである。このようにして書込み動作を実現する。Conventionally, an insulated gate field effect memory transistor (hereinafter referred to as a memory transistor) which is a nonvolatile semiconductor memory element having a floating gate and capable of being electrically written and erased
Is, for example, US Electronics magazine February 28, 1980, P113.
1 to 117, it is composed of two transistor elements, that is, a selection transistor and a memory transistor. More recently, in order to increase the density, a method of omitting the selection transistor and using a one-transistor element consisting of only a memory transistor is disclosed in IEEE ISSCC1988.
Year P133-, proposed. FIG. 2 is a sectional view of the structure of this memory transistor. A floating gate 2 is formed between a control gate 1 and a P-type semiconductor substrate 6 with an insulating film 3 interposed, and a drain 4 and a source 5 are formed on the substrate. Formed. Next, the basic operation of this memory transistor will be described. First, writing to the memory transistor is performed as follows. A high voltage (+ 12V) is applied to write to the drain 4 according to the write information, or 0V is applied to disable the write, a high voltage (+ 12V) to the control gate 1 and 0V to the source 5.
Is applied. When writing, a high voltage is applied to the drain and the control gate, so that hot electrons generated near the drain are trapped in the floating gate, electrons are accumulated in the floating gate, and the potential of the floating gate becomes negative.
When 0V is applied to the drain, a high voltage (+12
V) does not cause injection of electrons into the floating gate. This operation is the same as the widely known EPROM write operation. In this way, the write operation is realized.
次に消去動作について説明する。Next, the erase operation will be described.
消去は制御ゲートに0V,ソース高電圧（＋12V）を印加し
ソースと浮遊ゲートとの間に高電界を発生しＦ−Ｎトン
ネル電流により浮遊ゲートからソースへ電子を引出して
実現する。このときドレインはopen,0V,正電位など、ど
ちらの電位でもかまわない。このようにして書込みまた
は消去したメモリトランジスタの浮遊ゲートの状態（電
位）を制御ゲートに読出し電圧を印加してドレインとソ
ースとの間に流れる電流の有無として検出することによ
り読出し動作を実現する。つまり書込みが行なわれ、浮
遊ゲートの電位が“負”のときは電流が流れず、書込み
が行なわれていない状態又は消去状態では浮遊ゲートの
電位が“正”になり電流が流れる。Erasing is realized by applying 0 V and a high source voltage (+12 V) to the control gate, generating a high electric field between the source and the floating gate, and drawing electrons from the floating gate to the source by the F-N tunnel current. At this time, the drain may be open, 0 V, positive potential, or any other potential. A read operation is realized by detecting the state (potential) of the floating gate of the written or erased memory transistor as the presence or absence of a current flowing between the drain and the source by applying a read voltage to the control gate. That is, no current flows when writing is performed and the potential of the floating gate is "negative", and the potential of the floating gate becomes "positive" and current flows when no writing is performed or in the erased state.
上述した従来のメモリトランジスタは、消去動作におい
て浮遊ゲートよりソースに電子が放出し、浮遊ゲートの
電位は正電位になるが所望の消去を実現した後も、消去
動作を続けると浮遊ゲートの電位は更に正電位が大きく
なり制御ゲートからみたしきい値電圧は0V以下、つまり
デプレーションになる。この特性を持つメモリトランジ
スタをマトリクス構成する場合通常デジット線にドレイ
ンを共通して複数個並列接続しているが、一方のメモリ
トランジスタを選択して読出す場合に他方のメモリトラ
ンジスタが前記デプレーションであるとすると一方のメ
モリトランジスタ読出しが不可能になるという不具合が
生じる。つまり一方のメモリトランジスタが書込まれて
いて、この情報を読出す動作を所望して一方のメモリト
ランジスタが“off"であるべきものに対して他方のメモ
リトランジスタが並列接続されているためデジット線か
らみた一方のメモリトランジスタの情報は“on"である
と見なされ情報の誤動作を起こす。この不具合を解決す
る手段は次のような事が有る。消去してもメモリトラン
ジスタのしきい値電圧がデプレーションにならないよう
にプロセス製造条件を工夫している。たとえばメモリト
ランジスタの浮遊ゲート直下のチャンネル領域にしきい
値を上げるイオン注入を行ない、メモリトランジスタの
しきい値電圧を4Vに引上げる。このようにすると消去し
てもメモリトランジスタのしきい値電圧は4Vから小さく
なっても0V以下になりにくい。しかしこの方法の欠点と
して選択読出しの時のメモリトランジスタのドレインと
ソースの間に流れる電流が小さい事が挙げられる。つま
り読出し電圧5V,しきい値4V電位差が1Vしかないために
メモリトランジスタのon電流Ionは10MA以下になる。ま
たしきい値を4Vにあげても、消去をやると0V以下になり
にくいが消去を長期的に行なうと0V以下になるという程
度の差でしかなく抜本的な解決策でないという欠点があ
る。以上のようにこのメモリトランジスタにおいて安定
な特性を実現することは困難であるという欠点がある。In the conventional memory transistor described above, in the erase operation, electrons are emitted from the floating gate to the source, and the potential of the floating gate becomes a positive potential. However, even after the desired erase is realized, the potential of the floating gate is maintained when the erase operation is continued. The positive potential further increases and the threshold voltage seen from the control gate becomes 0 V or less, that is, depletion. When a memory transistor having this characteristic is arranged in a matrix, a plurality of drains are commonly connected in parallel to the digit line, but when one memory transistor is selected and read, the other memory transistor is connected to the depletion circuit. If there is, there is a problem that reading of one memory transistor becomes impossible. That is, since one memory transistor is written and one memory transistor should be "off" in hope of the operation of reading this information, the other memory transistor is connected in parallel, so that the digit line The information of one of the memory transistors viewed from the above is regarded as "on", causing a malfunction of the information. The means for solving this problem are as follows. The process manufacturing conditions are devised so that the threshold voltage of the memory transistor does not become a depletion even when erased. For example, the threshold voltage of the memory transistor is raised to 4V by performing ion implantation for raising the threshold value in the channel region just below the floating gate of the memory transistor. In this way, even if erased, the threshold voltage of the memory transistor does not easily become 0 V or less even if it is reduced from 4 V. However, a drawback of this method is that the current flowing between the drain and source of the memory transistor at the time of selective reading is small. That is, since the read voltage is 5 V and the threshold voltage difference of 4 V is only 1 V, the on-current Ion of the memory transistor is 10 MA or less. Further, even if the threshold value is increased to 4V, it does not easily become 0V or less when erasing is performed, but it is only a difference that it becomes 0V or less when erasing is performed for a long period of time, which is a drastic solution. As described above, it is difficult to realize stable characteristics in this memory transistor.
本発明の半導体装置は、浮遊ゲートを有し電気的に書込
み及び消去可能な絶縁ゲート電界効果型メモリトランジ
スタを有し、該メモリトランジスタと同構成の擬似メモ
リトランジスタ及び該擬似メモリトランジスタのソース
からドレインに流れる電流の有無を検出する電流検出回
路を設け、該擬似メモリトランジスタのドレインに接続
し消去動作時前記メモリトランジスタ及び擬似メモリト
ランジスタのそれぞれのソースに高電圧を印加し、前記
メモリトランジスタの制御ゲートに印加する電圧よりも
前記擬似メモリトランジスタの制御ゲートに印加する電
圧の方を高く設定する消去手段と前記擬似メモリトラン
ジスタのソースからドレインに電流が流れると消去動作
を停止する手段を有している。A semiconductor device of the present invention has an electrically insulated and writable insulated gate field effect memory transistor having a floating gate, a pseudo memory transistor having the same configuration as the memory transistor, and a source to a drain of the pseudo memory transistor. Is connected to the drain of the pseudo memory transistor, and a high voltage is applied to the source of each of the memory transistor and the pseudo memory transistor during the erase operation to control the gate of the memory transistor. An erase means for setting a voltage applied to the control gate of the pseudo memory transistor higher than a voltage applied to the pseudo memory transistor, and a means for stopping the erase operation when a current flows from the source to the drain of the pseudo memory transistor. .
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。浮
遊ゲートを有し電気的に書込み及び消去可能な絶縁ゲー
ト電界効果型メモリトランジスタM1と同構成の擬似メモ
リトランジスタMd1およびMd1のソースからドレインに流
れる電流の有無を検出する電流検出回路A2を設け、この
回路をMd1のドレインに接続して、消費動作時M1とMd1の
ソースに高電圧VSを印加するソース電圧回路とM1の制御
ゲートに印加する電圧VX（0V）よりもMd1の制御ゲート
に印加する電圧VR（2V）を高くするための擬似制御ゲー
ト電圧回路と、Md1のソースからドレインに電流が流れ
ると消去停止信号Vstopが“L"→“H"になり消去信号発
生回路を停止して消去動作を停止する手段とを設ける。
またM1,Md1のドレインには書込みを実現するための書込
み回路をそれぞれ接続する。またM1の読出し動作を実現
するためにセンスアンプ回路A1をM1のドレインに接続す
る。消去信号発生回路出力VEは消去信号Erase及びVstop
を入力とする。FIG. 1 is a block diagram showing an embodiment of the present invention. A current detection circuit A2 for detecting the presence or absence of a current flowing from the source to the drain of the pseudo memory transistors Md1 and Md1 having the same structure as the insulated gate field effect memory transistor M1 having a floating gate and electrically writable and erasable is provided, This circuit is connected to the drain of Md1 so that the source voltage circuit applies a high voltage V S to the sources of M1 and Md1 during consumption operation, and the control gate of Md1 is higher than the voltage V X (0V) applied to the control gate of M1. Voltage control circuit to increase the voltage V R (2V) applied to the erase stop signal and the erase stop signal Vstop changes from “L” to “H” when a current flows from the source to the drain of Md1. And means for stopping the erase operation.
In addition, write circuits for realizing writing are connected to the drains of M1 and Md1, respectively. Further, the sense amplifier circuit A1 is connected to the drain of M1 in order to realize the read operation of M1. Erase signal generation circuit output V E is erase signal Erase and Vstop
Is input.
次に消去動作のフローについて説明する。初期状態とし
て、メモリトランジスタM1とMd1は書込まれており、メ
モリトランジスタのしきい値電圧VTは＋8Vとなっている
とする。次に消去信号Eraseが“L"→“H"になり消去動
作を開始するとVEは“L"→“H",VSは0V→＋15V,VX＝0V,
VR＝2VになりM1のソースに15V,制御ゲートに0V,Md1のソ
ースに＋15V制御ゲートに＋2Vが印加されM1,Md1は消去
を開始する。M1とMd1のそれぞれの浮遊ゲートに蓄積さ
れている電子がソースに流れ出し、VTは8Vから低下して
0Vに近ずく。この時Md1の制御ゲートに2Vの電圧が印加
されているため、Md1のVTが2V以下になるとMd1が“on"
してMd1のソースからドレインへ電流が流れ始め、この
電流をA2が検出する。これによりA2は出力Vstopを“L"
→“H"にして消去信号発生回路を駆動して、VEを“H"→
“L"に制御する。VEが“L"になることにより消去動作を
停止し、これによりVSが15V→0Vに変化する。このA1の
働きによりM1とMd1のVTはそれぞれ2Vで消去を完了し、
消去動作を行なうと常にVTは2Vに設定でき、VTは０以下
にならない。Next, the flow of the erase operation will be described. In the initial state, the memory transistors M1 and Md1 are written, and the threshold voltage V T of the memory transistor is assumed to be + 8V. Next, when the erase signal Erase changes from "L" to "H" and the erase operation starts, V E changes from "L" to "H", V S changes from 0V to + 15V, V X = 0V,
V R = 2V, 15V is applied to the source of M1, 0V is applied to the control gate, + 15V is applied to the source of Md1, + 2V is applied to the control gate, and M1 and Md1 start erasing. The electrons stored in the floating gates of M1 and Md1 flow out to the source and V T drops from 8V.
Close to 0V. At this time, since a voltage of 2V is applied to the control gate of Md1, Md1 turns “on” when the V T of Md1 becomes 2V or less.
Then, a current starts flowing from the source to the drain of Md1, and A2 detects this current. This causes A2 to output Vstop to "L".
→ Set to “H” to drive the erase signal generation circuit and set V E to “H” →
Control to "L". When V E becomes “L”, the erase operation is stopped, and V S changes from 15V to 0V. Each V T M1 and Md1 by the action of the A1 completing erase 2V,
Always V T and performing the erase operation can be set to 2V, V T does not become less than or equal to 0.
以上説明したように本発明は擬似メモリトランジスタと
電流検出回路と該回路出力により消去動作を停止する手
段を設けることにより、消去時メモリトランジスタのし
きい値電圧を安定に設定でき、しきい値電圧を“負”に
することによる弊害を取除くことが可能にできる効果が
ある。As described above, according to the present invention, the threshold voltage of the memory transistor during erase can be set stably by providing the pseudo memory transistor, the current detection circuit, and the means for stopping the erase operation by the circuit output. There is an effect that it is possible to eliminate the harmful effect caused by setting “negative”.
第１図は本発明の実施例のブロック図、第２図は本発明
に使用するメモリトランジスタの構造断面図である。 １……制御ゲート、２……浮遊ゲート、３……絶縁膜、
4,5……ドレイン，ソース、６……半導体基板。FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a structural sectional view of a memory transistor used in the present invention. 1 ... Control gate, 2 ... Floating gate, 3 ... Insulating film,
4,5 ... Drain, source, 6 ... Semiconductor substrate.
Claims (1)
去可能な絶縁ゲート電界効果型メモリトランジスタをメ
モリ素子とする半導体装置において、前記メモリ素子と
同構成の擬似メモリ素子および該擬似メモリ素子のソー
スからドレインに流れる電流の有無を検出する電流検出
回路を設け該回路を該擬似メモリ素子のドレインに接続
して、消去動作時前記メモリ素子と前記擬似メモリ素子
のそれぞれのソースに高電圧を印加し、前記メモリ素子
の制御ゲートに印加する電圧よりも前記擬似メモリ素子
の制御ゲートに印加する電圧の方を高く設定する消去手
段と前記擬似メモリ素子のソースからドレインに電流が
流れると前記電流検出回路により消去動作を停止する手
段を設けることを特徴とする半導体装置。1. A semiconductor device having a floating gate, an electrically writable and erasable insulated gate field effect memory transistor as a memory element, and a pseudo memory element having the same configuration as the memory element and the pseudo memory element. A current detection circuit for detecting the presence or absence of a current flowing from the source to the drain of the pseudo-memory element is connected to the drain of the pseudo-memory element, and a high voltage is applied to the source of each of the memory element and the pseudo-memory element during an erase operation. The erasing means for applying and setting the voltage applied to the control gate of the pseudo memory element higher than the voltage applied to the control gate of the memory element, and the current when the current flows from the source to the drain of the pseudo memory element. A semiconductor device comprising means for stopping an erasing operation by a detection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26652788A JPH0758595B2 (en) | 1988-10-21 | 1988-10-21 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26652788A JPH0758595B2 (en) | 1988-10-21 | 1988-10-21 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02113495A JPH02113495A (en) | 1990-04-25 |
| JPH0758595B2 true JPH0758595B2 (en) | 1995-06-21 |
Family
ID=17432128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26652788A Expired - Fee Related JPH0758595B2 (en) | 1988-10-21 | 1988-10-21 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758595B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120296A (en) * | 1981-01-19 | 1982-07-27 | Toshiba Corp | Semiconductor storage device |
| JPH0736275B2 (en) * | 1985-12-20 | 1995-04-19 | 日本電気株式会社 | Nonvolatile semiconductor memory device |
-
1988
- 1988-10-21 JP JP26652788A patent/JPH0758595B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02113495A (en) | 1990-04-25 |
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