JPH0736275B2 - Nonvolatile semiconductor memory device - Google Patents
Nonvolatile semiconductor memory deviceInfo
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- JPH0736275B2 JPH0736275B2 JP28872285A JP28872285A JPH0736275B2 JP H0736275 B2 JPH0736275 B2 JP H0736275B2 JP 28872285 A JP28872285 A JP 28872285A JP 28872285 A JP28872285 A JP 28872285A JP H0736275 B2 JPH0736275 B2 JP H0736275B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書換え可能な不揮発性半導体記憶装置
に係わり、特に高速プログラミングの可能な不揮発性半
導体記憶装置に関する。The present invention relates to an electrically rewritable nonvolatile semiconductor memory device, and more particularly to a nonvolatile semiconductor memory device capable of high-speed programming.
電気的に書換え可能な不揮発性記憶装置（以下、E2PRO
M）はこれまで各種の構造が考えられているが、最も一
般的でかつ信頼性の高いものは、薄い絶縁膜中のFowler
−Nordheim型トンネル電流を利用し浮遊ゲート中に電荷
を注入、蓄積する型のものである。（参考:Frohman−Be
ntchkowsky et al,米国特許No.4203158“Electrically
Programmable and Era−sable MOS Floating Gate Memo
ry De−vice Employing Tunneling and Method of Fabl
icating Same"）。An electrically rewritable non-volatile storage device (hereinafter referred to as E 2 PRO
Although various structures have been considered for M), the most common and reliable one is Fowler in a thin insulating film.
-Nordheim type This type uses a tunnel current to inject and store charges in the floating gate. (Reference: Frohman-Be
ntchkowsky et al, U.S. Patent No. 4203158 "Electrically
Programmable and Era-sable MOS Floating Gate Memo
ry De−vice Employing Tunneling and Method of Fabl
icating Same ").
この型のメモリ・トランジスタは浮遊ゲート中の電荷に
よりメモリセルを構成する電界効果型トランジスタ（以
下MOSトランジスタ）の閾値（以下VTMと称す）を変化さ
せ、この変化を利用して情報“1"と“0"を区別する。V
TMは通常エンハンスメントからデプレッションまで変化
させるのが一般的であり、このためこの型のメモリ・ト
ランジスタで実際にセル・マトリクスを形成する時には
第５図のように他のセレクト用のトランジスタと対にな
ってマトリクスの配列単位を構成するのが一般的であ
る。ここで、11は半導体基板、12はドレインまたはソー
ス領域、13はトンネル電流が流れる薄い絶縁膜、14はメ
モリ・セルのチャンネル上の第１ゲート絶縁膜、15はセ
レクト・トランジスタのゲート絶縁膜、16はフローティ
ング・ゲート、17は第２ゲート絶縁膜、18はコントロー
ル・ゲート、19はセレクト・ゲートをそれぞれ示してい
る。セレクト・トランジスタは第１に選択的なプログラ
ミングのため、第２に非選択のメモリ・トランジスタが
デプレションになった場合にもアクセスしているメモリ
トランジスタから得られる情報をデプレッションとなっ
ている非選択のメモリトランジスタから出力される情報
から峻別し選択的な読出しを可能にするために設けられ
ている。（参考：（１）1980年２月28日発行Electronic
s P.113.W.S.Johnson et al;（２）1982年６月号Electr
o−nic Engineering P.35.G.Yaron et al）第６図はこ
の配列単位によるセル・マトリクスの１例を示すもので
ある。便宜上１バイトを３ビットで構成することにする
と、（i,j）の番地の１バイトは、メモリ・トランジス
タMi,j,1,Mi,j,2,Mi,j,3とそれぞれのセレクト・トラン
ジスタQi,j,1,Qi,j,2,Qi,j,3およびバイト・セレクト・
トランジスタTi,jとから成る。バイト・セレクト・トラ
ンジスタはバイト単位の消去を可能にするためのもので
ある。This type of memory transistor changes the threshold value (hereinafter referred to as V TM ) of the field effect transistor (hereinafter referred to as MOS transistor) that constitutes the memory cell by the charge in the floating gate, and the information "1" is used by utilizing this change. And "0" are distinguished. V
TM is usually changed from enhancement to depletion. Therefore, when actually forming a cell matrix with this type of memory transistor, it is paired with another select transistor as shown in FIG. It is common to form an array unit of a matrix. Here, 11 is a semiconductor substrate, 12 is a drain or source region, 13 is a thin insulating film through which a tunnel current flows, 14 is a first gate insulating film on a channel of a memory cell, 15 is a gate insulating film of a select transistor, 16 is a floating gate, 17 is a second gate insulating film, 18 is a control gate, and 19 is a select gate. The select transistor is first of all for selective programming, and secondly when the memory transistor of non-selection becomes depletion, the information obtained from the memory transistor being accessed is depleted. It is provided to distinguish the information output from the memory transistor and enable the selective reading. (Reference: (1) Published on February 28, 1980 Electronic
s P.113.WS Johnson et al; (2) June 1982 Electr
o-nic Engineering P.35.G.Yaron et al) Fig. 6 shows an example of a cell matrix based on this array unit. Assuming that 1 byte is composed of 3 bits for convenience, 1 byte at the address (i, j) is selected from the memory transistors Mi, j, 1, Mi, j, 2, Mi, j, 3 and respective select transistors. Transistors Qi, j, 1, Qi, j, 2, Qi, j, 3 and byte select
It consists of transistors Ti and j. The byte select transistor is for enabling erase in byte units.
ここで、情報の書換えについて簡単に述べると、次のよ
うになる。まず、それ以前の情報を消去する必要がある
ため、選択するワード線Wjに高電圧を印加し、選択する
デジット線Di,1〜Di,3を接地し、コントロール・ゲート
線Ciに高電圧を印加する。すると、Mi,j,1〜Mi,j,3の各
メモリ・トランジスタは、ドレインが接地されコントロ
ール・ゲートに高電圧が印加されるため、フローティン
グ・ゲートに電子が注入され読出し時にチャンネルがオ
フするようになる。次に書込みを行なうためには、ワー
ド線Wjに高電圧を印加し、ソース線Sjをオープン又は5V
程度に設定し、コントロール・ゲート線Ciを接地し、書
込みたいビットのデジット線のみ（例えばDi,2）に高電
圧を印加する。するとMi,j,2はコントロール・ゲートが
接地され、ドレインに高電圧が印加されるため、フロー
ティング・ゲートから電子が放出され、読出し時にチャ
ンネルがオンするようになる。このように、E2PROMにお
いては情報の書換えの度に消去，書込みを繰返すことに
なり、このための高電圧はチップ外部の電源もしくはチ
ップ内部の昇圧回路から一定時間の間一定電圧のパルス
により供給されている。しかしながら、一般にE2PROMに
おいては書換え回数が増大するに従ってトンネル酸化膜
中のトラップに電子が捕獲されそのVTMのシフト量が減
少することが知られている。（参考：前記1980年２月28
日発行Electronics P.113.W.S.Johnson.et al） つまり、書換え回数が増大するとVTMの十分なシフト量
が得られず、消去不良，書込み不良が起こる。これを防
ぐためにはあらかじめ例えば書込み・消去パルスの電圧
を高くしたり、パルス幅を長くしておくことも可能だ
が、前述のVTMのシフト量の減少は書換え回数に依存す
るため、書換え回数の少ない時期から必要以上に大きな
VTMのシフトを与えることは単に書込み時間が長くなる
という欠点を生じるだけでなく、E2PROMの寿命（書換え
可能回数）を短くする原因にもなり望ましくない。従っ
て、例えば同一の電圧値のプログラム・パルスを用いて
書換えを行なう場合、書換え回数の少ない書込みの速い
メモリ・セルに対しては、短いプログラム・パルスを用
い、書換え回数の多い書込みの遅いメモリ・セルに対し
ては長いプログラム・パルスを用いて所定のVTMシフト
を得てかつ必要以上に大きなVTMシフトとならないよう
な、メモリ・トランジスタの書込み速度に応じたプログ
ラム・パルスを用いることが、メモリ・セルの長寿命と
同時に高速プログラミングを可能にする手法として望ま
しくなる。Here, the rewriting of information will be briefly described as follows. First, since it is necessary to erase the information before that, apply a high voltage to the selected word line Wj, ground the selected digit lines Di, 1 to Di, 3, and apply a high voltage to the control gate line Ci. Apply. Then, in each of the memory transistors Mi, j, 1 to Mi, j, 3, the drain is grounded and a high voltage is applied to the control gate, so electrons are injected into the floating gate and the channel is turned off at the time of reading. Like Next, in order to write, a high voltage is applied to the word line Wj and the source line Sj is opened or 5 V
The control gate line Ci is grounded, and a high voltage is applied only to the digit line of the bit to be written (for example, Di, 2). Then, since the control gate of Mi, j, 2 is grounded and a high voltage is applied to the drain, electrons are emitted from the floating gate and the channel turns on at the time of reading. In this way, in the E 2 PROM, erasing and writing are repeated each time information is rewritten, and the high voltage for this purpose is generated by a constant voltage pulse for a certain period of time from a power supply external to the chip or a booster circuit inside the chip. Is being supplied. However, it is generally known that in the E 2 PROM, as the number of times of rewriting increases, electrons are trapped in the traps in the tunnel oxide film and the V TM shift amount decreases. (Reference: 28 February 1980, above
In other words, Electronics P.113.WSJohnson.et al) In other words, if the number of times of rewriting increases, a sufficient shift amount of VTM cannot be obtained, resulting in defective erasing and defective writing. To prevent this, for example, the voltage of the write / erase pulse can be increased or the pulse width can be lengthened in advance, but since the decrease in the V TM shift amount described above depends on the number of rewrites, Bigger than necessary from a few days
Providing a shift of V TM not only causes the disadvantage that the writing time becomes long, but also shortens the life of the E 2 PROM (rewritable number of times), which is not desirable. Therefore, for example, when rewriting is performed by using program pulses having the same voltage value, a short program pulse is used for a memory cell with a small number of rewriting times and a fast memory cell with a large number of rewriting times. using a long program pulse that does not cause a large V TM shift more than necessary and to obtain a predetermined V TM shift to the cell, the use of program pulses corresponding to the writing speed of the memory transistors, It is desirable as a technique that enables high-speed programming at the same time as long life of memory cells.
このような手法としては、既に知られている紫外線消去
型EPROM（以下、UVPROMと称す）の高速プログラミング
のアルゴリズムを用いることができる（参考:1984年11
月29日発行Electronic Design P.231.Kurt Robinso
n）．このアルゴリズムを簡単に説明すると次のように
なる。As such a method, an already known high-speed programming algorithm of an ultraviolet erasing type EPROM (hereinafter referred to as UVPROM) can be used (reference: 1984 11
Published June 29, Electronic Design P.231.Kurt Robinso
n). A brief description of this algorithm is as follows.
書込みモードにあっては選択されたメモリ・セルに対
し、まず例えば1m secのプログラム・パルスを印加し、
書込みを行なう。次にこのメモリ・セルに対し読出し
（ベリファイ）を行ない、書込んだ状態に対応するデー
タが読出されるか否かを確認する。ここで書込まれてい
ると判断されない場合にはさらに“プログラム”と“ベ
リファイ”を繰返し、このメモリ・セルから読出した出
力が書込んだ状態に対応するデータとなるまで、“プロ
グラム”と“ベリファイ”を繰返し行なう。そして、メ
モリ・セルにデータが書込まれたと判断した後に例えば
3m sec程度の追加書込みを行なう。これはデータの保持
に対しマージンを与えるためである。In the write mode, first apply a program pulse of, for example, 1 msec to the selected memory cell,
Write. Next, reading (verification) is performed on this memory cell to confirm whether or not the data corresponding to the written state is read. If it is not judged that the data has been written, "program" and "verify" are further repeated until the output read from this memory cell becomes the data corresponding to the written state. Repeat “verify”. Then, after determining that the data has been written to the memory cell, for example,
Perform additional writing for about 3m sec. This is to give a margin to data retention.
上記高速プログラミングのアルゴリズムはUVPROMのプロ
グラミングのためのものであるが、概念的にはE2PROMの
プログラミングにもそのまま適用することができる。し
かしながら、UVPROMが紫外線照射により全ての情報を一
括して消去した後に各メモリセルに対しデータの書込み
を行なう方式であるのに対し、E2PROMは書換えたいアド
レスの１バイト分の情報を電気的に消去した後に書込み
を行なう方式である。従って、上述のアルゴリズムをE2
PROMに適用すると、各書換え動作の度に、まず、すでに
書込まれているデータの“消去”と“ベリファイ”との
繰返しと“追加消去”とを行ない、さらに新たなデータ
の“書込み”と“ベリファイ”との繰返しと“追加書込
み”とを行なわなければならない。従って、この高速プ
ログラミングのアルゴリズムをそのまま応用すれば、先
に述べたような一定時間のプログラム・パルスを用いた
従来の方法による欠点、すなわち、プログラミングの速
いメモリ・セルに対して必要以上に長いプログラム時間
をかけて必要以上に十分にプログラムを行ない、そのメ
モリ・セルの寿命（書換え可能回数）を短くすること、
及び書換え回数が増大してプログラム速度が速くなった
メモリ・セルに対して十分なプログラミングが行なえず
書込み不良，消去不良を起こすことを防ぐことが可能と
なるものの、上に述べたように、このアルゴリズムで
は、１バイト毎に“消去”と“ベリファイ”との繰返
し、および“書込み”と“ベリファイ”との繰返しが必
要であり多数のバイトに対するデータの書換に際して
は、各バイト毎に“消去”や“書込み”をｎ回繰返せば
“ベリファイ”もｎ回ずつ必要となるので、多数のバイ
トに対するデータの書換えに長時間を要し、プログラミ
ングの高速化が図れないという問題点があった。The above high-speed programming algorithm is for UV PROM programming, but conceptually it can be applied to E 2 PROM programming as it is. However, while the UV PROM is a method of writing data to each memory cell after erasing all information at once by irradiating ultraviolet rays, the E 2 PROM electrically writes 1 byte of information of the address to be rewritten. This is a method of writing after erasing to. Thus, E 2 the above algorithm
When applied to a PROM, each time the rewrite operation is performed, the "erase" and "verify" of the already written data are repeated and the "additional erase" is performed, and then the "write" of new data is performed. It is necessary to repeat "verify" and "additional write". Therefore, if this high-speed programming algorithm is applied as it is, there is a drawback of the conventional method using the program pulse of a constant time as described above, that is, a program longer than necessary for a fast programming memory cell. To reduce the life (rewritable number) of the memory cell by performing programming more than necessary over time.
Further, although it is possible to prevent programming failure and erasing failure due to insufficient programming for the memory cell whose programming speed has increased due to the increased number of times of rewriting, as described above, The algorithm requires repetition of "erase" and "verify" for each byte, and repetition of "write" and "verify". When rewriting data for many bytes, "erase" is performed for each byte. If "write" is repeated n times, "verify" is also required n times. Therefore, it takes a long time to rewrite data for a large number of bytes, and there is a problem that programming cannot be speeded up.
それで、本発明は、書込み不良および消去不良になるこ
となく、高速でプログラミング可能な不揮発性半導体記
憶装置を提供することを目的としている。Therefore, an object of the present invention is to provide a non-volatile semiconductor memory device that can be programmed at high speed without causing a write failure and an erase failure.
本発明は、複数の記憶セル群を有する記憶セルの配列体
といずれかの記憶セル群を選択する選択手段と、選択さ
れた記憶セル群のうちの任意の記憶セルを構成するフロ
ーティングゲート型電界効果トランジスタのフローティ
ングゲートに電荷を注入または放出させる情報書込・消
去手段と共に、各記憶セル群にそれぞれ対応して設けら
れた複数のダミーセルで構成されており各ダミーセルは
対応する記憶セル群が選択されたときオン状態になる同
時選択用電界効果トランジスタと該同時選択用電界効果
トランジスタのソースに接続されたドレインを有するモ
ニタ用フローティングゲート型電界効果トランジスタと
で構成されているダミーセル群と、選択された記憶セル
群に対応するダミーセルのモニタ用フローティングゲー
ト型電界効果トランジスタのコントロールゲートとオン
状態の同時選択用電界効果トランジスタを介して前記選
択された記憶セル群に対応するダミーセルのモニタ用フ
ローティングゲート型電界効果トランジスタのドレイン
とに電荷注入電圧または電荷放出電圧を印加するダミー
セル書込・消去手段と、少くとも選択された記憶セル群
に対応するダミーセルのモニタ用フローティングゲート
型電界効果トランジスタのソースに第１の所定電圧また
は第２の所定電圧を前記ダミーセル書込・消去手段から
出力される電荷注入電圧または電荷放出電圧に対応させ
て送出するソース電圧供給手段と、前記選択された記憶
セル群に対応するダミーセルのモニタ用フローティング
ゲート型電界効果トランジスタのソース電圧の変化に基
づき前記情報書込・消去手段による前記電荷の注入の終
了または電荷の放出の終了を検知し該検知結果に基づき
前記情報書込・消去手段とダミーセル書込・消去手段と
に動作停止信号を送出する監視手段とをさらに設け、情
報の消去・書込時に電荷の注入または放出と“ベリファ
イ”とを繰り返さなくても、監視手段が消去・書込みの
対象となっている記憶セルを構成しているフローティン
グゲート型電界効果トランジスタのソース電圧を連続的
に監視し、必要かつ十分な電荷の注入または放出を判別
できるようにしたことを要旨としている。The present invention relates to an array of memory cells having a plurality of memory cell groups, a selection means for selecting one of the memory cell groups, and a floating gate type electric field that constitutes an arbitrary memory cell of the selected memory cell groups. It is composed of a plurality of dummy cells provided corresponding to each memory cell group together with information writing / erasing means for injecting or releasing electric charge to the floating gate of the effect transistor. Each dummy cell is selected by the corresponding memory cell group. A dummy cell group including a simultaneous selection field effect transistor that is turned on when turned on and a monitoring floating gate field effect transistor having a drain connected to the source of the simultaneous selection field effect transistor; Floating gate type field effect transistor for monitoring dummy cells corresponding to the memory cell group A charge injection voltage or a charge emission voltage is applied to the control gate of the transistor and the drain of the monitoring floating gate type field effect transistor of the dummy cell corresponding to the selected memory cell group via the simultaneous selection field effect transistor in the ON state. And a dummy cell writing / erasing means and a source of a floating gate field effect transistor for monitoring a dummy cell corresponding to at least a selected memory cell group, the dummy cell writing / erasing means is provided with a first predetermined voltage or a second predetermined voltage. Source voltage supply means for sending in response to the charge injection voltage or charge discharge voltage output from the erasing means, and a change in source voltage of the floating gate type field effect transistor for monitoring dummy cells corresponding to the selected memory cell group. Based on the information writing / erasing means Further, there is further provided a monitoring means for detecting the end of the injection of the charge or the end of the discharge of the charge and transmitting an operation stop signal to the information writing / erasing means and the dummy cell writing / erasing means based on the detection result. The source voltage of the floating-gate field-effect transistor that constitutes the memory cell targeted for erasing / writing by the monitoring means without repeating charge injection / discharge and “verify” during erasing / writing The gist is that it is possible to discriminate the injection or release of necessary and sufficient charges by continuously monitoring.
以下、本発明の一実施例について、図面を参照して説明
する。第１図は本発明の一実施例の回路構成図である。
１はメモリ・セル・マトリクス群,2はダミー・セル群で
あり、ダミーセルはメモリ・セル・マトリクスの各ワー
ド線Wj,Wj＋1,…に１個ずつ接続されている。３はメモ
リ・セル・マトリクスの書込み・消去回路,4はダミー・
セルの書込み・消去回路であり、３のメモリセル・マト
リクスの書込み・消去回路と同期して動作するように接
続されている。５はダミー・セルのメモリトランジスタ
ソース電極の電位を検出する電圧検出回路であり、後に
説明するように、書込み・消去回路3,4の書込み・消去
回路で発生する書込みパルス，消去パルスを停止させる
指令信号を書込み・消去回路3,4に出力するように接続
されている。6,7は第1,第２のMOSトランジスタであり、
8,9はそれぞれ第1,第２の信号端子である。10は電圧源
であり、ここでは＋5Vの電圧を発生する。なお、便宜上
メモリ・セル・マトリクスは１バイト３ビット構成と
し、各ダミー・セルのソース電極は共通電位であるとす
る。第２図は回路動作のタイミングを表わすもので、C
o,Doはそれぞれダミー・セル群のコントロール・ゲート
線とデジット線の信号であり、Ci,Di,2,Wjはそれぞれ選
択されたメモリ・セルのコントロール・ゲート線，デジ
ット線，ワード線の信号であり、IN1,IN2はそれぞれ信
号端子8,9の信号である。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit configuration diagram of an embodiment of the present invention.
Reference numeral 1 is a memory cell matrix group, 2 is a dummy cell group, and one dummy cell is connected to each word line Wj, Wj + 1, ... Of the memory cell matrix. 3 is a memory cell matrix write / erase circuit, 4 is a dummy
A cell writing / erasing circuit, which is connected to operate in synchronization with the writing / erasing circuit of the memory cell matrix of 3. Reference numeral 5 is a voltage detection circuit that detects the potential of the source electrode of the memory transistor of the dummy cell, and as described later, stops the write pulse and erase pulse generated in the write / erase circuits of the write / erase circuits 3 and 4. It is connected so as to output a command signal to the write / erase circuits 3 and 4. 6,7 are first and second MOS transistors,
Reference numerals 8 and 9 denote first and second signal terminals, respectively. Reference numeral 10 is a voltage source, which generates a voltage of + 5V here. Note that, for convenience, the memory cell matrix has a structure of 1 byte and 3 bits, and the source electrode of each dummy cell has a common potential. Fig. 2 shows the timing of circuit operation.
o and Do are signals of the control gate line and digit line of the dummy cell group respectively, and Ci, Di, 2, Wj are signals of the control gate line, digit line and word line of the selected memory cell, respectively. IN1 and IN2 are signals at the signal terminals 8 and 9, respectively.
以下に、メモリ・トランジスタMi,j,2を書込む場合を例
にとって、第１図，第２図を用いて本発明の実施例の動
作を説明する。The operation of the embodiment of the present invention will be described below with reference to FIGS. 1 and 2 by taking the case of writing the memory transistor Mi, j, 2 as an example.
まず、アドレス（i,j）のメモリ・セルMi,j,1,Mi,j,2,M
i,j,3および同一ワード線上に接続されたダミー・セルM
o,jの情報の消去を行なう。このとき、ワード線に信号W
jに約20Vのアドレス入力を与え、ダミー・セルMo,jとメ
モリ・セルMi,j,1〜Mi,j,3とのコントロール・ゲートに
消去パルスを印加するためコントロール線に約20Vの高
レベルの信号Co,Ciを入力し、消去を始めると同時に信
号端子８に約5Vの高レベルの信号IN1を入力する。First, the memory cell Mi, j, 1, Mi, j, 2, M at address (i, j)
i, j, 3 and dummy cell M connected on the same word line
Delete the information of o and j. At this time, the signal W
An address input of about 20V is applied to j, and an erase pulse is applied to the control gates of the dummy cells Mo, j and memory cells Mi, j, 1 to Mi, j, 3. When the level signals Co and Ci are input and erasing is started, a high level signal IN1 of about 5V is input to the signal terminal 8.
ここで、消去動作時のダミー・セル（Mo,j,のソース電
位の電圧検出回路の動作を第３図の特性図および第１図
を用いて説明する。いま、第１図のトランジスタ６は約
5Vの電源に接続され、そのゲート端子８にも約5Vの高レ
ベルの信号IN1が入力されているため“オン”状態にあ
る。消去時に選択されたダミー・セル、Mo,jは消去動作
中であるためコントロール・ゲートに約18V（20V−V
T（To,j））が印加されているため“オン”状態にあ
る。また、ダミー・セルMo,jの選択用トランジスタQo,j
も、ゲート（＝ワード線Wj）に約20Vが印加されている
ため“オン”状態にある。さらに、選択用トランジスタ
Qo,jのドレイン側端子には接地電位Doが印加されてい
る。つまり、トランジスタ、ダミーセル、選択用トラン
ジスタ,Mo,j,Qo,jによってレシオ回路が構成され、ダミ
ー・セルMo,jのソース電極の電位は第３図のようなトラ
ンジスタ６の負荷特性（LOAD）で一義的に決定される。Now, the operation of the voltage detecting circuit for the source potential of the dummy cell (Mo, j,) during the erase operation will be described with reference to the characteristic diagram of FIG. about
It is connected to a power supply of 5V, and its gate terminal 8 is also in the "on" state because a high level signal IN1 of about 5V is input. The dummy cell Mo, j selected during erasing is in the erasing operation, so about 18V (20V-V
It is in the “on” state because T (To, j)) is applied. Also, the selection transistor Qo, j of the dummy cell Mo, j
Also, since about 20V is applied to the gate (= word line Wj), it is in the “on” state. In addition, the selection transistor
The ground potential Do is applied to the drain side terminal of Qo, j. That is, the transistor, the dummy cell, the selection transistor, Mo, j, Qo, j form a ratio circuit, and the potential of the source electrode of the dummy cell Mo, j is the load characteristic (LOAD) of the transistor 6 as shown in FIG. Is uniquely determined by.
一般に知られているようにE2PROMのメモリ・セルにおい
ては、コントロール・ゲート，フローティング・ゲー
ト，基板が容量結合されているため、コントロール・ゲ
ートの電位ＶC.G.を一定とするとフローティング・ゲー
トの電位ＶF.G.はフローティング・ゲート中の電荷量Ｑ
F.G.によって一義的に決定される。また、メモリ・セル
のオン電流Ionはフローティング・ゲートの電位ＶF.G.
と１対１に対応するため、結局メモリ・セルのオン電流
Ionは、フローティング・ゲート中の電荷量ＱF.G.と１
対１の対応関係にあり、フローティング・ゲート中に電
子が多く蓄積されるに従いオン電流Ionは減少すること
になる。As is generally known, in the memory cell of the E2PROM, the control gate, the floating gate, and the substrate are capacitively coupled. Therefore, if the control gate potential V CG is constant, the floating gate potential V FG is fixed. Is the charge Q in the floating gate
It is uniquely determined by FG . The on-current Ion of the memory cell is also the floating gate potential V FG.
Since there is a one-to-one correspondence with the on-state current of the memory cell,
Ion is the amount of charge in the floating gate Q FG and 1
There is a one-to-one correspondence relationship, and as more electrons are accumulated in the floating gate, the on-current Ion will decrease.
ダミーセルは消去動作開始時において、後に述べるよう
に必ず書込まれた状態（フローティング・ゲートから電
子が放出され、見かけ上正電荷を蓄積したような状態）
になっているため、オン電流Ionは大きくなっており、
そのＩ−Ｖ特性は第３図のＩ−V1に示すとおりである。
このＩ−V1とトランジスタ６の負荷特性LOADとの交点P1
の電位V1が消去開始時におけるダミー・セルのソース電
位である。しかるに、上述のようにフローティング・ゲ
ート中の電荷量ＱF.C.とオン電流Ionとは１対１の対応
関係にあるため、消去が進み蓄積される電子の量が増加
するに従いオン電流Ionは減少し、ダミー・セルのＩ−
Ｖ特性はＩ−V2を経てＩ−V3へと変化する。これに伴
い、ソース電位VsはV1からV2を経てV3へと変化する。The dummy cell is always written at the start of erase operation as described later (state in which electrons are emitted from the floating gate and apparently positive charge is accumulated).
Therefore, the on-current Ion is large,
The IV characteristic is as shown by IV1 in FIG.
The intersection point P1 of this I-V1 and the load characteristic LOAD of the transistor 6
Potential V1 is the source potential of the dummy cell at the start of erasing. However, since there is a one-to-one correspondence between the charge amount Q FC in the floating gate and the on-current Ion as described above, the on-current Ion decreases as erasing progresses and the amount of accumulated electrons increases. , Dummy cell I-
The V characteristic changes from I-V2 to I-V3. Along with this, the source potential Vs changes from V1 through V2 to V3.
このように消去の進行とソース電位の上昇が１対１に対
応して得られるため、このソース電位を検出することは
消去のレベルを検出していることと等価である。いま、
メモリセルの記憶保持特性等から消去状態として必要か
つ十分なメモリ・セルのフローティングゲート中の電荷
量ＱF.G.をQ3とすれば第３図よりVSがV3にまで上昇した
時がダミー・セルにデータに消去に十分な電子Q3が蓄積
された時に相当する。Since the progress of erasing and the rise of the source potential are obtained in a one-to-one correspondence in this manner, detecting the source potential is equivalent to detecting the erasing level. Now
Assuming that the amount of charge Q FG in the floating gate of the memory cell that is necessary and sufficient for the erased state from the memory retention characteristics of the memory cell is Q3, it can be seen from Fig. 3 that when V S rises to V3, it becomes a dummy cell. Corresponds to when enough electronic Q3 has been accumulated in the data to erase it.
第１図中、５の電圧検出回路はこのソース電位VSがV3に
なった時を検知すると第２図のように約5Vの高レベルの
信号を出力し、これをメモリ・セル・マトリクスおよび
ダミー・セルの書込・消去回路3,4を受けて消去動作を
停止し、コントロールゲート線の信号Co,Ciは低レベル
になる。これと同時に信号IN1も低レベルとなり、ダミ
ー・セルのソース電極を電圧源から切離す。これで消去
は完了となる。When the voltage detection circuit 5 in FIG. 1 detects when the source potential V S reaches V3, it outputs a high level signal of about 5 V as shown in FIG. The erase operation is stopped in response to the dummy cell write / erase circuits 3 and 4, and the control gate line signals Co and Ci become low level. At the same time, the signal IN1 also goes low, disconnecting the source electrode of the dummy cell from the voltage source. This completes erasing.
次に、信号IN2を約5Vの高レベルに移行させ、ディスチ
ャージ用のトランジスタ７をオンさせ、ダミー・セルの
ソース電極の電荷を放電させる。しかる後、ダミー・セ
ルMo,jと、メモリ・セルMi,j,2とのデジット線に約20V
の高レベル信号Do,Di2を印加し、書込みを開始する。Next, the signal IN2 is shifted to a high level of about 5V, the discharge transistor 7 is turned on, and the charge of the source electrode of the dummy cell is discharged. Then, about 20V is applied to the digit line between the dummy cell Mo, j and the memory cell Mi, j, 2.
The high level signals Do and Di2 of are applied to start writing.
ここで書込み動作時のダミー・セルのソース電位の電圧
検出回路５の動作を第４図の特性図および第１図を用い
て説明する。いま、第１図のトランジスタ６のゲート端
子８に低レベルの信号IN1が入力されているため、ダミ
ー・セルのMo,jソースは電源から切離されフローティン
グ状態である。しかも、先にトランジスタ７をオンさせ
てディスチャージを行なっているため、ダミー・セルM
o,jのソース電位Vsは低レベルを保持している。The operation of the voltage detecting circuit 5 for the source potential of the dummy cell during the write operation will be described with reference to the characteristic diagram of FIG. 4 and FIG. Since the low-level signal IN1 is input to the gate terminal 8 of the transistor 6 in FIG. 1, the Mo, j source of the dummy cell is disconnected from the power source and is in a floating state. Moreover, since the transistor 7 is turned on first to discharge, the dummy cell M
The source potential Vs of o and j is kept at a low level.
書込み開始直後は、ダミー・セルMo,jが“オフ”状態で
あるが、書込みが進みフローティング・ゲートから電子
が放出されフローティング・ゲートの電位ＶF.G.が上昇
すると、ダミー・セルが“オン”状態になるためそれま
でフローティングロウレベルであったソース電位VSは上
昇を始める。第４図は、メモリ・セルの閾値電圧VTのバ
ック・バイアス特性を示したものであるが、BB1は消去
されたセルの特性である。ここで、メモリセルの閾値電
圧VTはフローティング・ゲート中の電荷量QFGによって
一義的に決定されるものであるから、書込みが進み電荷
量ＱF.G.が増加するに従い、閾値VTは減少する。第４図
のバック・バイアス特性も、BB1からBB2を経てBB3,BB4
へと変化する。ここで、VT＝０に相当する線とバック・
バイアス特性とが交差する点のバック・バイアス電位
（例えばV13,V14）が、上述の書込み時におけるソース
電位VSの値に相当する。VT＝０に相当する点はＶF.G.＝
VSに相当する点であるため、結果としては書込み時にダ
ミーセルのソース電位を検出することは書込みのレベル
（ＶF.G.）を検出していることと等価である。いま、メ
モリ・セルの記憶保持特性等から書込み状態として必要
かつ十分なメモリセルのＶF.G.をV14とすれば、VSがこ
のV14にまで上昇した時がまさにダミー・セルの書込み
が完了した時である。Immediately after the start of writing, the dummy cell Mo, j is in the "off" state, but when writing progresses and electrons are emitted from the floating gate and the potential V FG of the floating gate rises, the dummy cell is in the "on" state. Therefore, the source potential V S , which was at the floating low level until then, starts to rise. FIG. 4 shows the back bias characteristic of the threshold voltage V T of the memory cell, and BB1 is the characteristic of the erased cell. Here, since the threshold voltage V T of the memory cell is uniquely determined by the charge amount Q FG in the floating gate, the threshold value V T decreases as writing progresses and the charge amount Q FG increases. . The back bias characteristics of Fig. 4 also show that BB3, BB4 are passed from BB1 to BB2
Changes to. Here, the line corresponding to V T = 0 and the back
The back bias potential (for example, V13, V14) at the intersection with the bias characteristic corresponds to the value of the source potential V S at the time of writing described above. The point corresponding to V T = 0 is V FG =
Since it is a point corresponding to V S , as a result, detecting the source potential of the dummy cell at the time of writing is equivalent to detecting the write level (V FG ). Now, assuming that V FG of a memory cell that is necessary and sufficient for the write state from the memory retention characteristics of the memory cell is V14, the time when V S rises to V14 is when the writing of the dummy cell is completed. Is.
第１図の電圧検出回路５はこのVSがV14になった時を検
知すると第２図のように約5Vの高レベルの信号を出力
し、これをメモリ・セル・マトリクスおよびダミー・セ
ルの書込み・消去回路が受けて書込み動作を停止し、信
号Do,Di,2を低レベルに移行させる。これと同時にアド
レス入力Wjも低レベルとなり書込みが終了する。When the voltage detection circuit 5 of FIG. 1 detects when V S becomes V14, it outputs a high level signal of about 5 V as shown in FIG. 2, and outputs this signal to the memory cell matrix and dummy cells. The write / erase circuit receives the signal, stops the write operation, and shifts the signals Do, Di, 2 to low level. At the same time, the address input Wj also becomes low level and the writing is completed.
以上で説明した動作の中では、各ワード線毎にダミー・
セルを用いて消去，書込みのモニターを行なっている
が、これは、同一ワード線に接続されたメモリ・セルの
中で最も書換え回数の多いセルと同じもしくはそれ以上
の書換えをダミー・セルに対して行ない、これによっ
て、同一ワード線に接続されたメモリ・セルの中で最も
遅い書込み・消去スピードを検知し、メモリ・セル・マ
トリクスに対して確実な書込み・消去を行なうためであ
る。In the operation described above, dummy
Erasing and writing are monitored using cells, but this is the same as or more than the most rewritten cell among the memory cells connected to the same word line. This is to detect the slowest writing / erasing speed among the memory cells connected to the same word line, and perform reliable writing / erasing on the memory cell matrix.
以上説明してきたように、本発明によれば、記憶セル群
毎にダミーセルを設け、記憶セル群を構成する記憶セル
のいずれかに情報の消去または書込みを行なうとき該記
憶セル群に対応したダミーセルにも消去または書込みを
行なうようにしたので、該ダミーセルを構成するモニタ
用のフローティングゲート型電界効果トランジスタのフ
ローティングゲートの電荷量に対応してそのソース電圧
が第１の所定電圧または第２の所定電圧から連続的に変
化する。よって、変化するソース電圧を監視手段で監視
することにより必要かつ十分な電荷の注入または放出を
検知することができ、その結果、電荷の注入または放出
を中断する“ベリファイ”を行なわなくてもよくなり、
プログラミングの高速化を図れるという効果が得られ
る。As described above, according to the present invention, a dummy cell is provided for each memory cell group, and when data is erased or written to any of the memory cells forming the memory cell group, the dummy cell corresponding to the memory cell group is written. Since the erasing or writing is also performed, the source voltage of the dummy cell is set to the first predetermined voltage or the second predetermined voltage in accordance with the charge amount of the floating gate of the monitoring floating gate field effect transistor. It changes continuously from the voltage. Therefore, by monitoring the changing source voltage with the monitoring means, the necessary or sufficient charge injection or discharge can be detected, and as a result, "verify" for interrupting the charge injection or discharge need not be performed. Becomes
This has the effect of speeding up programming.
第１図は本発明の一実施例を示す回路図、第２図は一実
施例のタイミングチャート、第３図はダミーセルの動作
特性図、第４図はダミーセルの閾値とバックバイアス電
圧との関係を示すグラフ、第５図は従来の記憶セルを示
す断面図、第６図は従来例の回路図である。 １……記憶セルの配列体、２……ダミーセル、３……情
報書込・消去手段、４……ダミーセル書込・消去手段、
５……監視手段、6,7,10……ソース電圧供給手段、Wj,W
j＋1,……群選択手段。FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a timing chart of the embodiment, FIG. 3 is an operation characteristic diagram of a dummy cell, and FIG. 4 is a relation between a threshold of the dummy cell and a back bias voltage. 5 is a sectional view showing a conventional memory cell, and FIG. 6 is a circuit diagram of a conventional example. 1 ... Array of memory cells, 2 ... Dummy cell, 3 ... Information writing / erasing means, 4 ... Dummy cell writing / erasing means,
5 ... Monitoring means, 6,7,10 ... Source voltage supply means, Wj, W
j + 1, ... Group selection means.
Claims (1)
果トランジスタと記憶用フローティングゲート型電界効
果トランジスタとで構成された記憶セルを複数有する記
憶セル群を複数備えた記憶セルの配列体と、前記複数の
記憶セル群のうちの任意の記憶セル群を選択する群選択
手段と、選択された記憶セル群を構成する記憶セルのう
ち任意の記憶セルの選択用電界効果トランジスタを介し
て該選択用電界効果トランジスタに接続されているフロ
ーティングゲート型電界効果トランジスタのフローティ
ングゲートに電荷を注入または放出させる情報書込・消
去手段とを含む不揮発性半導体記憶装置において、前記
各記憶セル群にそれぞれ対応して設けられた複数のダミ
ーセルで構成されており各ダミーセルは対応する記憶セ
ル群が選択されたときオン状態になる同時選択用電界効
果トランジスタと該同時選択用電界効果トランジスタの
ソースに接続されたドレインを有するモニタ用フローテ
ィングゲート型電界効果トランジスタとで構成されてい
るダミーセル群と、選択された記憶セル群に対応するダ
ミーセルのモニタ用フローティングゲート型電界効果ト
ランジスタのコントロールゲートとオン状態の同時選択
用電界効果トランジスタを介して前記選択された記憶セ
ル群に対応するダミーセルのモニタ用フローティングゲ
ート型電界効果トランジスタのドレインとに電荷注入電
圧または電荷放出電圧を印加するダミーセル書込・消去
手段と、少くとも選択された記憶セル群に対応するダミ
ーセルのモニタ用フローティングゲート型電界効果トラ
ンジスタのソースに第１の所定電圧または第２の所定電
圧を前記ダミーセル書込・消去手段から出力された電荷
注入電圧または電荷放出電圧に対応させて送出するソー
ス電圧供給手段と、前記選択された記憶セル群に対応す
るダミーセルのモニタ用フローティングゲート型電界効
果トランジスタのソース電圧の変化に基づき前記情報書
込・消去手段による前記電荷の注入の終了または電荷の
放出の終了を検知し該検知結果に基づき前記情報書込・
消去手段とダミーセル書込・消去手段とに動作停止信号
を送出する監視手段とをさらに設けて成る不揮発性半導
体記憶装置。1. An array of memory cells comprising a plurality of memory cell groups each having a plurality of memory cells each comprising a field effect transistor for selection and a floating gate field effect transistor for memory, which are connected in series with each other. A group selecting means for selecting an arbitrary memory cell group from the plurality of memory cell groups, and a field effect transistor for selecting an arbitrary memory cell among the memory cells forming the selected memory cell group. In a non-volatile semiconductor memory device including information writing / erasing means for injecting or releasing charges in a floating gate of a floating gate type field effect transistor connected to the selecting field effect transistor, each of the memory cell groups is provided. It is composed of a plurality of dummy cells provided corresponding to each dummy cell, and the corresponding memory cell group is selected. Group of dummy cells composed of a field effect transistor for simultaneous selection which is turned on and a monitoring floating gate field effect transistor having a drain connected to the source of the field effect transistor for simultaneous selection, and a selected memory The floating gate field effect for monitoring the dummy cell corresponding to the selected memory cell group via the control gate of the floating gate field effect transistor for monitoring the dummy cell corresponding to the cell group and the field effect transistor for simultaneous selection in the ON state. A dummy cell write / erase means for applying a charge injection voltage or a charge discharge voltage to the drain of the transistor and a source of the floating gate field effect transistor for monitoring the dummy cell corresponding to at least the selected memory cell group are provided. Predetermined voltage Of the dummy cells corresponding to the selected memory cell group, and the source voltage supply means for transmitting the second predetermined voltage corresponding to the charge injection voltage or the charge emission voltage output from the dummy cell write / erase means. The end of the charge injection or the end of the charge discharge by the information writing / erasing means is detected based on the change in the source voltage of the monitoring floating gate field effect transistor, and the information writing / writing is performed based on the detection result.
A non-volatile semiconductor memory device further comprising monitoring means for sending an operation stop signal to the erasing means and the dummy cell writing / erasing means.
Priority Applications (1)
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|---|---|---|---|
| JP28872285A JPH0736275B2 (en) | 1985-12-20 | 1985-12-20 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28872285A JPH0736275B2 (en) | 1985-12-20 | 1985-12-20 | Nonvolatile semiconductor memory device |
Publications (2)
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|---|---|
| JPS62146496A JPS62146496A (en) | 1987-06-30 |
| JPH0736275B2 true JPH0736275B2 (en) | 1995-04-19 |
Family
ID=17733838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28872285A Expired - Fee Related JPH0736275B2 (en) | 1985-12-20 | 1985-12-20 | Nonvolatile semiconductor memory device |
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Families Citing this family (4)
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| JP2606941B2 (en) * | 1990-02-19 | 1997-05-07 | 富士通株式会社 | Write circuit for nonvolatile memory |
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Family Cites Families (2)
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| JPS58114597U (en) * | 1982-01-29 | 1983-08-05 | 株式会社日立製作所 | semiconductor control device |
| JPS60236195A (en) * | 1984-05-08 | 1985-11-22 | Nec Corp | Nonvolatile semiconductor memory |
-
1985
- 1985-12-20 JP JP28872285A patent/JPH0736275B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| JPS62146496A (en) | 1987-06-30 |
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|---|---|---|---|
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