JP2885413B2 - Nonvolatile semiconductor memory device - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、電荷蓄積層と、制御ゲートを有する書替え
可能なメモリセルを用いた不揮発性半導体メモリ装置に
関する。The present invention relates to a nonvolatile semiconductor memory device using a rewritable memory cell having a charge storage layer and a control gate.

（従来の技術） EPROMの分野で、浮遊ゲートをもつMOSFET構造のメモ
リセルを用いた紫外線消去型不揮発性メモリ装置が広く
用いられている。EPROMの中で電気的書込みおよび消去
を可能としたものはE²PROMとして知られる。この種のEP
ROMのメモリアレイは、互いに交差する行線と列線の各
交点にメモリセルを配置して構成される。実際のパター
ン上では、二つのメモリセルのドレインを共通にして、
ここに列線がコンタクトするようにしてセル占有面積を
できるだけ小さくしている。しかしこれでも、二つのメ
モリセルの共通ドレイン毎に列線とのコンタクト部を必
要とし、このコンタクト部がセル占有面積の大きい部分
を占めている。(Prior Art) In the field of EPROM, an ultraviolet erasing nonvolatile memory device using a memory cell having a MOSFET structure having a floating gate is widely used. A component which enables an electrical writing and erasing in the EPROM is known as E ² PROM. This kind of EP
The ROM memory array is configured by arranging memory cells at intersections of row lines and column lines that intersect each other. On the actual pattern, the drains of the two memory cells are made common,
Here, the column occupation area is made as small as possible so that the column lines are in contact with each other. However, even in this case, a contact portion with the column line is required for each common drain of the two memory cells, and this contact portion occupies a large area of the cell.

これに対して最近、メモリセルを直列接続してNANDセ
ルを構成し、コンタクト部を大幅に減らすことを可能と
したEPROMが提案されている。しかし従来提案されてい
るこの種のEPROMでは、浮遊ゲートと基板間の結合容量
が、浮遊ゲートと制御ゲート間のそれより大きく設定さ
れる。そして、紫外線照射により基板から電子を浮遊ゲ
ートに注入することにより、全面消去を行ない、データ
書込みは選択されたメモリセルで浮遊ゲートの電子を制
御ゲート側に放出することにより行う。On the other hand, recently, an EPROM has been proposed in which a memory cell is connected in series to form a NAND cell and the number of contact portions can be significantly reduced. However, in this type of conventionally proposed EPROM, the coupling capacitance between the floating gate and the substrate is set to be larger than that between the floating gate and the control gate. Then, the entire surface is erased by injecting electrons from the substrate into the floating gate by irradiating ultraviolet rays, and data writing is performed by discharging electrons of the floating gate to the control gate side in the selected memory cell.

しかしこの様なNANDセルを用いたEPROMでは、信頼性
の点で問題がある。通常、浮遊ゲートと制御ゲートは２
層多結晶シリコン膜の積層構造として形成され、その間
の絶縁膜には多結晶シリコン膜の熱酸化膜が用いられ
る。この酸化膜は単結晶シリコンのそれに比べると膜質
が劣る。このため、制御ゲートと浮遊ゲート間に電界を
かけてここで電荷のやりとりを行うことは、メモリセル
の特性劣化をもたらすのである。However, EPROMs using such NAND cells have a problem in reliability. Normally, the floating gate and control gate are 2
It is formed as a laminated structure of a layer polycrystalline silicon film, and a thermal oxide film of a polycrystalline silicon film is used as an insulating film therebetween. This oxide film is inferior in film quality to that of single crystal silicon. Therefore, when an electric field is applied between the control gate and the floating gate to exchange charges, the characteristics of the memory cell are degraded.

以上のように従来提案されているNANDセルを用いたEP
ROMは、電気的ストレスに対して信頼性が十分でない、
という問題があった。As described above, the conventionally proposed EP using a NAND cell
ROM is not reliable enough for electrical stress,
There was a problem.

一方、本発明者等は先にこのような問題を解決するこ
とのできる不揮発性半導体メモリを提案した（例えば特
願昭62−233944号）。On the other hand, the present inventors have previously proposed a nonvolatile semiconductor memory capable of solving such a problem (for example, Japanese Patent Application No. 62-233944).

第８図はNANDセルアレイの一部を示す回路図であり、
ビット線BL₂₁には選択ゲートS₁を介して浮遊ゲートと制
御ゲートを備えたメモリセルM₂₁₁〜M₂₁₄が直列接続され
てNANDセルを構成し、一端はソース電位V_SS（接地）が
与えられている。FIG. 8 is a circuit diagram showing a part of the NAND cell array,
Memory cells M _{211 to} M ₂₁₄ each having a floating gate and a control gate are connected in series to the bit line BL ₂₁ via a selection gate S ₁ to form a NAND cell, and one end is supplied with a source potential V _SS (ground). Have been.

このE²PROMでは、先ずビット線側の上方のセルから、
電子放出を行ってデータ消去をし、その後に下方のセル
からデータを書込んで行く。In this E ² PROM, first, from the upper cell on the bit line side,
The data is erased by emitting electrons, and then the data is written from the lower cell.

即ち、データ消去はビット線BL₂₁，BL₂₂及び選択ゲー
ト線SD₁を“H"レベル電位（例えば、20V）、ワード線WL
₁に“L"レベル電位（0V）を与えてメモリセルM₂₁₁，M
₂₂₁で浮遊ゲートから基板へ電子を放出する。That is, to erase data, the bit lines BL ₂₁ and BL ₂₂ and the select gate line SD ₁ are set to the “H” level potential (for example, 20 V), the word line WL
_The “L” level potential (0 V) is applied to 1 so that the memory cells M ₂₁₁ and M _{211
At 221} electrons are emitted from the floating gate to the substrate.

次に、ビット線BL₂₁，BL₂₂及び選択ゲート線SD₁を
“H"レベル電位、ワード線WL₁に中間電位、WL₂に“L"レ
ベル電位を与えて、メモリセルM₂₁₂，M₂₂₂のデータを消
去する。この様に、ドレイン側のセルから、順に全ての
メモリセルの消去を行う。これにより、全メモリセルは
しきい値が負方向に移動した状態となる。この消去状態
のデータを例えば“1"とする。Then, the bit line BL _21, BL ₂₂ and select gate lines SD ₁ "H" level potential, the intermediate potential to the word line WL _1, giving the "L" level potential WL _2, memory cells M _212, M ₂₂₂ Erase the data of. In this manner, all the memory cells are erased in order from the cell on the drain side. As a result, the threshold values of all the memory cells are shifted in the negative direction. The data in the erased state is, for example, “1”.

次に、メモリセルM₂₁₃にデータを書込むには、ビット
線BL₂₁をデータに応じて“L"レベル（例えば0V）または
中間電位（例えば6V）とし、選択ゲート線SD₁，ワード
線WL₁，WL₂，WL₄を中間電位、（例えば10V）ワード線WL
₃を“H"レベル電位（例えば20V）とする。これにより、
ビット線が“L"レベルのときにはメモリセルM₂₁₃のドレ
インと浮遊ゲート間に高電圧がかかり、基板から浮遊ゲ
ートに電子が注入され、しきい値が正方向に移動した
“0"が書込まれる。非選択ビット線は、中間電位に保つ
ことにより、“1"状態が保たれる。Then, the write data to the memory cell M _213, in accordance with the bit lines BL ₂₁ to the data as "L" level (e.g., 0V) or an intermediate potential (for example 6V), select gate lines SD _1, the word line WL ₁ , WL ₂ , WL ₄ at intermediate potential (eg 10V) word line WL
_{3 is set} to an “H” level potential (for example, 20 V). This allows
When the bit line is at “L” level, a high voltage is applied between the drain and the floating gate of the memory cell _M213 , electrons are injected from the substrate into the floating gate, and “0” is written when the threshold value moves in the positive direction. It is. The non-selected bit lines are maintained at the "1" state by being maintained at the intermediate potential.

第７図は、非選択ビット線に中間電位V_Mを与えた書込
みモードにおいて、セル１では半選択注入モードとなり
（ａ）、セル２では半選択放出モードになること
（ｂ）、そして中間電位V_Mを適当な値に設定することに
より、無用な注入、放出が防止されることを示してい
る。Figure 7 is in the write mode to the non-selected bit line gave an intermediate potential V _M, the cell 1 becomes half-select injection mode (a), to become the cell 2 half-select release mode (b), and an intermediate potential by setting the V _M to an appropriate value, indicating that unnecessary injection, it is prevented from being released.

（発明が解決しようとする課題） 従来のE²PROMにおいては書き込み及び消去モードにお
けるカップリングの違いのために、それぞれのモードで
の“H"レベル電位の値及び、中間電位の値が異なってし
まい、電源数が多くなるという問題があった。(Problems to be Solved by the Invention) In the conventional E ² PROM, the value of the “H” level potential and the value of the intermediate potential in each mode are different due to the difference in coupling between the write and erase modes. As a result, there is a problem that the number of power supplies increases.

また、他の問題として、第９図に示した様に、隣接す
るビット線BL₂₁，BL₂₂の間でワード線方向に沿ってフィ
ールド領域で寄生MOSトランジスタが形成され、そのリ
ークが大きくなることが挙げられる。例えば、データ書
込み時、BL₂₁が“L"レベル，BL₂₂が中間電位で、選択ワ
ード線WL₃に“H"レベル電位が与えられたとき、図示の
フィールドの寄生トランジスタではソースに0V,ゲート
に20V,ドレインに中間電位例えば、10Vの電位が作用
し、フィールド下反転が起こりリーク電流が生ずる危険
のあることがわかる。Another problem is that, as shown in FIG. 9, a parasitic MOS transistor is formed in the field region along the word line direction between the adjacent bit lines BL ₂₁ and BL ₂₂ , and the leakage is increased. Is mentioned. For example, at the time of data writing, when BL ₂₁ is at the “L” level, BL ₂₂ is at the intermediate potential, and the “H” level potential is applied to the selected word line WL ₃ , the source of the parasitic transistor in the field shown in FIG. It can be seen that a potential of 20 V acts on the drain and an intermediate potential, for example, a potential of 10 V acts on the drain, and there is a danger that a reverse current occurs under the field and a leak current occurs.

本発明は以上の問題を解決することができる不揮発性
半導体メモリ装置を提供することを目的とするものであ
る。An object of the present invention is to provide a nonvolatile semiconductor memory device that can solve the above problems.

［発明の構成］ （課題を解決するための手段） 本発明にかかるEPROMは、電荷蓄積層と制御ゲートを
有するメモリセルが複数個マトリクス状に配列されて構
成される。そのメモリセルの動作原理として、書込みお
よび消去共に、基板と電荷蓄積層でのトンネル効果によ
る電子のやりとりを利用するが、その際、寄生トランジ
スタが反転することのないような電位関係に設定され
る。具体的なデータ書込みおよび消去の動作は、次のと
おりである。[Configuration of the Invention] (Means for Solving the Problems) An EPROM according to the present invention is configured by arranging a plurality of memory cells having a charge storage layer and a control gate in a matrix. As an operating principle of the memory cell, the exchange of electrons by the tunnel effect between the substrate and the charge storage layer is used for both writing and erasing. At this time, the potential relationship is set so that the parasitic transistor is not inverted. . The specific data writing and erasing operations are as follows.

まず消去動作は、例えばビット線寄りのメモリセルか
ら順に、電荷蓄積層から基板へ電子を放出させることに
より行う。即ち、ビット線に“H"レベル電位を与え、第
１のワード線に“L"レベル電位を与えることにより、第
１のワード線に沿うメモリセルで、電荷蓄積層の電子を
基板に放出し、しきい値を負方向に移動させる。これが
消去状態である。次に、第１のワード線には“H"レベル
電位を与え、第２のワード線に“L"レベル電位を与え
て、同様に第２のワード線に沿うメモリセルで、電荷蓄
積層の電子を基板に放出する。以下同様の操作を繰返し
て、全面消去を行う。First, the erasing operation is performed by, for example, emitting electrons from the charge storage layer to the substrate in order from the memory cell near the bit line. That is, by applying an “H” level potential to the bit line and applying an “L” level potential to the first word line, the memory cells along the first word line emit electrons from the charge storage layer to the substrate. Move the threshold value in the negative direction. This is the erased state. Next, an “H” level potential is applied to the first word line, and an “L” level potential is applied to the second word line. Similarly, in a memory cell along the second word line, the charge storage layer Emit electrons to the substrate. Thereafter, the same operation is repeated to erase the entire surface.

データの書込みは、複数の正の中間電位を用意し、選
択されたワード線に“H"レベル電位を与え、前記ビット
線にデータに応じた電位を与え、前記複数の正の中間電
位が前記ビット線に与えられるようにする。To write data, a plurality of positive intermediate potentials are prepared, an “H” level potential is applied to a selected word line, a potential according to data is applied to the bit line, and the plurality of positive intermediate potentials are Be applied to the bit line.

（作用） 本発明では、膜質の優れた酸化膜が得られる電荷蓄積
層と基板間のトンネリングにより、書込みおよび消去が
行われる。従ってEPROMの信頼性が高いものとなる。デ
ータ書き込みモードでは、選択ビット線にデータに応じ
て第１の正の中間電位V_M1または第３の正の中間電位V_M3
を与え、非選択ビット線には第３の正の中間電位V_M3を
与えるから、従来の“L"レベルを用いる方式と比べて、
フィールドトランジスタに関して、バックバイアス効果
がかかり、また隣接ビット線間の電位差が小さくなる。
このために、素子分離能力が、向上し、リーク電流の危
険がなくなる。また、さらに、データ書込み時の非選択
ビット線，非選択ワード線，及び選択ワード線に与える
電位が、選択ビット線に与える第１の正の中間電位に見
合う分だけ、かさあげされるため、消去時及び書き込み
時に必要な“H"レベル電位及び他の中間電位を等しくす
ることが可能となり、動作に必要な電源数を減らすこと
が、可能となる。(Function) In the present invention, writing and erasing are performed by tunneling between the charge storage layer and the substrate, which can provide an oxide film having excellent film quality. Therefore, the EPROM has high reliability. In the data write mode, the first positive intermediate potential _VM1 or the third positive intermediate potential _VM3 is applied to the selected bit line according to the data.
And the third positive intermediate potential _VM3 is applied to the unselected bit lines, so that compared to the conventional method using the "L" level,
For the field transistor, a back bias effect is applied, and the potential difference between adjacent bit lines is reduced.
For this reason, the element isolation ability is improved, and the danger of leak current is eliminated. Further, since the potentials applied to the unselected bit lines, unselected word lines, and selected word lines during data writing are raised by an amount corresponding to the first positive intermediate potential applied to the selected bit lines, The "H" level potential required at the time of erasing and writing and the other intermediate potential can be equalized, and the number of power supplies required for operation can be reduced.

（実施例） 以下、本発明の実施例を図面を参照して説明する。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings.

第１図は一実施例のEPROMの要部構成を示し、第２図
および第３図はその動作を説明するための図であり、第
４図および第５図は実施例のメモリアレイのより詳しい
構成を示す。FIG. 1 shows a main structure of an EPROM of one embodiment, FIGS. 2 and 3 are diagrams for explaining the operation thereof, and FIGS. 4 and 5 are diagrams showing a structure of a memory array of the embodiment. The detailed configuration is shown.

第４図に示すようにこの実施例では、４個のメモリセ
ルで一つのNANDセルを構成し、これがマトリックス配列
されている。第５図（ａ）は、一つのNANDセルをチャネ
ル方向に切断した断面図である。各メモリセルはｐ型Si
基板１上にソース，ドレインとなるn⁺型層２を隣接する
もの同士で共用し、２層多結晶シリコン膜により自己整
合的にFAMOS構造をもって浮遊ゲート３と制御ゲート４
を積層して構成されている。即ち基板１上に熱酸化膜か
らなる第１ゲート絶縁膜を介して浮遊ゲート３が形成さ
れ、この上に熱酸化膜からなる第２ゲート絶縁膜を介し
て制御ゲート４が形成される。第５図（ｂ）はチャンネ
ル方向に直交する方向に見たメモリセル部の断面図であ
り、浮遊ゲート３は素子分離領域上にまで延在させてい
る。これにより、浮遊ゲート３と基板１間の結合容量に
比べて浮遊ゲート３と制御ゲート４間の結合容量を大き
く設定し、浮遊ゲート３と基板１間のトンネル効果によ
る電子のやりとりのみで書込み、消去ができるようにな
っている。As shown in FIG. 4, in this embodiment, one NAND cell is constituted by four memory cells, which are arranged in a matrix. FIG. 5A is a cross-sectional view of one NAND cell cut in the channel direction. Each memory cell is p-type Si
An n ⁺ -type layer 2 serving as a source and a drain is shared between adjacent ones on a substrate 1 and a floating gate 3 and a control gate 4 having a FAMOS structure in a self-aligned manner by a two-layer polycrystalline silicon film.
Are laminated. That is, the floating gate 3 is formed on the substrate 1 via the first gate insulating film made of the thermal oxide film, and the control gate 4 is formed thereon via the second gate insulating film made of the thermal oxide film. FIG. 5 (b) is a cross-sectional view of the memory cell portion as viewed in a direction orthogonal to the channel direction, and the floating gate 3 extends over the element isolation region. As a result, the coupling capacitance between the floating gate 3 and the control gate 4 is set to be larger than the coupling capacitance between the floating gate 3 and the substrate 1, and writing is performed only by the exchange of electrons by the tunnel effect between the floating gate 3 and the substrate 1. It can be erased.

NANDセルは、第４図に示すようにマトリクス配列され
る。ビット線BL₁に沿う一つのNANDセルについて見る
と、そのなかの一端部のメモリセルM₁₁のドレインが選
択MOSトランジスタS₃₁を介してビット線BL₁に接続さ
れ、他端のメモリセルM₁₄のソースが選択MOSトランジス
タS₄₁を介して接地電位に接続される。他のビット線に
ついても同様である。そしてビット線と直交する方向に
メモリセルの制御ゲートを共通接続するワード線WL₁，W
L₂，…が配設される。各ワード線WLは選択MOSトランジ
スタS₁₁，S₁₂，…を介して制御端子CG₁，CG₂，…に接続
される。ビット線側の選択MOSトランジスタS₃₁，S₃₂，
…のゲートは選択MOSトランジスタS₂₁を介して制御端子
SD₁に接続され、ソース側の選択MOSトランジスタS₄₁，S
₄₂，…のゲートは直接制御端子SS₁に接続されている。
選択MOSトランジスタS₁₁〜S₁₄およびS₂₁のゲートは共通
に制御信号PROで制御される。The NAND cells are arranged in a matrix as shown in FIG. As for one of the NAND cells along the bit lines BL _1, is connected to the bit line BL ₁ drain via the selection MOS transistor S ₃₁ of the memory cell M ₁₁ in the end portion of therein, the other end of the memory cell M ₁₄ source via a selection MOS transistor S ₄₁ of which is connected to the ground potential. The same applies to other bit lines. Then, word lines WL ₁ and W ₁ commonly connecting the control gates of the memory cells in a direction orthogonal to the bit lines.
L ₂ , ... are provided. Each word line WL is connected to control terminals CG ₁ , CG ₂ ,... Via selection MOS transistors S ₁₁ , S ₁₂ ,. The selection MOS transistors S ₃₁ , S ₃₂ ,
Control terminal ... the gate of the via the selection MOS transistor S ₂₁
Connected to SD ₁ and the source side select MOS transistors S ₄₁ , S _41
42, ... it is the gate of which is connected directly to the control terminal SS _1.
The gate of the selection MOS transistors S ₁₁ to S ₁₄ and S ₂₁ are controlled by the common control signal PRO.

この実施例のEPROMの要部構成と動作を、次に第１
図、第２図を用いて説明する。第１図は、第４図のメモ
リアレイのなかの、ビット線BL₁に沿うメモリセルM₁₁〜
M₁₄からなるNANDセル、およびビット線BL₂に沿うメモリ
セルM₂₁〜M₂₄からなる。NANDセルの部分と、これらの周
辺制御回路を示している。The main part configuration and operation of the EPROM of this embodiment will be described first.
This will be described with reference to FIGS. The first figure is the among the fourth diagram of the memory array, the memory cells M ₁₁ along the bit lines BL ₁ ~
NAND cell comprising M _14, and consists of the memory cell M ₂₁ ~M ₂₄ along the bit line BL _2. A NAND cell part and these peripheral control circuits are shown.

NANDセルのソース側選択MOSトランジスタやワード線
選択MOSトランジスタは省略してある。V_M1は第１の正の
中間電位（例えば6V,以下第１の中間電位と記）であ
り、V_M3は第３の正の中間電位（例えば10V,以下第３の
中間電位と記）であり、V_pp1は“H"レベル電位（例えば
20V）である。ワード線デコーダDECには、書込み時の非
選択ワード線に与えるための第２の正の中間電位V
_M2（例えば10V,以下第２の中間電位と記）、書込みおよ
び消去時にワード線に与えるための“H"レベル電位V_pp1
が与えられている。各ビット線BLには、充電用MOSトラ
ンジスタQ₃が中間電位供給回路12₁，12₂，…として設け
られ、これを介して第３の中間電位V_M3が供給される。
また、同様に、各ビット線BLには、ゲート・ドレインを
接続した充電用MOSトランジスタQ₈が中間電位供給回路1
4₁，14₂，…として設けられ、これを介して第１の中間
電位V_M1が供給される。また、各ビット線BLには、ゲー
ト・ドレインを接続した充電用MOSトランジスタQ₁が
“H"レベル電位供給回路11₁，11₂，…として設けられ、
これを介して“H"レベル電位V_pp1が供給される。ビット
線BLには、放電用MOSトランジスタQ₂が接続され、これ
により選択的に放電されるようになっている。また各ビ
ット線BLは、読み出し時のみオンになるMOSトランジス
タQ₅を介してセンスアンプSAに接続され、センスアンプ
SAの出力端子はやはり読み出し時のみオンになるMOSト
ランジスタQ₆を介し、更にMOSトランジスタQ₇を介して
入出力線I/O₁,I/O₂に接続されている。ビット線BLには
更に、データ書込み時、選択的に第３の中間電位V_M3ま
たは第１の中間電位V_M1をビット線に与えるためのデー
タ書込み制御回路が設けられている。即ち、ダイオード
接続されたMOSトランジスタQ₄とキャパシタＣはポンピ
ング回路を構成する。NORゲートＧはデータ判別回路1
3₁，13₂，…を構成している。MOSトランジスタQ₃，Q
₄は、データ判別回路の出力に応じて第３の中間電位V_M3
を選択的にビット線BLに供給する回路を構成している。The source side select MOS transistor and the word line select MOS transistor of the NAND cell are omitted. V _M1 is a first positive intermediate potential (for example, 6 V, hereinafter referred to as a first intermediate potential), and V _M3 is a third positive intermediate potential (for example, 10 V, hereinafter referred to as a third intermediate potential). _Yes , V _pp1 is “H” level potential (for example,
20V). The word line decoder DEC has a second positive intermediate potential V applied to an unselected word line at the time of writing.
_M2 (for example, 10 V, hereinafter referred to as a second intermediate potential), an “H” level potential V _{pp1 to be applied} to a word line during writing and erasing
Is given. Each bit line BL, and the charging MOS transistor Q ₃ intermediate potential supplying circuit 12 _1, 12 _2, provided as a ..., a third intermediate potential V _M3 is supplied through this.
Similarly, each bit line BL, and charging MOS transistor Q ₈ connected to the gate and drain intermediate potential supply circuit 1
4 _1, 14 _2, provided as a ..., a first intermediate potential V _M1 is supplied through this. In addition, each bit line BL, and charging MOS transistor Q ₁ is connected to the gate and drain "H" level potential supply circuit 11 _1, 11 _2, provided as ...,
Through this, the “H” level potential V _pp1 is supplied. The bit line BL, discharging MOS transistor Q ₂ is connected, thereby being adapted to be selectively discharged. And each bit line BL is connected to a sense amplifier SA via the MOS transistor Q ₅ to turn on only when reading, the sense amplifier
The output terminal of the SA is connected to input / output lines I / O ₁ and I / O ₂ via a MOS transistor Q ₆ which is also turned on only at the time of reading, and further via a MOS transistor Q ₇ . The bit line BL is further provided with a data write control circuit for selectively applying the third intermediate potential _VM3 or the first intermediate potential _VM1 to the bit line when writing data. That, MOS transistor Q ₄ and the capacitor C which is diode-connected to constitute the pumping circuit. NOR gate G is data discriminating circuit 1
3 ₁ , 13 ₂ , ... MOS transistors Q ₃ and Q
₄ is a third intermediate potential V _M3 according to the output of the data discrimination circuit.
Is selectively supplied to the bit line BL.

まず第１図において、EPROMの全面データの消去動作
を説明すると、まず全てのワード線WL₁〜WL₄に“L"レベ
ル電位を与える。同時に、端子SD₁、ビット線に“H"レ
ベル電位を与える。これによりメモリセルM₁₁，M₂₁のド
レインの拡散層が“H"レベルとなり、制御ゲートが“L"
レベルとなる。この結果、これらのメモリセルでFowler
−Nordhelm（Ｆ−Ｎ）トンネリングによって浮遊ゲート
から基板にトンネル電流で電子が放出される。即ちしき
い値が負方向に変化し、例えばしきい値約2Vの“1"状態
となる。次に、WL₁に“H"レベルをWL₂に“L"レベル電位
を与える。SD₁、およびビット線には“H"レベル電位を
与える。これにより、導通したメモリセルM₁₁，M₂₁のチ
ャネルをとおって、メモリセルM₁₂，M₂₂のドレイン拡散
層が“H"レベルとなり、制御ゲートは“L"レベルにな
る。この結果、これらのメモリセルM₁₂，M₂₂でトンネリ
ングによって、浮遊ゲートから拡散層へ電子が放出され
る。この様に、ドレイン側から、順にメモリセルの電子
放出を行う。こうして全面データ消去がなされる。First, in FIG. 1, when explaining the erase operation of the entire data of EPROM, first give all the word lines WL ₁ to WL ₄ "L" level potential. At the same time, an “H” level potential is applied to the terminal SD ₁ and the bit line. As a result, the drain diffusion layers of the memory cells M ₁₁ and M ₂₁ become “H” level, and the control gate becomes “L”.
Level. As a result, Fowler
Electrons are emitted from the floating gate to the substrate by tunnel current due to -Nordhelm (FN) tunneling. That is, the threshold value changes in the negative direction, and for example, it becomes a "1" state of about 2V. Then, the "H" level WL ₁ gives the "L" level potential to WL _2. An “H” level potential is applied to SD ₁ and the bit line. Thus, conducting the through channel of the memory cell M _11, M _21, the drain diffusion layer of the memory cell M _12, M ₂₂ becomes the "H" level, the control gate becomes "L" level. As a result, electrons are emitted from the floating gate to the diffusion layer by tunneling in these memory cells M ₁₂ and M ₂₂ . In this way, electrons are emitted from the memory cell sequentially from the drain side. Thus, the entire data is erased.

次にデータ書込みは、選択されたワード線に“H"レベ
ル電位、残りのワード線に第２の中間電位V_M2を与え、
選択されたビット線にデータに応じて第１の中間電位V
_M1または第３の中間電位V_M3を与える。このとき、非選
択ビット線には、誤書込み防止のために第３の中間電位
V_M3を与える。具体的に例えば、第１図のメモリセルM₁₄
にデータ書込み（“0"書込み）を行う場合の動作波形
は、第２図のようになる。選択されたワード線WL₄（C
G₄）は“H"レベル（＝20V）となり、他のワード線WL₁〜
WL₃（CG₁〜CG₃）およびSD₁は第２の中間電位V_M2（＝10
V）となる。Next, in data writing, an “H” level potential is applied to the selected word line, and a second intermediate potential _VM2 is applied to the remaining word lines.
The first intermediate potential V is applied to the selected bit line according to the data.
_M1 or a third intermediate potential V _M3 is applied. At this time, the third intermediate potential is applied to the unselected bit lines to prevent erroneous writing.
Give V _M3 . Specifically, for example, the memory cell M ₁₄ shown in FIG.
FIG. 2 shows an operation waveform when data writing (“0” writing) is performed. Selected word line WL ₄ (C
G ₄ ) becomes “H” level (= 20 V), and the other word lines WL ₁ to WL ₁
WL ₃ (CG _{1 to} CG ₃ ) and SD ₁ are connected to the second intermediate potential V _M2 (= 10
V).

書込み動作が開始すると第１の中間電位V_M1は6Vに昇
圧される。読み出し時のみオンであるMOSトランジスタQ
₅，Q₆のゲート端子C,B、消去時のみオンであるMOSトラ
ンジスタQ₂のゲート端子Ｅはこの間、“L"レベルであ
る。従ってビット線BL₁，BL₂にはまず、第１の中間電位
V_M1からMOSトランジスタQ₁のしきい値分だけ下がった電
位約4Vが供給される。一方入出力線I/O₁に5V、I/O₂は0V
となり、書込み用のMOSトランジスタQ₇が、ゲート端子
Ｄに5Vが与えられてオンする。NORゲートＧには、I/O₁,
I/O₂のデータともに、リングオシレータの出力Ａが供給
される。このとき、ビット線BL₂側のNORゲートＧでは信
号Ａが伝達されてノードN₂の電位が上昇してMOSトラン
ジスタQ₄がオン、従ってMOSトランジスタQ₃がオンにな
って、非選択のビット線BL₂に第３の中間電位V_M3＝10V
が与えられる。When a write operation is started first intermediate potential V _M1 is boosted to 6V. MOS transistor Q that is ON only during reading
_5, the gate terminal C of Q _6, B, a gate terminal E of the MOS transistor Q ₂ is only on erasing the meantime, a "L" level. Therefore, first, the first intermediate potential is applied to the bit lines BL ₁ and BL _2.
Threshold amount corresponding lower potential of about 4V of the MOS transistor Q ₁ is supplied from the V _M1. 5V for I / O ₁ and 0V for I / O ₂
Next, MOS transistor Q ₇ for writing, 5V is turned on is applied to the gate terminal D. NOR gate G has I / O ₁ ,
The output A of the ring oscillator is supplied together with the I / O ₂ data. In this case, MOS transistor Q ₄ is turned on the potential of the NOR gate G the signal A is transmitted node N ₂ of the bit line BL ₂ side is increased and thus the MOS transistor Q ₃ is turned on, the unselected bit A third intermediate potential V _M3 = 10 V is applied to the line BL ₂
Is given.

従って、選択ビット線BL₁側のNANDセルについてみる
と、メモリセルM₁₁〜M₁₃までは制御ゲートが10Vであ
り、チャネルは導通してビット線BL₁に第１の中間電位V
_M1によって約4Vが与えられるから、これらメモリセルM
₁₁〜M₁₃では変化がない。そしてメモリセルM₁₄では、制
御ゲートが20Vでドレインが約4V（実際にはメモリセルM
₁₁〜M₁₃のチャネルにより電位降下がある）であるた
め、基板の電子がＦ−Ｎトンネリングにより浮遊ゲート
に流入され、しきい値が正方向に移動して例えば、＋3V
となる。即ち、“0"書込みが行われる。Thus, looking at the NAND cell selection the bit lines BL ₁ side, until the memory cell M ₁₁ ~M ₁₃ a control gate 10V, the first intermediate potential V to the bit lines BL ₁ channel is conducting
_Since about 4 V is provided by _M1 , these memory cells M
₁₁ ~M there is no change in _13. Then, in the memory cell M _14, the drain control gate 20V is about 4V (actually the memory cell M
₁₁ for ~M ₁₃ is a channel by there is potential drop) of electrons of the substrate is flowed into the floating gate by F-N tunneling, for example, move threshold is in the positive direction, + 3V
Becomes That is, "0" writing is performed.

この書込み動作の間、ビット線BL₂側はMOSトランジス
タQ₃がオンに保たれ、従ってビット線BL₂は中間電位10V
となっている。非選択ビット線BL₂に沿うメモリセルM₂₄
に着目すると、もしビット線BL₂が“L"レベル＝0Vであ
ったとすると、ワード線WL₄が“H"レベルであるために
誤書込みが生じる。しかし、この実施例では、非選択の
ビット線BL₂は中間電位10Vに設定されるから、この様な
誤書込みは生じない。During this write operation, the bit line BL ₂ side MOS transistor Q ₃ is kept turned on, thus the bit line BL ₂ is an intermediate potential 10V
It has become. Memory cell M ₂₄ along unselected bit line BL ₂
Focusing on, if when the bit line BL ₂ is a "L" level = 0V, erroneous writing occurs to the word line WL ₄ is at "H" level. However, in this embodiment, the bit line BL ₂ unselected from being set to an intermediate potential 10V, such erroneous writing does not occur.

第３図は、以上の選択書込み動作説明での第１図の各
メモリセルの電位関係をまとめて示している。FIG. 3 collectively shows the potential relationship of each memory cell of FIG. 1 in the above description of the selective write operation.

読み出し動作は、例えばメモリセルM₁₄を読み出す場
合を例にとると、ワード線WL₄を0V、他のワード線WL₁〜
WL₃を5Vとする。これによりメモリセルM₁₁〜M₁₃を全て
オンさせた状態で、メモリセルM₁₄がオンするか
（“1"）またはオフのままか（“0"）を検出する。Read operation, for example, taking a case of reading the memory cell M ₁₄ as an example, the word line WL ₄ 0V, the other word lines WL ₁ ~
WL _{3 is set} to 5V. Accordingly in a state in which all the memory cells M ₁₁ ~M ₁₃ on, to detect whether the memory cell M ₁₄ is turned on ( "1") or off or left ( "0").

またこの実施例の回路では、第１の中間電位V_M1の供
給用MOSトランジスタQ₈はゲート・ドレインを共通接続
して用いている。従って、第１の中間電位V_M1より高い
第３の昇圧電位V_M3がビット線に供給される場合に、第
１の中間電位V_M1側に直流パスが形成されることがな
い。In the circuit of this embodiment, supply MOS transistors Q ₈ of the first intermediate potential V _M1 is used in common connecting the gate and drain. Thus, the first intermediate voltage V higher than _M1 third boosted potential V _M3 is when applied to the bit line, there is no a DC path is formed in the first intermediate voltage V _M1 side.

本発明は上記実施例に限られない。例えば上記実施例
では、データ判別回路としてNORゲートを用いたが、第
６図に示すようにNANDゲートとインバータ１に置換える
ことができる。また書込みに用いる最も小さい第１の中
間電位を与えるために得た電位6Vを用いたが、これは例
えば電源電圧V_cc＝5Vを用いることもできる。The present invention is not limited to the above embodiment. For example, in the above embodiment, the NOR gate is used as the data discriminating circuit, but it can be replaced with a NAND gate and the inverter 1 as shown in FIG. In addition, although the potential of 6 V obtained for giving the smallest first intermediate potential used for writing is used, for example, the power supply voltage _Vcc = 5 V can be used.

［発明の効果］ 以上述べたように本発明によれば、基板と電荷蓄積層
間でのトンネリングのみを利用して書き込みおよび消去
を可能とし、NANDセルアレイ部における素子分離能力を
向上させるとともに、書き込み時と、消去時の電圧を共
有して電源数を少なくすることを可能とした高性能の高
密度E²PROMを提供することができる。[Effects of the Invention] As described above, according to the present invention, writing and erasing can be performed using only tunneling between a substrate and a charge storage layer, and the element isolation capability in a NAND cell array portion can be improved. In addition, it is possible to provide a high-performance high-density E ² PROM capable of sharing the voltage at the time of erasing and reducing the number of power supplies.

【図面の簡単な説明】[Brief description of the drawings]

第１図は、本発明の一実施例のE²PROMの要部構成を示す
等価回路図、第２図はそのデータ書込み動作を説明する
ための信号波形図、第３図は同じく書込み時の各メモリ
セルの電位関係を示す図、第４図は同じくメモリアレイ
の構成を示す等価回路図、第５図は同じくNANDセルの構
造を示す断面図、第６図は他の実施例のデータ判別回路
の構成を示す等価回路図、第７図は半選択での特性変化
を示す特性図、第８図および第９図は従来技術を説明す
る図である。 M_ij…メモリセル、BL…ビット線、WL…ワード線、V_M1…
第１の中間電位、V_M2…第２の中間電位、V_M3…第３の中
間電位。FIG. 1 is an equivalent circuit diagram showing a configuration of a main part of an E ² PROM according to an embodiment of the present invention, FIG. 2 is a signal waveform diagram for explaining a data write operation thereof, and FIG. FIG. 4 is a diagram showing a potential relationship of each memory cell, FIG. 4 is an equivalent circuit diagram showing the configuration of a memory array, FIG. 5 is a cross-sectional view showing the structure of a NAND cell, and FIG. FIG. 7 is an equivalent circuit diagram showing a circuit configuration, FIG. 7 is a characteristic diagram showing a characteristic change in half selection, and FIGS. 8 and 9 are diagrams for explaining the prior art. M _ij … memory cell, BL… bit line, WL… word line, V _M1 …
The first intermediate potential, V _M2 ... second intermediate potential, V _M3 ... third intermediate potential.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭63−268195（ＪＰ，Ａ) 特開 昭57−71587（ＪＰ，Ａ) 特開 昭64−7397（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 16/06 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Tomoharu Tanaka 1 Toshiba-cho, Komukai-shi, Kawasaki-shi, Kanagawa Pref. Toshiba Research Institute, Inc. (72) Inventor Fujio Masukaoka 1 Toshiba-cho, Komukai-shi, Kawasaki-shi, Kanagawa Address Toshiba Research Institute, Inc. (56) References JP-A-63-268195 (JP, A) JP-A-57-71587 (JP, A) JP-A-64-7397 (JP, A) (58) Field (Int.Cl. ⁶ , DB name) G11C 16/06

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】半導体基板上に電荷蓄積層と制御ゲートが
積層され、電荷蓄積層と基板の間でトンネル電流により
電荷のやりとりをして、書込みおよび消去を行う書替え
可能なメモリセルが複数個マトリクス状に配列され、各
セルの一端部のドレインがビット線に接続され、セルの
ゲートがワード線に接続されて構成された不揮発性半導
体メモリ装置であって、 データ書き込み動作時、複数の正の中間電位を用意し、
選択されたワード線に“H"レベル電位を与え、前記ビッ
ト線にデータに応じた電位を与え、前記複数の正の中間
電位が前記ビット線に与えられるようにしたことを特徴
とする不揮発性半導体メモリ装置。A plurality of rewritable memory cells for writing and erasing data by stacking a charge storage layer and a control gate on a semiconductor substrate and exchanging charges between the charge storage layer and the substrate by a tunnel current. A non-volatile semiconductor memory device which is arranged in a matrix and has a configuration in which a drain at one end of each cell is connected to a bit line and a gate of the cell is connected to a word line, wherein a plurality of positive Prepare the intermediate potential of
Non-volatile memory wherein an "H" level potential is applied to a selected word line, a potential corresponding to data is applied to the bit line, and the plurality of positive intermediate potentials are applied to the bit line. Semiconductor memory device. 【請求項２】各ビット線に、データ書込み時に第１の正
の中間電位V_M1を与える中間電位供給回路と、同じくデ
ータ書込み時に第３の正の中間電位V_M3を与える中間電
位供給回路とを備え、第３の正の中間電位V_M3を与える
中間電位供給回路はデータを判別する回路により制御さ
れて選択時にビット線に与えられる請求項１記載の不揮
発性半導体メモリ装置。To wherein each bit line, and an intermediate potential supply circuit for applying an intermediate potential supply circuit for supplying the first positive intermediate voltage V _M1 at the time of data writing, likewise the third positive intermediate voltage V _M3 at the time of data writing 2. The nonvolatile semiconductor memory device according to claim 1, further comprising: an intermediate potential supply circuit for applying a third positive intermediate potential _VM3, which is controlled by a circuit for determining data and applied to a bit line when selected. 【請求項３】前記メモリセルが複数個直列接続されてNA
NDセルを構成してなることを特徴とする請求項１に記載
の不揮発性半導体メモリ装置。3. The method according to claim 1, wherein a plurality of said memory cells are connected in series to each other.
2. The nonvolatile semiconductor memory device according to claim 1, wherein the nonvolatile semiconductor memory device comprises an ND cell. 【請求項４】前記メモリセルにデータ書き込み動作時、
非選択ワード線に第２の正の中間電位V_M2を与え、選択
されたビット線にデータに応じて、第１の正の中間電位
V_M1または第３の正の中間電位V_M3を与え、非選択ビット
線には第３の正の中間電位V_M3を与えるようにしたこと
を特徴とする請求項１記載の不揮発性半導体メモリ装
置。4. A data write operation to said memory cell,
A second positive intermediate potential V _{M2 is applied} to an unselected word line, and a first positive intermediate potential is applied to a selected bit line according to data.
Gives V _M1 or the third positive intermediate voltage V _M3, the unselected bit line third positive nonvolatile semiconductor memory device according to claim 1, characterized in that the the give the intermediate potential V _M3 .