JPH0755621Y2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPH0755621Y2 JPH0755621Y2 JP1989110994U JP11099489U JPH0755621Y2 JP H0755621 Y2 JPH0755621 Y2 JP H0755621Y2 JP 1989110994 U JP1989110994 U JP 1989110994U JP 11099489 U JP11099489 U JP 11099489U JP H0755621 Y2 JPH0755621 Y2 JP H0755621Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- resistor
- emitter
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Control Of Electrical Variables (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、バンドギャップ回路を用いた基準電圧発生回
路に関するものである。
路に関するものである。
バンドギャップ回路を用いた基準電圧発生回路の一具体
例を、第2図を参照して次に示す。図において、(BG)
はNPN型の第1、第2、第3各トランジスタ(Q1)
(Q2)(Q3)と第1、第2、第3各抵抗(R1)(R2)
(R3)と定電流源(I0)とからなるバンドギャップ回
路、(CM2)はPNP型の第4、第5各トランジスタ(Q4)
(Q5)からなる第2カレントミラー回路、(Q6)はPNP
型のシャント用第6トランジスタ、(R4)は第4抵抗で
ある。上記バンドギャップ回路(BG)は、第1抵抗
(R1)と駆動用第1トランジスタ(Q1)のコレクタ、エ
ミッタとの直列回路に、第2抵抗(R2)と分流用第2ト
ランジスタ(Q2)のコレクタ、エミッタと第3抵抗
(R3)との直列回路を並列接続し駆動用第1トランジス
タ(Q1)と分流用第2トランジスタ(Q2)の各ベースを
共通接続して、第1トランジスタ(Q1)のコレクタに接
続して、第1、第2トランジスタ(Q1)(Q2)にて第1
カレントミラー回路(CM1)を構成すると共に、第1、
第2抵抗(R1)(R2)側に定電流源(I0)を接続し、第
3抵抗(R3)の一端を接地し、かつ、第2抵抗(R2)と
第2トランジスタ(Q2)との接続点に第3トランジスタ
(Q3)のベースを接続してそのエミッタを接地したもの
である。第2カレントミラー回路(CM2)は、定電流源
(I0)と第3トランジスタ(Q3)のコレクタとの間に分
流用第4トランジスタ(Q4)のエミッタ、コレクタを挿
入し、定電流源(I0)にエミッタを接続した駆動用第5
トランジスタ(Q5)と第4抵抗(R4)の直列回路と、第
4、第5トランジスタ(Q4)(Q5)の各ベースを共通接
続して、第5トランジスタ(Q5)のコレクタに接続して
構成される。第4抵抗(R4)の他端は接地されている。
シャント用第6トランジスタ(Q6)は、第3、第4トラ
ンジスタ(Q3)(Q4)の各コレクタの接続点と定電流源
(I0)との間にベース、エミッタを接続してコレクタを
接地する。
例を、第2図を参照して次に示す。図において、(BG)
はNPN型の第1、第2、第3各トランジスタ(Q1)
(Q2)(Q3)と第1、第2、第3各抵抗(R1)(R2)
(R3)と定電流源(I0)とからなるバンドギャップ回
路、(CM2)はPNP型の第4、第5各トランジスタ(Q4)
(Q5)からなる第2カレントミラー回路、(Q6)はPNP
型のシャント用第6トランジスタ、(R4)は第4抵抗で
ある。上記バンドギャップ回路(BG)は、第1抵抗
(R1)と駆動用第1トランジスタ(Q1)のコレクタ、エ
ミッタとの直列回路に、第2抵抗(R2)と分流用第2ト
ランジスタ(Q2)のコレクタ、エミッタと第3抵抗
(R3)との直列回路を並列接続し駆動用第1トランジス
タ(Q1)と分流用第2トランジスタ(Q2)の各ベースを
共通接続して、第1トランジスタ(Q1)のコレクタに接
続して、第1、第2トランジスタ(Q1)(Q2)にて第1
カレントミラー回路(CM1)を構成すると共に、第1、
第2抵抗(R1)(R2)側に定電流源(I0)を接続し、第
3抵抗(R3)の一端を接地し、かつ、第2抵抗(R2)と
第2トランジスタ(Q2)との接続点に第3トランジスタ
(Q3)のベースを接続してそのエミッタを接地したもの
である。第2カレントミラー回路(CM2)は、定電流源
(I0)と第3トランジスタ(Q3)のコレクタとの間に分
流用第4トランジスタ(Q4)のエミッタ、コレクタを挿
入し、定電流源(I0)にエミッタを接続した駆動用第5
トランジスタ(Q5)と第4抵抗(R4)の直列回路と、第
4、第5トランジスタ(Q4)(Q5)の各ベースを共通接
続して、第5トランジスタ(Q5)のコレクタに接続して
構成される。第4抵抗(R4)の他端は接地されている。
シャント用第6トランジスタ(Q6)は、第3、第4トラ
ンジスタ(Q3)(Q4)の各コレクタの接続点と定電流源
(I0)との間にベース、エミッタを接続してコレクタを
接地する。
上記構成においてその動作例を次に示す。まず基準出力
電圧(端子(A)(B)間電圧)を(Vr)、第1、第
2、第3トランジスタ(Q1)(Q2)(Q3)のベース、エ
ミッタ間の各電圧を(VBE1)(VBE2)(VBE3)、第2ト
ランジスタ(Q2)のエミッタ電圧を(ΔVBE)、第2抵
抗(R2)の端子間電圧を(V2)、抵抗(R1)(R2)に流
れる電流を(I1)(I2)、第3、第4、第5各トランジ
スタ(Q3)(Q4)(Q5)の各コレクタ電流を(I3)
(I4)(I5)、第6トランジスタ(Q6)のエミッタ電流
を(I6)、各トランジスタのエミッタ面積比を(AE1〜A
E6)とする。
電圧(端子(A)(B)間電圧)を(Vr)、第1、第
2、第3トランジスタ(Q1)(Q2)(Q3)のベース、エ
ミッタ間の各電圧を(VBE1)(VBE2)(VBE3)、第2ト
ランジスタ(Q2)のエミッタ電圧を(ΔVBE)、第2抵
抗(R2)の端子間電圧を(V2)、抵抗(R1)(R2)に流
れる電流を(I1)(I2)、第3、第4、第5各トランジ
スタ(Q3)(Q4)(Q5)の各コレクタ電流を(I3)
(I4)(I5)、第6トランジスタ(Q6)のエミッタ電流
を(I6)、各トランジスタのエミッタ面積比を(AE1〜A
E6)とする。
今、AE1=1/K・AE2、AE3=AE1、AE4=AE5とすると、 I1=(Vr−VBE1)/R1 …… I2=(VBE1−VBE2)/R3=ΔVBE/R3 ここでI1=I2と設定すると、 (但し、q:電子の電荷、k:ボルツマン定数T:絶対温度)
で表わすことができる。
で表わすことができる。
となって正の温度特性を持たせることができる。一方、
電流(I2)により第2抵抗(R2)の両端に発生する電圧
(V2)は、 で表わすことができる。そうすると、基準出力電圧(V
r)は、 となり、式を温度(T)について微分すると、 で表わせる。ここで、第3トランジスタ(Q3)の電圧
(VBE3)の温度特性は、略−2mV/℃で、かつ、R2/R3・
k/qlnK>Oである。そこで抵抗比(R2/R3)によりR2/
R3・k/qlnK=+2mV/℃になるように設定すると、∂Vr/
∂T=Oとなり、温度特性を補償できる。
電流(I2)により第2抵抗(R2)の両端に発生する電圧
(V2)は、 で表わすことができる。そうすると、基準出力電圧(V
r)は、 となり、式を温度(T)について微分すると、 で表わせる。ここで、第3トランジスタ(Q3)の電圧
(VBE3)の温度特性は、略−2mV/℃で、かつ、R2/R3・
k/qlnK>Oである。そこで抵抗比(R2/R3)によりR2/
R3・k/qlnK=+2mV/℃になるように設定すると、∂Vr/
∂T=Oとなり、温度特性を補償できる。
次に、第5トランジスタ(Q5)のコレクタ電流(I5)
は、 I5=(Vr−VBE5)/R4 …… で表わされ、この電流(I5)が基準出力電圧(Vr)の近
傍で電流(I1)に略等しくなるように設定しておく。そ
うすると、第4、第5トランジスタ(Q4)(Q5)は第2
カレントミラー回路(CM2)を構成しているので、I1=I
5=I4となる。そこで、基準出力電圧(Vr)がOから徐
々に上昇していき、定常値に達すると、第1、第3トラ
ンジスタ(Q1)(Q3)は同一素子であるので、I1=I3と
なってI4=I3となる。ここで、基準出力電圧(Vr)が更
にΔVrだけ上昇したとすると、 となり、I3>I4となる。そうすると、電流(I3−I4)は
シャント用第6トランジスタ(Q6)のベース電流となっ
てエミッタ電流(I6)を増加せしめ、基準出力電圧(V
r)を下げるように働く。
は、 I5=(Vr−VBE5)/R4 …… で表わされ、この電流(I5)が基準出力電圧(Vr)の近
傍で電流(I1)に略等しくなるように設定しておく。そ
うすると、第4、第5トランジスタ(Q4)(Q5)は第2
カレントミラー回路(CM2)を構成しているので、I1=I
5=I4となる。そこで、基準出力電圧(Vr)がOから徐
々に上昇していき、定常値に達すると、第1、第3トラ
ンジスタ(Q1)(Q3)は同一素子であるので、I1=I3と
なってI4=I3となる。ここで、基準出力電圧(Vr)が更
にΔVrだけ上昇したとすると、 となり、I3>I4となる。そうすると、電流(I3−I4)は
シャント用第6トランジスタ(Q6)のベース電流となっ
てエミッタ電流(I6)を増加せしめ、基準出力電圧(V
r)を下げるように働く。
上記のようにして温度特性が良好で、かつ、安定な基準
出力電圧(Vr)を得る。
出力電圧(Vr)を得る。
ところで、上述した基準電圧発生回路(C1)によれば、
第1トランジスタ(Q1)がNPN型、第5図トランジスタ
(Q5)がPNP型で、同一素子ではない。そのため、電流
(I1)(I5)を常に全く等しく設定することは困難で、
安定な基準出力電圧(Vr)を得るのに限界があった。
又、第4抵抗(R4)はIC化した場合、NPN型トランジス
タに比し、占有面積も大きくなり、不都合である。
第1トランジスタ(Q1)がNPN型、第5図トランジスタ
(Q5)がPNP型で、同一素子ではない。そのため、電流
(I1)(I5)を常に全く等しく設定することは困難で、
安定な基準出力電圧(Vr)を得るのに限界があった。
又、第4抵抗(R4)はIC化した場合、NPN型トランジス
タに比し、占有面積も大きくなり、不都合である。
本考案は、第1抵抗と駆動用第1トランジスタとの直列
回路に、第2抵抗と分流用第2トランジスタと第3抵抗
との直列回路を並列接続して上記第1、第2トランジス
タにて第1カレントミラー回路を構成すると共に、第
1、第2抵抗側に定電流源を接続して第3抵抗側を接地
し、かつ、上記第2抵抗と第2トランジスタとの接続点
に第3トランジスタのベースを接続してそのエミッタを
接地したバンドギャップ回路と、上記定電流源と第3ト
ランジスタのコレクタとの間に分流用第4トランジスタ
を挿入し、定電流源にエミッタを接続した駆動用第5ト
ランジスタとで構成した第2カレントミラー回路と、上
記第3、第4トランジスタの接続点と定電流源との間に
ベース、エミッタを挿入してコレクタを接地したシャン
ト用第6トランジスタと、上記第5トランジスタと接地
との間にコレクタ、エミッタを挿入して第1、第2トラ
ンジスタにカレントミラー接続した第7トランジスタと
を具備し、上記第3、第7トランジスタが上記第1トラ
ンジスタと同一であることを特徴とする。
回路に、第2抵抗と分流用第2トランジスタと第3抵抗
との直列回路を並列接続して上記第1、第2トランジス
タにて第1カレントミラー回路を構成すると共に、第
1、第2抵抗側に定電流源を接続して第3抵抗側を接地
し、かつ、上記第2抵抗と第2トランジスタとの接続点
に第3トランジスタのベースを接続してそのエミッタを
接地したバンドギャップ回路と、上記定電流源と第3ト
ランジスタのコレクタとの間に分流用第4トランジスタ
を挿入し、定電流源にエミッタを接続した駆動用第5ト
ランジスタとで構成した第2カレントミラー回路と、上
記第3、第4トランジスタの接続点と定電流源との間に
ベース、エミッタを挿入してコレクタを接地したシャン
ト用第6トランジスタと、上記第5トランジスタと接地
との間にコレクタ、エミッタを挿入して第1、第2トラ
ンジスタにカレントミラー接続した第7トランジスタと
を具備し、上記第3、第7トランジスタが上記第1トラ
ンジスタと同一であることを特徴とする。
上記技術的手段によれば、第1トランジスタにそれと同
一の第7トランジスタをカレントミラー接続して第5ト
ランジスタと接地間に挿入し、第1、第5トランジスタ
の各コレクタ電流を常に全く等しくする。又、IC化した
場合、第7トランジスタの占有面積が従来の第4抵抗の
占有面積より小さくなる。
一の第7トランジスタをカレントミラー接続して第5ト
ランジスタと接地間に挿入し、第1、第5トランジスタ
の各コレクタ電流を常に全く等しくする。又、IC化した
場合、第7トランジスタの占有面積が従来の第4抵抗の
占有面積より小さくなる。
本考案に係る基準電圧発生回路の実施例を第1図を参照
して以下に説明する。図において第2図と同一部分には
同一参照符号を付してその説明を省略する。相違する点
は、第2図における第4抵抗(R4)と第1トランジスタ
(Q1)と同一のNPN型の第7トランジスタ(Q7)に置き
換えたことで、そのコレクタ、エミッタを第5トランジ
スタ(Q5)のコレクタと接地間に挿入すると共に、ベー
スを第1、第2トランジスタ(Q1)(Q2)のベースに共
通接続する。
して以下に説明する。図において第2図と同一部分には
同一参照符号を付してその説明を省略する。相違する点
は、第2図における第4抵抗(R4)と第1トランジスタ
(Q1)と同一のNPN型の第7トランジスタ(Q7)に置き
換えたことで、そのコレクタ、エミッタを第5トランジ
スタ(Q5)のコレクタと接地間に挿入すると共に、ベー
スを第1、第2トランジスタ(Q1)(Q2)のベースに共
通接続する。
上記構成によれば、第7トランジスタ(Q7)は第1トラ
ンジスタ(Q1)とカレントミラー回路を構成してその分
流トランジスタとなり、常にI1=I5を満足する。そこ
で、基準出力電圧(Vr)を理想に近く安定に得ることが
できる。又、IC化した場合、第7トランジスタ(Q7)の
占有面積を第2図における第4抵抗(R4)よりも小さく
できる。
ンジスタ(Q1)とカレントミラー回路を構成してその分
流トランジスタとなり、常にI1=I5を満足する。そこ
で、基準出力電圧(Vr)を理想に近く安定に得ることが
できる。又、IC化した場合、第7トランジスタ(Q7)の
占有面積を第2図における第4抵抗(R4)よりも小さく
できる。
本考案によれば、基準出力電圧を理想に近くまで安定化
でき、かつ、IC化した場合、その小型化を図ることがで
きる。
でき、かつ、IC化した場合、その小型化を図ることがで
きる。
第1図は本考案に係る基準電圧発生回路の実施例を示す
回路図、第2図は従来の基準電圧発生回路の一具体例を
示す回路図である。 (Q1)〜(Q7)…第1〜第7トランジスタ、(R1)〜
(R3)…第1〜第3抵抗、(I0)…定電流源、(BG)…
バンドギャップ回路、(CM1)…第1カレントミラー回
路、(CM2)…第2カレントミラー回路。
回路図、第2図は従来の基準電圧発生回路の一具体例を
示す回路図である。 (Q1)〜(Q7)…第1〜第7トランジスタ、(R1)〜
(R3)…第1〜第3抵抗、(I0)…定電流源、(BG)…
バンドギャップ回路、(CM1)…第1カレントミラー回
路、(CM2)…第2カレントミラー回路。
Claims (1)
- 【請求項1】第1抵抗と駆動用第1トランジスタとの直
列回路に、第2抵抗と分流用第2トランジスタと第3抵
抗との直列回路を並列接続して上記第1、第2トランジ
スタにて第1カレントミラー回路を構成すると共に、第
1、第2抵抗側に定電流源を接続して第3抵抗側を接地
し、かつ、上記第2抵抗と第2トランジスタとの接続点
に第3トランジスタのベースを接続してそのエミッタを
接地したバンドギャップ回路と、上記定電流源と第3ト
ランジスタのコレクタとの間に分流用第4トランジスタ
を挿入し、定電流源にエミッタを接続した駆動用第5ト
ランジスタとで構成した第2カレントミラー回路と、上
記第3、第4トランジスタの接続点と定電流源との間に
ベース、エミッタを挿入してコレクタを接地したシャン
ト用第6トランジスタと、上記第5トランジスタと接地
との間にコレクタ、エミッタを挿入して第1、第2トラ
ンジスタにカレントミラー接続した第7トランジスタと
を具備し、上記第3、第7トランジスタが上記第1トラ
ンジスタと同一であることを特徴とする基準電圧発生回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1989110994U JPH0755621Y2 (ja) | 1989-09-22 | 1989-09-22 | 基準電圧発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1989110994U JPH0755621Y2 (ja) | 1989-09-22 | 1989-09-22 | 基準電圧発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0350223U JPH0350223U (ja) | 1991-05-16 |
JPH0755621Y2 true JPH0755621Y2 (ja) | 1995-12-20 |
Family
ID=31659493
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1989110994U Expired - Lifetime JPH0755621Y2 (ja) | 1989-09-22 | 1989-09-22 | 基準電圧発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0755621Y2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5421133B2 (ja) * | 2009-02-10 | 2014-02-19 | セイコーインスツル株式会社 | ボルテージレギュレータ |
JP5554081B2 (ja) * | 2010-02-16 | 2014-07-23 | ローム株式会社 | 基準電圧回路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6486222A (en) * | 1987-09-28 | 1989-03-30 | Matsushita Electric Ind Co Ltd | Constant-voltage circuit |
-
1989
- 1989-09-22 JP JP1989110994U patent/JPH0755621Y2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0350223U (ja) | 1991-05-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0153807B2 (ja) | ||
JPH05206755A (ja) | 基準電圧発生回路 | |
JPS6326895B2 (ja) | ||
JPH0755621Y2 (ja) | 基準電圧発生回路 | |
JP2002108467A (ja) | 定電圧出力回路 | |
JPH0435775Y2 (ja) | ||
JP2638771B2 (ja) | 基準電圧発生装置 | |
JPS5842886B2 (ja) | 定電圧装置 | |
JPH0546096Y2 (ja) | ||
JPH04290B2 (ja) | ||
JPH082738Y2 (ja) | 定電流回路 | |
KR930011724B1 (ko) | 정 전압회로 | |
JPH067379Y2 (ja) | 基準電圧源回路 | |
JP2745610B2 (ja) | 低電圧基準電源回路 | |
JP2599304B2 (ja) | 定電流回路 | |
JPH0620118Y2 (ja) | 温度測定回路 | |
JPS5826362Y2 (ja) | 測温回路 | |
JPH0477329B2 (ja) | ||
JPS6297363A (ja) | 基準電圧発生回路 | |
JP4224967B2 (ja) | 電流検出回路 | |
JPS6117622Y2 (ja) | ||
JP3036084B2 (ja) | 定電圧回路 | |
JPH0642185B2 (ja) | 定電圧回路 | |
JPH084208B2 (ja) | 基準電圧回路 | |
JPH0658942B2 (ja) | 基準電圧発生回路 |