JPH0755621Y2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPH0755621Y2 JPH0755621Y2 JP1989110994U JP11099489U JPH0755621Y2 JP H0755621 Y2 JPH0755621 Y2 JP H0755621Y2 JP 1989110994 U JP1989110994 U JP 1989110994U JP 11099489 U JP11099489 U JP 11099489U JP H0755621 Y2 JPH0755621 Y2 JP H0755621Y2
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- transistors
- resistor
- emitter
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、バンドギャップ回路を用いた基準電圧発生回
路に関するものである。
路に関するものである。
バンドギャップ回路を用いた基準電圧発生回路の一具体
例を、第２図を参照して次に示す。図において、（BG）
はNPN型の第１、第２、第３各トランジスタ（Q1）
（Q2）（Q3）と第１、第２、第３各抵抗（R1）（R2）
（R3）と定電流源（I0）とからなるバンドギャップ回
路、（CM2）はPNP型の第４、第５各トランジスタ（Q4）
（Q5）からなる第２カレントミラー回路、（Q6）はPNP
型のシャント用第６トランジスタ、（R4）は第４抵抗で
ある。上記バンドギャップ回路（BG）は、第１抵抗
（R1）と駆動用第１トランジスタ（Q1）のコレクタ、エ
ミッタとの直列回路に、第２抵抗（R2）と分流用第２ト
ランジスタ（Q2）のコレクタ、エミッタと第３抵抗
（R3）との直列回路を並列接続し駆動用第１トランジス
タ（Q1）と分流用第２トランジスタ（Q2）の各ベースを
共通接続して、第１トランジスタ（Q1）のコレクタに接
続して、第１、第２トランジスタ（Q1）（Q2）にて第１
カレントミラー回路（CM1）を構成すると共に、第１、
第２抵抗（R1）（R2）側に定電流源（I0）を接続し、第
３抵抗（R3）の一端を接地し、かつ、第２抵抗（R2）と
第２トランジスタ（Q2）との接続点に第３トランジスタ
（Q3）のベースを接続してそのエミッタを接地したもの
である。第２カレントミラー回路（CM2）は、定電流源
（I0）と第３トランジスタ（Q3）のコレクタとの間に分
流用第４トランジスタ（Q4）のエミッタ、コレクタを挿
入し、定電流源（I0）にエミッタを接続した駆動用第５
トランジスタ（Q5）と第４抵抗（R4）の直列回路と、第
４、第５トランジスタ（Q4）（Q5）の各ベースを共通接
続して、第５トランジスタ（Q5）のコレクタに接続して
構成される。第４抵抗（R4）の他端は接地されている。
シャント用第６トランジスタ（Q6）は、第３、第４トラ
ンジスタ（Q3）（Q4）の各コレクタの接続点と定電流源
（I0）との間にベース、エミッタを接続してコレクタを
接地する。
例を、第２図を参照して次に示す。図において、（BG）
はNPN型の第１、第２、第３各トランジスタ（Q1）
（Q2）（Q3）と第１、第２、第３各抵抗（R1）（R2）
（R3）と定電流源（I0）とからなるバンドギャップ回
路、（CM2）はPNP型の第４、第５各トランジスタ（Q4）
（Q5）からなる第２カレントミラー回路、（Q6）はPNP
型のシャント用第６トランジスタ、（R4）は第４抵抗で
ある。上記バンドギャップ回路（BG）は、第１抵抗
（R1）と駆動用第１トランジスタ（Q1）のコレクタ、エ
ミッタとの直列回路に、第２抵抗（R2）と分流用第２ト
ランジスタ（Q2）のコレクタ、エミッタと第３抵抗
（R3）との直列回路を並列接続し駆動用第１トランジス
タ（Q1）と分流用第２トランジスタ（Q2）の各ベースを
共通接続して、第１トランジスタ（Q1）のコレクタに接
続して、第１、第２トランジスタ（Q1）（Q2）にて第１
カレントミラー回路（CM1）を構成すると共に、第１、
第２抵抗（R1）（R2）側に定電流源（I0）を接続し、第
３抵抗（R3）の一端を接地し、かつ、第２抵抗（R2）と
第２トランジスタ（Q2）との接続点に第３トランジスタ
（Q3）のベースを接続してそのエミッタを接地したもの
である。第２カレントミラー回路（CM2）は、定電流源
（I0）と第３トランジスタ（Q3）のコレクタとの間に分
流用第４トランジスタ（Q4）のエミッタ、コレクタを挿
入し、定電流源（I0）にエミッタを接続した駆動用第５
トランジスタ（Q5）と第４抵抗（R4）の直列回路と、第
４、第５トランジスタ（Q4）（Q5）の各ベースを共通接
続して、第５トランジスタ（Q5）のコレクタに接続して
構成される。第４抵抗（R4）の他端は接地されている。
シャント用第６トランジスタ（Q6）は、第３、第４トラ
ンジスタ（Q3）（Q4）の各コレクタの接続点と定電流源
（I0）との間にベース、エミッタを接続してコレクタを
接地する。
上記構成においてその動作例を次に示す。まず基準出力
電圧（端子（Ａ）（Ｂ）間電圧）を（Vr）、第１、第
２、第３トランジスタ（Q1）（Q2）（Q3）のベース、エ
ミッタ間の各電圧を（VBE1）（VBE2）（VBE3）、第２ト
ランジスタ（Q2）のエミッタ電圧を（ΔVBE）、第２抵
抗（R2）の端子間電圧を（V2）、抵抗（R1）（R2）に流
れる電流を（I1）（I2）、第３、第４、第５各トランジ
スタ（Q3）（Q4）（Q5）の各コレクタ電流を（I3）
（I4）（I5）、第６トランジスタ（Q6）のエミッタ電流
を（I6）、各トランジスタのエミッタ面積比を（AE1〜A
E6）とする。
電圧（端子（Ａ）（Ｂ）間電圧）を（Vr）、第１、第
２、第３トランジスタ（Q1）（Q2）（Q3）のベース、エ
ミッタ間の各電圧を（VBE1）（VBE2）（VBE3）、第２ト
ランジスタ（Q2）のエミッタ電圧を（ΔVBE）、第２抵
抗（R2）の端子間電圧を（V2）、抵抗（R1）（R2）に流
れる電流を（I1）（I2）、第３、第４、第５各トランジ
スタ（Q3）（Q4）（Q5）の各コレクタ電流を（I3）
（I4）（I5）、第６トランジスタ（Q6）のエミッタ電流
を（I6）、各トランジスタのエミッタ面積比を（AE1〜A
E6）とする。
今、AE1＝1/K・AE2、AE3＝AE1、AE4＝AE5とすると、 I1＝（Vr−VBE1）／R1 …… I2＝（VBE1−VBE2）／R3＝ΔVBE／R3 ここでI1＝I2と設定すると、 （但し、q:電子の電荷、k:ボルツマン定数T:絶対温度）
で表わすことができる。
で表わすことができる。
となって正の温度特性を持たせることができる。一方、
電流（I2）により第２抵抗（R2）の両端に発生する電圧
（V2）は、 で表わすことができる。そうすると、基準出力電圧（V
r）は、 となり、式を温度（Ｔ）について微分すると、 で表わせる。ここで、第３トランジスタ（Q3）の電圧
（VBE3）の温度特性は、略−2mV/℃で、かつ、R2／R3・
k/qlnK＞Ｏである。そこで抵抗比（R2／R3）によりR2／
R3・k/qlnK＝＋2mV/℃になるように設定すると、∂Vr/
∂Ｔ＝Ｏとなり、温度特性を補償できる。
電流（I2）により第２抵抗（R2）の両端に発生する電圧
（V2）は、 で表わすことができる。そうすると、基準出力電圧（V
r）は、 となり、式を温度（Ｔ）について微分すると、 で表わせる。ここで、第３トランジスタ（Q3）の電圧
（VBE3）の温度特性は、略−2mV/℃で、かつ、R2／R3・
k/qlnK＞Ｏである。そこで抵抗比（R2／R3）によりR2／
R3・k/qlnK＝＋2mV/℃になるように設定すると、∂Vr/
∂Ｔ＝Ｏとなり、温度特性を補償できる。
次に、第５トランジスタ（Q5）のコレクタ電流（I5）
は、 I5＝（Vr−VBE5）／R4 …… で表わされ、この電流（I5）が基準出力電圧（Vr）の近
傍で電流（I1）に略等しくなるように設定しておく。そ
うすると、第４、第５トランジスタ（Q4）（Q5）は第２
カレントミラー回路（CM2）を構成しているので、I1＝I
5＝I4となる。そこで、基準出力電圧（Vr）がＯから徐
々に上昇していき、定常値に達すると、第１、第３トラ
ンジスタ（Q1）（Q3）は同一素子であるので、I1＝I3と
なってI4＝I3となる。ここで、基準出力電圧（Vr）が更
にΔVrだけ上昇したとすると、 となり、I3＞I4となる。そうすると、電流（I3−I4）は
シャント用第６トランジスタ（Q6）のベース電流となっ
てエミッタ電流（I6）を増加せしめ、基準出力電圧（V
r）を下げるように働く。
は、 I5＝（Vr−VBE5）／R4 …… で表わされ、この電流（I5）が基準出力電圧（Vr）の近
傍で電流（I1）に略等しくなるように設定しておく。そ
うすると、第４、第５トランジスタ（Q4）（Q5）は第２
カレントミラー回路（CM2）を構成しているので、I1＝I
5＝I4となる。そこで、基準出力電圧（Vr）がＯから徐
々に上昇していき、定常値に達すると、第１、第３トラ
ンジスタ（Q1）（Q3）は同一素子であるので、I1＝I3と
なってI4＝I3となる。ここで、基準出力電圧（Vr）が更
にΔVrだけ上昇したとすると、 となり、I3＞I4となる。そうすると、電流（I3−I4）は
シャント用第６トランジスタ（Q6）のベース電流となっ
てエミッタ電流（I6）を増加せしめ、基準出力電圧（V
r）を下げるように働く。
上記のようにして温度特性が良好で、かつ、安定な基準
出力電圧（Vr）を得る。
出力電圧（Vr）を得る。
ところで、上述した基準電圧発生回路（C1）によれば、
第１トランジスタ（Q1）がNPN型、第５図トランジスタ
（Q5）がPNP型で、同一素子ではない。そのため、電流
（I1）（I5）を常に全く等しく設定することは困難で、
安定な基準出力電圧（Vr）を得るのに限界があった。
又、第４抵抗（R4）はIC化した場合、NPN型トランジス
タに比し、占有面積も大きくなり、不都合である。
第１トランジスタ（Q1）がNPN型、第５図トランジスタ
（Q5）がPNP型で、同一素子ではない。そのため、電流
（I1）（I5）を常に全く等しく設定することは困難で、
安定な基準出力電圧（Vr）を得るのに限界があった。
又、第４抵抗（R4）はIC化した場合、NPN型トランジス
タに比し、占有面積も大きくなり、不都合である。
本考案は、第１抵抗と駆動用第１トランジスタとの直列
回路に、第２抵抗と分流用第２トランジスタと第３抵抗
との直列回路を並列接続して上記第１、第２トランジス
タにて第１カレントミラー回路を構成すると共に、第
１、第２抵抗側に定電流源を接続して第３抵抗側を接地
し、かつ、上記第２抵抗と第２トランジスタとの接続点
に第３トランジスタのベースを接続してそのエミッタを
接地したバンドギャップ回路と、上記定電流源と第３ト
ランジスタのコレクタとの間に分流用第４トランジスタ
を挿入し、定電流源にエミッタを接続した駆動用第５ト
ランジスタとで構成した第２カレントミラー回路と、上
記第３、第４トランジスタの接続点と定電流源との間に
ベース、エミッタを挿入してコレクタを接地したシャン
ト用第６トランジスタと、上記第５トランジスタと接地
との間にコレクタ、エミッタを挿入して第１、第２トラ
ンジスタにカレントミラー接続した第７トランジスタと
を具備し、上記第３、第７トランジスタが上記第１トラ
ンジスタと同一であることを特徴とする。
回路に、第２抵抗と分流用第２トランジスタと第３抵抗
との直列回路を並列接続して上記第１、第２トランジス
タにて第１カレントミラー回路を構成すると共に、第
１、第２抵抗側に定電流源を接続して第３抵抗側を接地
し、かつ、上記第２抵抗と第２トランジスタとの接続点
に第３トランジスタのベースを接続してそのエミッタを
接地したバンドギャップ回路と、上記定電流源と第３ト
ランジスタのコレクタとの間に分流用第４トランジスタ
を挿入し、定電流源にエミッタを接続した駆動用第５ト
ランジスタとで構成した第２カレントミラー回路と、上
記第３、第４トランジスタの接続点と定電流源との間に
ベース、エミッタを挿入してコレクタを接地したシャン
ト用第６トランジスタと、上記第５トランジスタと接地
との間にコレクタ、エミッタを挿入して第１、第２トラ
ンジスタにカレントミラー接続した第７トランジスタと
を具備し、上記第３、第７トランジスタが上記第１トラ
ンジスタと同一であることを特徴とする。
上記技術的手段によれば、第１トランジスタにそれと同
一の第７トランジスタをカレントミラー接続して第５ト
ランジスタと接地間に挿入し、第１、第５トランジスタ
の各コレクタ電流を常に全く等しくする。又、IC化した
場合、第７トランジスタの占有面積が従来の第４抵抗の
占有面積より小さくなる。
一の第７トランジスタをカレントミラー接続して第５ト
ランジスタと接地間に挿入し、第１、第５トランジスタ
の各コレクタ電流を常に全く等しくする。又、IC化した
場合、第７トランジスタの占有面積が従来の第４抵抗の
占有面積より小さくなる。
本考案に係る基準電圧発生回路の実施例を第１図を参照
して以下に説明する。図において第２図と同一部分には
同一参照符号を付してその説明を省略する。相違する点
は、第２図における第４抵抗（R4）と第１トランジスタ
（Q1）と同一のNPN型の第７トランジスタ（Q7）に置き
換えたことで、そのコレクタ、エミッタを第５トランジ
スタ（Q5）のコレクタと接地間に挿入すると共に、ベー
スを第１、第２トランジスタ（Q1）（Q2）のベースに共
通接続する。
して以下に説明する。図において第２図と同一部分には
同一参照符号を付してその説明を省略する。相違する点
は、第２図における第４抵抗（R4）と第１トランジスタ
（Q1）と同一のNPN型の第７トランジスタ（Q7）に置き
換えたことで、そのコレクタ、エミッタを第５トランジ
スタ（Q5）のコレクタと接地間に挿入すると共に、ベー
スを第１、第２トランジスタ（Q1）（Q2）のベースに共
通接続する。
上記構成によれば、第７トランジスタ（Q7）は第１トラ
ンジスタ（Q1）とカレントミラー回路を構成してその分
流トランジスタとなり、常にI1＝I5を満足する。そこ
で、基準出力電圧（Vr）を理想に近く安定に得ることが
できる。又、IC化した場合、第７トランジスタ（Q7）の
占有面積を第２図における第４抵抗（R4）よりも小さく
できる。
ンジスタ（Q1）とカレントミラー回路を構成してその分
流トランジスタとなり、常にI1＝I5を満足する。そこ
で、基準出力電圧（Vr）を理想に近く安定に得ることが
できる。又、IC化した場合、第７トランジスタ（Q7）の
占有面積を第２図における第４抵抗（R4）よりも小さく
できる。
本考案によれば、基準出力電圧を理想に近くまで安定化
でき、かつ、IC化した場合、その小型化を図ることがで
きる。
でき、かつ、IC化した場合、その小型化を図ることがで
きる。
第１図は本考案に係る基準電圧発生回路の実施例を示す
回路図、第２図は従来の基準電圧発生回路の一具体例を
示す回路図である。 （Q1）〜（Q7）…第１〜第７トランジスタ、（R1）〜
（R3）…第１〜第３抵抗、（I0）…定電流源、（BG）…
バンドギャップ回路、（CM1）…第１カレントミラー回
路、（CM2）…第２カレントミラー回路。
回路図、第２図は従来の基準電圧発生回路の一具体例を
示す回路図である。 （Q1）〜（Q7）…第１〜第７トランジスタ、（R1）〜
（R3）…第１〜第３抵抗、（I0）…定電流源、（BG）…
バンドギャップ回路、（CM1）…第１カレントミラー回
路、（CM2）…第２カレントミラー回路。
Claims (1)
- 【請求項１】第１抵抗と駆動用第１トランジスタとの直
列回路に、第２抵抗と分流用第２トランジスタと第３抵
抗との直列回路を並列接続して上記第１、第２トランジ
スタにて第１カレントミラー回路を構成すると共に、第
１、第２抵抗側に定電流源を接続して第３抵抗側を接地
し、かつ、上記第２抵抗と第２トランジスタとの接続点
に第３トランジスタのベースを接続してそのエミッタを
接地したバンドギャップ回路と、上記定電流源と第３ト
ランジスタのコレクタとの間に分流用第４トランジスタ
を挿入し、定電流源にエミッタを接続した駆動用第５ト
ランジスタとで構成した第２カレントミラー回路と、上
記第３、第４トランジスタの接続点と定電流源との間に
ベース、エミッタを挿入してコレクタを接地したシャン
ト用第６トランジスタと、上記第５トランジスタと接地
との間にコレクタ、エミッタを挿入して第１、第２トラ
ンジスタにカレントミラー接続した第７トランジスタと
を具備し、上記第３、第７トランジスタが上記第１トラ
ンジスタと同一であることを特徴とする基準電圧発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989110994U JPH0755621Y2 (ja) | 1989-09-22 | 1989-09-22 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989110994U JPH0755621Y2 (ja) | 1989-09-22 | 1989-09-22 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0350223U JPH0350223U (ja) | 1991-05-16 |
| JPH0755621Y2 true JPH0755621Y2 (ja) | 1995-12-20 |
Family
ID=31659493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989110994U Expired - Lifetime JPH0755621Y2 (ja) | 1989-09-22 | 1989-09-22 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0755621Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5421133B2 (ja) * | 2009-02-10 | 2014-02-19 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| JP5554081B2 (ja) * | 2010-02-16 | 2014-07-23 | ローム株式会社 | 基準電圧回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6486222A (en) * | 1987-09-28 | 1989-03-30 | Matsushita Electric Ind Co Ltd | Constant-voltage circuit |
-
1989
- 1989-09-22 JP JP1989110994U patent/JPH0755621Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0350223U (ja) | 1991-05-16 |
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