JPH0754829B2 - 集積回路チップ用の入力回路および集積回路チップの入力ピンに多機能性を与えるための方法 - Google Patents
集積回路チップ用の入力回路および集積回路チップの入力ピンに多機能性を与えるための方法Info
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- JPH0754829B2 JPH0754829B2 JP62237075A JP23707587A JPH0754829B2 JP H0754829 B2 JPH0754829 B2 JP H0754829B2 JP 62237075 A JP62237075 A JP 62237075A JP 23707587 A JP23707587 A JP 23707587A JP H0754829 B2 JPH0754829 B2 JP H0754829B2
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Description
【発明の詳細な説明】 発明の背景 発明の分野 この発明は一般に集積回路デバイスに関するものであ
り、特にユーザプログラム可能な単一の多機能な集積回
路入力機構に関するものである。
り、特にユーザプログラム可能な単一の多機能な集積回
路入力機構に関するものである。
関連技術の説明 集積回路(IC)の小型化は、超大規模集積(VLSI)技術
では、表面区域が典型的には0.3ないし0.5平方インチで
ある集積チップ上に百万個を超えるデバイスがあるとい
う段階まで進んでいる。
では、表面区域が典型的には0.3ないし0.5平方インチで
ある集積チップ上に百万個を超えるデバイスがあるとい
う段階まで進んでいる。
ICレベルでの機能密度および能力が劇的に増加する一方
で、IC使用の柔軟性に関する1つの制限がチップキャリ
アパッケージで利用可能な入力および出力ピンの数をそ
のままにしている。回路設計者はキャリアパッケージの
設計に基づいて利用可能となるであろう入力制御信号お
よび出力信号の数によりデバイスが実施し得る機能に関
し制限される。いくつかのプログラム可能リードオンリ
メモリ(PROM)ICに対する典型的なデュアルインライン
パッケージ入力/出力要件の具体例は第1図に示されて
いる。
で、IC使用の柔軟性に関する1つの制限がチップキャリ
アパッケージで利用可能な入力および出力ピンの数をそ
のままにしている。回路設計者はキャリアパッケージの
設計に基づいて利用可能となるであろう入力制御信号お
よび出力信号の数によりデバイスが実施し得る機能に関
し制限される。いくつかのプログラム可能リードオンリ
メモリ(PROM)ICに対する典型的なデュアルインライン
パッケージ入力/出力要件の具体例は第1図に示されて
いる。
1つの解決はより多くのピンとともにパッケージを使用
することである。第2図に示されるようなピン格子配列
パッケージはより高い入力/出力能力を提供する。しか
しながら、この解決は小型器およびチップからチップへ
の相互接続の距離およびピンからソケットへの整列の困
難のような問題を犠牲にしている。
することである。第2図に示されるようなピン格子配列
パッケージはより高い入力/出力能力を提供する。しか
しながら、この解決は小型器およびチップからチップへ
の相互接続の距離およびピンからソケットへの整列の困
難のような問題を犠牲にしている。
また別な解決は製造工程の修正を介して多種の入力機能
性を実現するための選択をユーザに提供することであっ
た。典型的には、別々のメタライゼーションマスクが完
成された集積回路の相互接続パターンを変えるために用
いられる。もちろん、これはあとでは変更できない製造
期間中のカスタム化である。
性を実現するための選択をユーザに提供することであっ
た。典型的には、別々のメタライゼーションマスクが完
成された集積回路の相互接続パターンを変えるために用
いられる。もちろん、これはあとでは変更できない製造
期間中のカスタム化である。
簡単な「プログラム可能性」の解決は特定のピンに対し
「二者択一の」選択をユーザに提供することであった。
たとえば、現在の譲受人、カリフォルニア州サニーベイ
ルのアドバンスト・マイクロ・ディバイシズ・インコー
パレーテッド(Advanced Micro Devices,Inc.)によ
り製造される第1図のデバイスはプログラム可能出力可
能化ピンおよび/またはプログラム可能レジスタ初期設
定ピンを有し得る。これらピンのプログラムされない状
態は非同期式動作である。それらが使用されるシステム
が必要とするならば、いずれかの機能がアーキテクチャ
に適したワードをプログラムすることにより動作の同期
式モードに変えられてもよい。たとえば、初期設定機能
はデバイスを同期式動作に変えるために出力データレジ
スタへロードされるプログラム可能ワードを使用する。
これは手近にある問題に対する非常に限られた、狭い用
途の解決である。
「二者択一の」選択をユーザに提供することであった。
たとえば、現在の譲受人、カリフォルニア州サニーベイ
ルのアドバンスト・マイクロ・ディバイシズ・インコー
パレーテッド(Advanced Micro Devices,Inc.)によ
り製造される第1図のデバイスはプログラム可能出力可
能化ピンおよび/またはプログラム可能レジスタ初期設
定ピンを有し得る。これらピンのプログラムされない状
態は非同期式動作である。それらが使用されるシステム
が必要とするならば、いずれかの機能がアーキテクチャ
に適したワードをプログラムすることにより動作の同期
式モードに変えられてもよい。たとえば、初期設定機能
はデバイスを同期式動作に変えるために出力データレジ
スタへロードされるプログラム可能ワードを使用する。
これは手近にある問題に対する非常に限られた、狭い用
途の解決である。
それゆえ、ICパッケージの利用可能なピンの柔軟性を増
す必要がある。
す必要がある。
発明の概要 この発明の目的は多種の機能に集積回路の単一入力をプ
ログラムするための機構を提供することである。
ログラムするための機構を提供することである。
この発明にまた別な目的は集積回路入力ピンにユーザプ
ログラム可能回路を提供することである。
ログラム可能回路を提供することである。
この発明のまた別な目的は各入力端子にプログラム可能
性機構を提供することにより定数の入力端子を有する集
積回路デバイスの柔軟性を増すことである。
性機構を提供することにより定数の入力端子を有する集
積回路デバイスの柔軟性を増すことである。
広い見地から、この発明は複数個の入力回路を有し多種
の出力信号を与えるためのプログラム可能入力回路およ
び前記複数個の入力回路のうち1個を選択するための手
段を含む。
の出力信号を与えるためのプログラム可能入力回路およ
び前記複数個の入力回路のうち1個を選択するための手
段を含む。
この発明の他の目的、特徴および利点は次の詳細な説明
および同一の参照番号が図のいたるとろころで同一特徴
を表わす添付の図面を考慮すると明らかになるであろ
う。
および同一の参照番号が図のいたるとろころで同一特徴
を表わす添付の図面を考慮すると明らかになるであろ
う。
この説明に参照されている図面は特に示される場合を除
いて同一比では描かれていないものとして理解されるべ
きである。さらに、図面はこの発明に従って製造される
集積回路の一部のみを例示することが意図されている。
いて同一比では描かれていないものとして理解されるべ
きである。さらに、図面はこの発明に従って製造される
集積回路の一部のみを例示することが意図されている。
発明の詳細な説明 この発明を実施するために発明者により目下熟考されて
いる最良のモードを例示するこの発明の特定の実施例に
対し詳細に参照がなされる。代替の実施例はまた適用可
能なように簡略に説明される。
いる最良のモードを例示するこの発明の特定の実施例に
対し詳細に参照がなされる。代替の実施例はまた適用可
能なように簡略に説明される。
第3図を参照すると、この発明が一般化した論理ブロッ
ク図の形式で示されている。チップ入力ピン4は相互接
続ライン6を介し複数個の機能論理回路ブロック#1な
いし#Nの各々のうち1個の入力端子へ結合される。各
ブロック#1ないし#N(第3図では16、18…Nとも印
されている)は出力端子で出力信号を発生する回路であ
る。出力信号はそれぞれの出力相互接続ライン#1′な
いし#N′を介し同一集積回路チップ上の別な回路(示
されていない)へ伝送される。
ク図の形式で示されている。チップ入力ピン4は相互接
続ライン6を介し複数個の機能論理回路ブロック#1な
いし#Nの各々のうち1個の入力端子へ結合される。各
ブロック#1ないし#N(第3図では16、18…Nとも印
されている)は出力端子で出力信号を発生する回路であ
る。出力信号はそれぞれの出力相互接続ライン#1′な
いし#N′を介し同一集積回路チップ上の別な回路(示
されていない)へ伝送される。
言い換えると、前記ブロック16、18…Nのうちの1個か
らの特定の信号はプログラム可能リードオンメモリ(PR
OM回路)またはプログラム可能論理配列(PLA)回路の
ようなチップの主機能セクションへ伝送される。
らの特定の信号はプログラム可能リードオンメモリ(PR
OM回路)またはプログラム可能論理配列(PLA)回路の
ようなチップの主機能セクションへ伝送される。
入力ピン4で供給される信号は相互接続ライン#1′な
いし#N′を介する前記チップ回路へ前記出力信号を発
生するためにブロック#1ないし#Nの動作を初期設定
するためにユーザにより供給される「可能化型」信号か
ら形成されるであろう。
いし#N′を介する前記チップ回路へ前記出力信号を発
生するためにブロック#1ないし#Nの動作を初期設定
するためにユーザにより供給される「可能化型」信号か
ら形成されるであろう。
論理ブロック#1ないし#Nのうちどれが作動可能であ
るかを決定するために、各ブロックは他のいずれのブロ
ックにも優ってそのブロック#1ないし#Nを有効に
「選択する」であろう信号レベルを受信するための第2
の入力端子を有する。
るかを決定するために、各ブロックは他のいずれのブロ
ックにも優ってそのブロック#1ないし#Nを有効に
「選択する」であろう信号レベルを受信するための第2
の入力端子を有する。
この実施例では、可能化型信号が入力ピン4に、これゆ
えブロック#1ないし#Nの第1の入力端子に与えられ
るとき、ブロック#1ないし#Nの出力信号のうちただ
1つがそれぞれ出力ライン#1′ないし#N′で実際に
発生されるように入力ピンが「プログラム」される。
えブロック#1ないし#Nの第1の入力端子に与えられ
るとき、ブロック#1ないし#Nの出力信号のうちただ
1つがそれぞれ出力ライン#1′ないし#N′で実際に
発生されるように入力ピンが「プログラム」される。
そのような選択可能論理ブロック#1ないし#Nに結合
される各入力ピン4の前記プログラム動作を実施するた
めに、オンチップ回路8がブロック#1ないし#Nのど
れが前記選択信号を受信するかを選択するための手段を
プログラムするために設けられる。
される各入力ピン4の前記プログラム動作を実施するた
めに、オンチップ回路8がブロック#1ないし#Nのど
れが前記選択信号を受信するかを選択するための手段を
プログラムするために設けられる。
第3図および第4図に示される実施例では、プログラミ
ング回路8はオンチップヒューズF1ないしFnを切断する
ために使用され、それの状態はブロック#1ないし#N
のどれが選択信号レベルを受信するかを決定するであろ
う。このプログラミング回路8はICをオンまたはオフに
し得る。(同一のプログラミング回路8はまたPROMまた
はPLAのようなチップの他のプログラム可能セクション
をプログラムするのに役立ち得る。そのようなプログラ
ム動作を実施するためのそのような回路および商業用の
デバイスは当該技術分野では公知であり、それゆえここ
では詳細な説明が提示されないことに注目されたい。)
当業者により認められるであろうように、このヒューズ
はまたこの目的に適合されるレーザのような他の手段に
より選択的に切断され得る。
ング回路8はオンチップヒューズF1ないしFnを切断する
ために使用され、それの状態はブロック#1ないし#N
のどれが選択信号レベルを受信するかを決定するであろ
う。このプログラミング回路8はICをオンまたはオフに
し得る。(同一のプログラミング回路8はまたPROMまた
はPLAのようなチップの他のプログラム可能セクション
をプログラムするのに役立ち得る。そのようなプログラ
ム動作を実施するためのそのような回路および商業用の
デバイスは当該技術分野では公知であり、それゆえここ
では詳細な説明が提示されないことに注目されたい。)
当業者により認められるであろうように、このヒューズ
はまたこの目的に適合されるレーザのような他の手段に
より選択的に切断され得る。
この実施例では、各ヒューズF1ないしFnは回路接地のよ
うな基準電位レベルと相互接続ライン12−1ないし12−
nを介する、デコーダ回路10の個別入力端子DI1ないしD
INとの間の結合である。デコーダ10はデコーダ入力DI1
ないしDINでの信号レベルに基づいてヒューズF1ないしF
nの状態を効果的に読出す真理値表のハードウェア実現
例である。
うな基準電位レベルと相互接続ライン12−1ないし12−
nを介する、デコーダ回路10の個別入力端子DI1ないしD
INとの間の結合である。デコーダ10はデコーダ入力DI1
ないしDINでの信号レベルに基づいてヒューズF1ないしF
nの状態を効果的に読出す真理値表のハードウェア実現
例である。
各デコーダ出力端子DO1ないしDONは相互接続ライン14−
1ないし14−nを介しそれぞれ前記ブロック#1ないし
#Nの前記第2の入力端子へ直接結合される。それゆ
え、一度プログラムされると、たとえばそれぞれのデコ
ーダの1つの入力を基準電位に結合するために適当なヒ
ューズF1ないしFnが一度切断されると、デコーダ10を介
し前記基準電位に結合されるそれぞれのブロックFXは前
記第2の入力で能動入力信号を有しかつ「選択された」
状態になるであろう。この具体例では、「選択された」
ブロックは、さらには選択されたブロックのみが、ピン
4での適当な入力信号によりいつ可能化されようともそ
の出力信号を発生する準備ができているであろう。
1ないし14−nを介しそれぞれ前記ブロック#1ないし
#Nの前記第2の入力端子へ直接結合される。それゆ
え、一度プログラムされると、たとえばそれぞれのデコ
ーダの1つの入力を基準電位に結合するために適当なヒ
ューズF1ないしFnが一度切断されると、デコーダ10を介
し前記基準電位に結合されるそれぞれのブロックFXは前
記第2の入力で能動入力信号を有しかつ「選択された」
状態になるであろう。この具体例では、「選択された」
ブロックは、さらには選択されたブロックのみが、ピン
4での適当な入力信号によりいつ可能化されようともそ
の出力信号を発生する準備ができているであろう。
この態様で、すなわち適当なヒューズを飛ばすことによ
り、ユーザは所望の利用可能なブロック#1ないし#N
がチップへの出力信号を発生するように入力ピン4をプ
ログラムする。
り、ユーザは所望の利用可能なブロック#1ないし#N
がチップへの出力信号を発生するように入力ピン4をプ
ログラムする。
より高いオーダのプログラムの可能性を提供するため
に、ヒューズは論理制御可能パスゲートのようなプログ
ラム可能論理要素により置換され得ることに特に注目さ
れたい。言い換えると、中央処理装置(CPU)等によっ
て動作の間ディジタル式に制御され得る再プログラム可
能なまたは可変的にプログラム可能な具体例が構成され
得ることが熟考されている。そのような要素の構造およ
び動作は当該技術分野では公知であり、それゆえこの発
明の理解には詳細な説明は必要ではない。
に、ヒューズは論理制御可能パスゲートのようなプログ
ラム可能論理要素により置換され得ることに特に注目さ
れたい。言い換えると、中央処理装置(CPU)等によっ
て動作の間ディジタル式に制御され得る再プログラム可
能なまたは可変的にプログラム可能な具体例が構成され
得ることが熟考されている。そのような要素の構造およ
び動作は当該技術分野では公知であり、それゆえこの発
明の理解には詳細な説明は必要ではない。
この発明の詳細な論理ゲート回路機構が第4図に示され
ている。この発明を説明するために、2個のヒューズを
必要とする、4個の可能な状態のプログラム可能性を有
する、具体的な実施例が説明される。より複雑な入力要
件に対しては、ヒューズの数は2nであり、nは可能な状
態の数である。
ている。この発明を説明するために、2個のヒューズを
必要とする、4個の可能な状態のプログラム可能性を有
する、具体的な実施例が説明される。より複雑な入力要
件に対しては、ヒューズの数は2nであり、nは可能な状
態の数である。
登録されたメモリ型集積回路に共通である入力信号の型
の一例として、この実施例は同期式または非同期式入力
機能性での可能化信号および初期設定信号、すなわち4
個の可能な状態のための入力ピンをプログラムするため
に2個のアーキテクチャヒューズを使用することに関し
説明される。可能化信号はワード拡張機能を提供するの
に望ましく、初期設定信号はパワーアップまたはリセッ
ト動作の間望ましいであろう。2ビットアーキテクチャ
プログラミングを記載している真理値表が第5図に示さ
れている。
の一例として、この実施例は同期式または非同期式入力
機能性での可能化信号および初期設定信号、すなわち4
個の可能な状態のための入力ピンをプログラムするため
に2個のアーキテクチャヒューズを使用することに関し
説明される。可能化信号はワード拡張機能を提供するの
に望ましく、初期設定信号はパワーアップまたはリセッ
ト動作の間望ましいであろう。2ビットアーキテクチャ
プログラミングを記載している真理値表が第5図に示さ
れている。
第4図に示されるように、この発明の回路実現化例は共
通の論理ゲートおよびフリップフロップレジスタを含
む。それゆえ、当業者には明らかになるであろうよう
に、この発明はたとえばバイポーラ、MOS、BiMOS、GaAs
などのようないずれの半導体技術においても実現され得
る。
通の論理ゲートおよびフリップフロップレジスタを含
む。それゆえ、当業者には明らかになるであろうよう
に、この発明はたとえばバイポーラ、MOS、BiMOS、GaAs
などのようないずれの半導体技術においても実現され得
る。
第4図を参照すると、プログラミング回路8はアーキテ
クチャヒューズF1′およびF2′の状態を設定することに
より入力ピン4を予めプログラムするために使用され
る。その後、デコーダ10はデコーダ出力DI1ないしDI4の
うちの1個上でただ1個だけの可能化信号を与えるであ
ろう。言い換えると、デコーダは真理値表実現として作
用し、ヒューズF1′、F2′の状態に基づいて論理ブロッ
ク16、18、20、22のうちのどれが可能化されるべきかを
選択する。ヒューズF3′はデータレジスタの初期設定ス
テートを制御するためのデータヒューズである。
クチャヒューズF1′およびF2′の状態を設定することに
より入力ピン4を予めプログラムするために使用され
る。その後、デコーダ10はデコーダ出力DI1ないしDI4の
うちの1個上でただ1個だけの可能化信号を与えるであ
ろう。言い換えると、デコーダは真理値表実現として作
用し、ヒューズF1′、F2′の状態に基づいて論理ブロッ
ク16、18、20、22のうちのどれが可能化されるべきかを
選択する。ヒューズF3′はデータレジスタの初期設定ス
テートを制御するためのデータヒューズである。
たとえば、第4図の論理に基づきかつ第5図の真理値表
に示されるように、2個のアーキテクチャヒューズF1、
F2はそのままで、デコーダ10の1個のANDゲートG3だけ
が活動状態になるので可能化機能および初期設定機能の
双方が非同期式に動作するであろう。このように、デコ
ーダ出力ラインDI3だけが4個の論理ブロック16、18、2
0、22のうちの1個に入力を与えるための能動信号を有
し、この場合選択された論理ブロックは入力ピン4から
直接それの他の入力を得る(そのように選択されれば論
理ブロック16、18、20、22の各々がそうであるように)
非同期式可能化論理ブロック20である。入力状態に基づ
いてディジタル信号レベルを発生するための論理ブロッ
クは普通の論理ゲート実現化例でありかつ当該技術分野
では公知であり、ここでは詳細な説明は提供されない。
に示されるように、2個のアーキテクチャヒューズF1、
F2はそのままで、デコーダ10の1個のANDゲートG3だけ
が活動状態になるので可能化機能および初期設定機能の
双方が非同期式に動作するであろう。このように、デコ
ーダ出力ラインDI3だけが4個の論理ブロック16、18、2
0、22のうちの1個に入力を与えるための能動信号を有
し、この場合選択された論理ブロックは入力ピン4から
直接それの他の入力を得る(そのように選択されれば論
理ブロック16、18、20、22の各々がそうであるように)
非同期式可能化論理ブロック20である。入力状態に基づ
いてディジタル信号レベルを発生するための論理ブロッ
クは普通の論理ゲート実現化例でありかつ当該技術分野
では公知であり、ここでは詳細な説明は提供されない。
このように、選択されたヒューズのみを切断することに
より、ユーザはローすなわち「0」がピン4に置かれる
と入力論理回路/INIT16、/INITs18、/ENABLE20、/ENABL
Es22のうちの1つだけを選択するように入力ピン4をプ
ログラムし得る。事実上、デコーダ出力は論理ブロック
16、18、20、22のうちどれが活性化されているかを知ら
せる。
より、ユーザはローすなわち「0」がピン4に置かれる
と入力論理回路/INIT16、/INITs18、/ENABLE20、/ENABL
Es22のうちの1つだけを選択するように入力ピン4をプ
ログラムし得る。事実上、デコーダ出力は論理ブロック
16、18、20、22のうちどれが活性化されているかを知ら
せる。
当業者により認められるであろうように、そのようなプ
ログラム可能性がなければ、利用可能なそのような信号
をすべて有する可能性を提供するために4個の入力が必
要とされるであろう。
ログラム可能性がなければ、利用可能なそのような信号
をすべて有する可能性を提供するために4個の入力が必
要とされるであろう。
さらに、ゲートの小型化設計を用いると、第4図に示さ
れるような実施例は第6図に示されるように寸法が減じ
られ得る。
れるような実施例は第6図に示されるように寸法が減じ
られ得る。
この発明の好ましい実施例の前の説明は例示および説明
のために提示されてきた。余すところないことまたは開
示された厳密な形式にこの発明を制限することは意図さ
れていない。明らかに、当業者には多くの修正および変
化が明らかになるであろう。他のMOSまたはバイポーラ
方法を用いたような他の技術でこの発明が実施されるか
もしれないことがあり得る。この発明の範囲は前掲の特
許請求の範囲およびその同等物により限定され得る。
のために提示されてきた。余すところないことまたは開
示された厳密な形式にこの発明を制限することは意図さ
れていない。明らかに、当業者には多くの修正および変
化が明らかになるであろう。他のMOSまたはバイポーラ
方法を用いたような他の技術でこの発明が実施されるか
もしれないことがあり得る。この発明の範囲は前掲の特
許請求の範囲およびその同等物により限定され得る。
第1図(先行技術)はデュアルインライン型ICキャリア
パッケージのための典型的なピン配置の描写である。 第2図(先行技術)は格子配列型ICキャリアパッケージ
のための典型的なピン配置の描写である。 第3図はこの発明の好ましい実施例のシステムアーキテ
クチャの一般的な論理ブロック図の概略図である。 第4図は第3図に示されるようなこの発明の具体的な実
現化例の概略回路論理図である。 第5図は第4図の実施例の動作モードのための真理値表
である。 第6図はゲートの小型化に関する第4図の具体的な実現
化例の代替の実施例である。 図において、4はチップ入力ピン、6は相互接続ライ
ン、8はプログラミング回路、10はデコーダ、16、18、
20および22は論理ブロックである。
パッケージのための典型的なピン配置の描写である。 第2図(先行技術)は格子配列型ICキャリアパッケージ
のための典型的なピン配置の描写である。 第3図はこの発明の好ましい実施例のシステムアーキテ
クチャの一般的な論理ブロック図の概略図である。 第4図は第3図に示されるようなこの発明の具体的な実
現化例の概略回路論理図である。 第5図は第4図の実施例の動作モードのための真理値表
である。 第6図はゲートの小型化に関する第4図の具体的な実現
化例の代替の実施例である。 図において、4はチップ入力ピン、6は相互接続ライ
ン、8はプログラミング回路、10はデコーダ、16、18、
20および22は論理ブロックである。
Claims (5)
- 【請求項1】集積回路チップ用の入力回路であって、 (a) 各々が、(i)前記チップ上の機能回路へ接続
されて2進信号出力をその機能回路へ与える出力と、
(ii)共通回路用入力端子へ結合される第1の入力端子
と、(iii)第2の入力端子とを含む、複数個(N個)
のデジタル論理回路、ならびに (b) 前記デジタル論理回路の前記第2の入力へ接続
される出力を有し、かつ入力を有する、デコーダ手段を
備え、 前記デコーダ手段はN個のうち1個のタイプのデコーダ
であり、かつ 前記デコーダ手段への前記入力のそれぞれのものへ接続
されるプログラム可能手段は、導通するかまたは永久に
非導通かのいずれかになるように永久にプリプログラム
可能であり、選択された入力信号を前記デコーダ手段へ
与えて、前記デジタル論理回路のどれが選択されて前記
機能回路に対する前記回路入力と前記出力との間で作動
するのかを示すことを特徴とする、集積回路チップ用の
入力回路。 - 【請求項2】前記プログラム可能手段はその導通または
非導通状態で前記デコーダ手段をプログラムするヒュー
ズを含むことを特徴とする、特許請求の範囲第1項記載
の入力回路。 - 【請求項3】n個のヒューズとN個の論理回路とが設け
られ、N=2nであることを特徴とする、特許請求の範囲
第2項記載の入力回路。 - 【請求項4】前記n個のヒューズが基準電位と前記デコ
ーダ手段との間に結合されることを特徴とする、特許請
求の範囲第3項に記載の入力回路。 - 【請求項5】選択可能な信号を集積回路チップ上の機能
回路へ供給することによって前記チップの入力ピンへ多
機能性を与える方法であって、 デジタル可能化信号として前記入力ピンから第1の論理
信号を複数のデジタル論理回路へ供給し、選択信号とし
て第2の論理信号を前記複数のデジタル論理回路の各々
へ供給し、それにより前記複数のデジタル論理回路のう
ちの1つのみが選択されて前記選択可能な信号を前記機
能回路へ与えるステップを備え、 前記第2の論理信号がオンチップ回路を永久的にプリプ
ログラムするステップによって決定されることを特徴と
する、方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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US910595 | 1986-09-23 |
Publications (2)
Publication Number | Publication Date |
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JPS6394658A JPS6394658A (ja) | 1988-04-25 |
JPH0754829B2 true JPH0754829B2 (ja) | 1995-06-07 |
Family
ID=25429034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (5)
Country | Link |
---|---|
US (1) | US4721868A (ja) |
EP (1) | EP0261859B1 (ja) |
JP (1) | JPH0754829B2 (ja) |
AT (1) | ATE86416T1 (ja) |
DE (1) | DE3784422T2 (ja) |
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EP0261859A2 (en) | 1988-03-30 |
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EP0261859B1 (en) | 1993-03-03 |
EP0261859A3 (en) | 1989-04-19 |
DE3784422D1 (de) | 1993-04-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
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EXPY | Cancellation because of completion of term | ||
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