JPH0575045A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH0575045A JPH0575045A JP3234194A JP23419491A JPH0575045A JP H0575045 A JPH0575045 A JP H0575045A JP 3234194 A JP3234194 A JP 3234194A JP 23419491 A JP23419491 A JP 23419491A JP H0575045 A JPH0575045 A JP H0575045A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＣＭＯＳ回路を含む半導体集積回路の製造方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor integrated circuit including a CMOS circuit.
【０００２】[0002]
【従来の技術】Ｐ+ 型ゲート電極を備えたＰチャネルＭ
ＯＳＦＥＴとＮ+ 型ゲート電極を備えたＮチャネルＭＯ
ＳＦＥＴとからなるＣＭＯＳ（以下デュアルゲートＣＭ
ＯＳと記す）集積回路の製造方法について、図４（ａ）
〜（ｃ）を参照して説明する。2. Description of the Related Art P channel M with P + type gate electrode
N-channel MO with OSFET and N + type gate electrode
CMOS composed of SFET (hereinafter referred to as dual gate CM
The manufacturing method of the integrated circuit (referred to as OS) is shown in FIG.
This will be described with reference to (c).
【０００３】はじめに図４（ａ）に示すように、Ｐ型シ
リコン基板１に形成されたＮウェル３およびＰウェル４
の上に、ゲート酸化膜５およびノンドープのポリシリコ
ンゲート電極を形成する。つぎにＮウェル３領域にボロ
ンを３×１０15ｃｍ-2イオン注入し、Ｐウェル４領域に
砒素を３×１０15ｃｍ-2イオン注入し、Ｐ+ 型拡散層１
１、Ｐ+ 型ポリシリコン電極８、Ｎ+ 型拡散層１２、Ｎ
+ 型ポリシリコン電極９を形成する。First, as shown in FIG. 4A, an N well 3 and a P well 4 formed on a P type silicon substrate 1
A gate oxide film 5 and a non-doped polysilicon gate electrode are formed thereon. Then boron is 3 × 10 15 cm -2 ions implanted into the N-well 3 region, arsenic is 3 × 10 15 cm -2 ions implanted into the P-well 4 region, P + -type diffusion layer 1
1, P + type polysilicon electrode 8, N + type diffusion layer 12, N
A + type polysilicon electrode 9 is formed.
【０００４】つぎに図４（ｂ）に示すように、ゲート電
極８，９の側面に酸化膜からなるサイドウォール１５を
形成し、スパッタによりチタン１６を堆積したのち、シ
リコンを２×１０15ｃｍ-2イオン注入する。Next, as shown in FIG. 4B, sidewalls 15 made of an oxide film are formed on the side surfaces of the gate electrodes 8 and 9, and titanium 16 is deposited by sputtering. Then, silicon 2 × 10 15 cm is formed. -2 Ion implantation.
【０００５】つぎに図４（ｃ）に示すように、ランプア
ニールによる熱処理を行ない、ゲート電極８，９上およ
びＰ+ 型拡散層１１、Ｎ+ 型拡散層１２上に選択的にチ
タンシリサイド１７を形成する。Next, as shown in FIG. 4 (c), heat treatment is performed by lamp annealing, and titanium silicide 17 is selectively formed on the gate electrodes 8 and 9 and on the P + type diffusion layers 11 and N + type diffusion layers 12. To form.
【０００６】このシリコンイオン注入は砒素をイオン注
入して形成したＮ+ 型拡散層１２およびＮ+ 型ポリシリ
コン電極９上でチタンとシリコンとの反応を促進して、
チタンシリサイド１７を形成するためのものである。シ
リコンをイオン注入しないとチタンシリサイド１７はほ
とんど形成されない。This silicon ion implantation promotes a reaction between titanium and silicon on the N + type diffusion layer 12 and the N + type polysilicon electrode 9 formed by implanting arsenic ions,
It is for forming the titanium silicide 17. The titanium silicide 17 is hardly formed unless silicon is ion-implanted.
【０００７】こうしてＭＯＳＦＥＴのゲート電極８，９
およびソース・ドレイン拡散層１１，１２に自己整合的
にシリサイドが形成されるので、サリサイド構造と呼ば
れている。ゲート電極８，９およびソース・ドレイン拡
散層１１，１２の層抵抗を数Ω／□まで低減して、ＣＭ
ＯＳ集積回路の高性能化を図ることができる。Thus, the gate electrodes 8 and 9 of the MOSFET
Since silicide is formed in the source / drain diffusion layers 11 and 12 in a self-aligned manner, it is called a salicide structure. By reducing the layer resistance of the gate electrodes 8 and 9 and the source / drain diffusion layers 11 and 12 to several Ω / □,
It is possible to improve the performance of the OS integrated circuit.
【０００８】[0008]
【発明が解決しようとする課題】図４（ｂ）に示すよう
に堆積したチタン１６の上から、チタン１６とＰ型シリ
コン基板１との界面付近にシリコンをイオン注入して図
４（ｃ）に示すようにシリサイド１７を形成する。その
ためチタン１６の原子がＰ型シリコン基板１の奥深くま
でノックオン注入される。そしてＰ+ 型拡散層１１とＮ
ウェル３との間、およびＮ+ 型拡散層１２とＰウェル４
との間に形成される空乏層中に再結合中心を形成する。
そしてＰ+ 型拡散層１１およびＮ+ 型拡散層１２のリー
ク電流を増大させるという問題があった。As shown in FIG. 4 (b), silicon is ion-implanted near the interface between the titanium 16 and the P-type silicon substrate 1 from above the titanium 16 deposited as shown in FIG. 4 (c). The silicide 17 is formed as shown in FIG. Therefore, the atoms of titanium 16 are knocked on deep into the P-type silicon substrate 1. And the P + type diffusion layer 11 and N
Between well 3 and N + type diffusion layer 12 and P well 4
A recombination center is formed in the depletion layer formed between and.
Then, there is a problem that the leak current of the P + type diffusion layer 11 and the N + type diffusion layer 12 is increased.
【０００９】[0009]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板の一主面にフィールド酸化膜を
形成して素子間分離を行なってから形成したＮ型半導体
層領域およびＰ型半導体層領域にゲート酸化膜と低濃度
Ｎ型ドープポリシリコンからなるゲート電極とを形成す
る工程と、イオン注入により前記Ｎ型半導体層領域に高
濃度Ｐ型ソース・ドレインを形成する工程と、前記Ｎ型
半導体領域および前記Ｐ型半導体領域のソース・ドレイ
ン領域表面と前記ゲート電極表面とを露出したのち、高
融点金属を堆積する工程と、熱処理により前記ソース・
ドレイン領域上および前記ゲート電極上に前記高融点金
属のシリサイド層を形成する工程と、イオン注入により
前記Ｐ型半導体領域に高濃度Ｎ型ソース・ドレインを形
成する工程とを含むものである。According to the method of manufacturing a semiconductor device of the present invention, a field oxide film is formed on one main surface of a silicon substrate to isolate elements from each other, and then an N-type semiconductor layer region and a P-type semiconductor layer region are formed. Forming a gate oxide film and a gate electrode made of low-concentration N-type doped polysilicon in the semiconductor layer region; forming high-concentration P-type source / drain in the N-type semiconductor layer region by ion implantation; After exposing the surface of the source / drain regions of the N-type semiconductor region and the P-type semiconductor region and the surface of the gate electrode, a step of depositing a refractory metal, and a heat treatment
The method includes a step of forming the refractory metal silicide layer on the drain region and the gate electrode, and a step of forming high concentration N-type source / drain in the P-type semiconductor region by ion implantation.
【００１０】[0010]
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｅ）を参照して説明する。EXAMPLE FIG. 1A shows a first example of the present invention.
This will be described with reference to (e).
【００１１】はじめに図１（ａ）に示すように、Ｐ型シ
リコン基板１にＮウェル３およびＰウェル４を形成した
のち、厚さ１０ｎｍのゲート酸化膜５および厚さ３００
ｎｍのポリシリコンを成長する。つぎに燐を５０ｋｅＶ
で５×１０14〜２×１０15ｃｍ-2イオン注入し、９００
℃で熱処理してＮ型ポリシリコン７を形成する。First, as shown in FIG. 1A, after an N well 3 and a P well 4 are formed on a P type silicon substrate 1, a gate oxide film 5 having a thickness of 10 nm and a thickness of 300 are formed.
nm polysilicon is grown. Next, phosphorus is 50 keV
Ion implantation at 5 × 10 14 to 2 × 10 15 cm −2 at 900
The N type polysilicon 7 is formed by heat treatment at a temperature of ° C.
【００１２】つぎに図１（ｂ）に示すように、フォトレ
ジスト（図示せず）をマスクとしてＮ型ポリシリコン７
を異方性ドライエッチングしてゲート電極６を形成す
る。つぎにフォトレジスト１０をマスクとしてボロンを
１５ｋｅＶで５×１０15ｃｍ-2イオン注入したのちアニ
ールしてＰ+ 型拡散層１１およびＰ+ 型ポリシリコン電
極８を形成する。ボロンの注入量の方が燐の注入量より
も多いので、ＰチャネルＭＯＳＦＥＴのゲート電極がＰ
型ポリシリコン電極８に変る。Next, as shown in FIG. 1B, N-type polysilicon 7 is used with a photoresist (not shown) as a mask.
Is anisotropically dry-etched to form the gate electrode 6. Then, using the photoresist 10 as a mask, boron is ion-implanted at 15 keV at 5 × 10 15 cm −2 and then annealed to form a P + type diffusion layer 11 and a P + type polysilicon electrode 8. Since the implantation amount of boron is larger than that of phosphorus, the gate electrode of the P-channel MOSFET is P
The polysilicon electrode 8 is changed.
【００１３】つぎに図１（ｃ）に示すように、ゲート電
極８，９の側面に厚さ５０ｎｍの酸化膜からなるサイド
ウォール１５を形成する。つぎにバッファード弗酸でゲ
ート電極８，９の表面およびＰ+ 型拡散層１１およびＮ
チャネルＭＯＳＦＥＴのソース・ドレインの表面を露出
させ、スパッタにより厚さ５０〜１００ｎｍのチタン１
６を堆積する。Next, as shown in FIG. 1C, sidewalls 15 made of an oxide film having a thickness of 50 nm are formed on the side surfaces of the gate electrodes 8 and 9. Then, using buffered hydrofluoric acid, the surfaces of the gate electrodes 8 and 9 and the P + -type diffusion layer 11 and N
The surface of the source / drain of the channel MOSFET is exposed, and titanium 50 to 100 nm thick is sputtered.
6 is deposited.
【００１４】つぎに図１（ｄ）に示すように、６５０℃
の熱処理を行なってゲート電極６，８上、Ｐ+ 型拡散層
１１上、ＮチャネルＭＯＳＦＥＴのソース・ドレイン上
に厚さ５０〜１００ｎｍのチタンシリサイド１７を選択
的に形成したのち、ウェットエッチングにより未反応の
チタンを除去する。Next, as shown in FIG. 1 (d), 650 ° C.
Heat treatment is performed to selectively form titanium silicide 17 having a thickness of 50 to 100 nm on the gate electrodes 6 and 8, the P + type diffusion layer 11, and the source / drain of the N-channel MOSFET, and then wet etching is performed. The reaction titanium is removed.
【００１５】つぎに図１（ｅ）に示すように、Ｎチャネ
ルＭＯＳＦＥＴ領域に砒素を５０ｋｅＶで５×１０15ｃ
ｍ-2イオン注入してから熱処理によりドライブイン拡散
してＮ+ 型拡散層１２、Ｎ+ 型ポリシリコン電極９を形
成する。つぎに層間絶縁膜１８を形成し、アルミ電極１
９を形成して素子部が完成する。Next, as shown in FIG. 1 (e), arsenic is applied to the N-channel MOSFET region at 50 keV and 5 × 10 15 c.
After m −2 ion implantation, drive-in diffusion is performed by heat treatment to form an N + type diffusion layer 12 and an N + type polysilicon electrode 9. Next, the interlayer insulating film 18 is formed, and the aluminum electrode 1
9 is formed to complete the element portion.
【００１６】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｃ）を参照して説明する。Next, a second embodiment of the present invention will be described with reference to FIGS.
【００１７】はじめに図２（ａ）に示すように、Ｐ型シ
リコン基板１にＮウェル３およびＰウェル４を形成した
のちゲート酸化膜５を成長し、燐が５×１０14〜２×１
０15ｃｍ-2イオン注入されたＮ型ポリシリコンからなる
ゲート電極６を形成する。つぎにＮチャネルＭＯＳＦＥ
Ｔ領域に燐を５×１０13ｃｍ-2イオン注入してＮ- 型拡
散層１３を形成する。つぎにＰチャネルＭＯＳＦＥＴ領
域にボロンを５×１０13ｃｍ-2イオン注入してＰ- 型拡
散層１４を形成する。First, as shown in FIG. 2A, after forming the N well 3 and the P well 4 on the P-type silicon substrate 1, a gate oxide film 5 is grown, and phosphorus is 5 × 10 14 to 2 × 1.
A gate electrode 6 made of N type polysilicon into which 0 15 cm -2 ions have been implanted is formed. Next, N channel MOSFE
Phosphorus is ion-implanted into the T region at 5 × 10 13 cm −2 to form the N − type diffusion layer 13. Next, 5 × 10 13 cm −2 of boron is ion-implanted into the P-channel MOSFET region to form the P − -type diffusion layer 14.
【００１８】つぎに図２（ｂ）に示すように、ゲート電
極６の側面に厚さ２００ｎｍの酸化膜からなるサイドウ
ォール１５を形成したのち、ＰチャネルＭＯＳＦＥＴ領
域にボロンを５×１０15ｃｍ-2イオン注入してＰ+ 型拡
散層１１を形成する。Next, as shown in FIG. 2B, after forming a sidewall 15 made of an oxide film having a thickness of 200 nm on the side surface of the gate electrode 6, boron is added to the P-channel MOSFET region at 5 × 10 15 cm −. 2 Ions are implanted to form the P + type diffusion layer 11.
【００１９】このとき第１の実施例と同様に、Ｐチャネ
ルＭＯＳＦＥＴのゲート電極６はＰ+ 型ポリシリコン電
極８に変る。At this time, similarly to the first embodiment, the gate electrode 6 of the P channel MOSFET is changed to the P + type polysilicon electrode 8.
【００２０】つぎにチタン（図示せず）をスパッタして
から熱処理してチタンシリサイド１７を形成し、未反応
のチタンを除去する。Next, titanium (not shown) is sputtered and heat-treated to form titanium silicide 17, and unreacted titanium is removed.
【００２１】つぎに図２（ｃ）に示すように、Ｎチャネ
ルＭＯＳＦＥＴ領域に砒素を５×１０15ｃｍ-2イオン注
入してから熱処理してＮ+ 型拡散層１２、Ｎ+ 型ポリシ
リコン電極９を形成する。つぎに層間絶縁膜１８を形成
し、アルミ電極１９を形成して素子部が完成する。Next, as shown in FIG. 2C, arsenic is ion-implanted into the N-channel MOSFET region at 5 × 10 15 cm -2 and then heat-treated to form an N + type diffusion layer 12 and an N + type polysilicon electrode. 9 is formed. Next, the interlayer insulating film 18 is formed and the aluminum electrode 19 is formed to complete the element portion.
【００２２】本実施例ではＮチャネルＭＯＳＦＥＴ、Ｐ
チャネルＭＯＳＦＥＴ共にソース・ドレインがＬＤＤ
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造とな
っているので、ホットキャリアによる相互コンダクタン
ス劣化を抑制する。信頼性の高いＣＭＯＳ集積回路を得
ることができる。In this embodiment, N-channel MOSFET, P
LDD source and drain for both channel MOSFETs
Since it has a (lightly doped drain) structure, mutual conductance deterioration due to hot carriers is suppressed. A highly reliable CMOS integrated circuit can be obtained.
【００２３】図３に示すように本発明のＣＭＯＳ集積回
路のＰ−Ｎ接合リーク電流は、従来例と比べて２桁以上
低減することができた。As shown in FIG. 3, the P-N junction leakage current of the CMOS integrated circuit of the present invention can be reduced by two digits or more as compared with the conventional example.
【００２４】[0024]
【発明の効果】サリサイド構造のＰ−Ｎデュアルゲート
ＣＭＯＳのＮチャネルＭＯＳＦＥＴのゲート電極および
ソース・ドレインを形成するとき、チタンシリサイドを
形成してから砒素をイオン注入する。そのため砒素が注
入されたシリコン基板上のシリサイド反応を促進するた
め、従来行なっていたシリコンのイオン注入が不要にな
った。When the gate electrode and the source / drain of the N-channel MOSFET of the P-N dual gate CMOS having the salicide structure are formed, titanium silicide is formed and then arsenic is ion-implanted. Therefore, the silicon ion implantation which has been conventionally performed is no longer necessary to promote the silicide reaction on the silicon substrate into which arsenic is implanted.
【００２５】チタンシリサイド上からの砒素のイオン注
入は低いエネルギーで行ない、そのあと熱処理してチタ
ンシリサイドから砒素を拡散させてＮ+ 型拡散層を形成
する。そのため砒素のイオン注入によりチタン原子がシ
リコン基板中にノックオン注入されることはない。チタ
ン原子の再結合中心によるリーク電流を大幅に低減し
て、信頼性の高いＣＭＯＳ集積回路を得ることができ
た。Ion implantation of arsenic from titanium silicide is performed with low energy, and then heat treatment is performed to diffuse arsenic from titanium silicide to form an N + type diffusion layer. Therefore, titanium atoms are not knocked into the silicon substrate by arsenic ion implantation. The leakage current due to the recombination center of titanium atoms was significantly reduced, and a highly reliable CMOS integrated circuit could be obtained.
【００２６】Ｐ−ＮデュアルゲートＣＭＯＳ集積回路の
場合、熱処理工程によりＰチャネルＭＯＳＦＥＴのゲー
ト電極中のボロンがゲート酸化膜を拡散してシリコン基
板中に突き抜けるので８５０℃以上の熱処理を行なうこ
とができない。ＮチャネルＭＯＳＦＥＴ領域のチタンシ
リサイド中に砒素をイオン注入したのちも、熱処理は８
５０℃以下で行なわなければならない。そのためＮチャ
ネルＭＯＳＦＥＴのゲート電極のチタンシリサイドから
ポリシリコンに砒素を十分に拡散させることができな
い。In the case of the P-N dual gate CMOS integrated circuit, since the boron in the gate electrode of the P channel MOSFET diffuses through the gate oxide film and penetrates into the silicon substrate in the heat treatment step, heat treatment at 850 ° C. or higher cannot be performed. .. After arsenic is ion-implanted into titanium silicide in the N-channel MOSFET region, the heat treatment is 8
Must be done below 50 ° C. Therefore, arsenic cannot be sufficiently diffused from the titanium silicide of the gate electrode of the N-channel MOSFET into the polysilicon.
【００２７】一方、本発明では予めＮチャネルＭＯＳＦ
ＥＴのポリシリコンゲート電極をゲート酸化膜界面まで
Ｎ型化しているので、特性を安定化させることができ
る。On the other hand, in the present invention, N-channel MOSF is previously prepared.
Since the polysilicon gate electrode of ET is made N-type up to the gate oxide film interface, the characteristics can be stabilized.
【００２８】ポリシリコンゲート電極に予め添加するＮ
型不純物として砒素の代りに燐を用いると、ナトリウム
などの可動イオンや重金属をゲッタリングすることがで
きる。さらにトランジスタの信頼性を向上させる効果が
ある。N added in advance to the polysilicon gate electrode
If phosphorus is used instead of arsenic as the type impurity, it is possible to getter mobile ions such as sodium and heavy metals. Further, it has an effect of improving the reliability of the transistor.
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。FIG. 1 is a cross-sectional view showing a first embodiment of the present invention in process order.
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。FIG. 2 is a cross-sectional view showing a second embodiment of the present invention in process order.
【図３】Ｐ−Ｎ接合逆バイアス電圧に対するリーク電流
を示すグラフである。FIG. 3 is a graph showing leakage current with respect to a P-N junction reverse bias voltage.
【図４】従来技術によるサリサイド構造のＰ−Ｎデュア
ルゲートＣＭＯＳ集積回路の製造方法を工程順に示す断
面図である。FIG. 4 is a cross-sectional view showing a method of manufacturing a P-N dual-gate CMOS integrated circuit having a salicide structure in the order of steps according to a conventional technique.
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ Ｎウェル ４ Ｐウェル ５ ゲート酸化膜 ６ ゲート電極 ７ Ｎ型ポリシリコン ８ Ｐ+ 型ポリシリコン電極 ９ Ｎ+ 型ポリシリコン電極 １０ フォトレジスト １１ Ｐ+ 型拡散層 １２ Ｎ+ 型拡散層 １３ Ｎ- 型拡散層 １４ Ｐ- 型拡散層 １５ サイドウォール １６ チタン １７ チタンシリサイド １８ 層間絶縁膜 １９ アルミ電極1 P-type silicon substrate 2 Field oxide film 3 N well 4 P well 5 Gate oxide film 6 Gate electrode 7 N-type polysilicon 8 P + type polysilicon electrode 9 N + type polysilicon electrode 10 Photoresist 11 P + type diffusion layer 12 N + type diffusion layer 13 N − type diffusion layer 14 P − type diffusion layer 15 Side wall 16 Titanium 17 Titanium silicide 18 Interlayer insulating film 19 Aluminum electrode
Claims (1)
膜を形成して素子間分離を行なってから形成したＮ型半
導体層領域およびＰ型半導体層領域にゲート酸化膜と低
濃度Ｎ型ドープポリシリコンからなるゲート電極とを形
成する工程と、イオン注入により前記Ｎ型半導体層領域
に高濃度Ｐ型ソース・ドレインを形成する工程と、前記
Ｎ型半導体領域および前記Ｐ型半導体領域のソース・ド
レイン領域表面と前記ゲート電極表面とを露出したの
ち、高融点金属を堆積する工程と、熱処理により前記ソ
ース・ドレイン領域上および前記ゲート電極上に前記高
融点金属のシリサイド層を形成する工程と、イオン注入
により前記Ｐ型半導体領域に高濃度Ｎ型ソース・ドレイ
ンを形成する工程とを含む半導体装置の製造方法。1. A gate oxide film and a low-concentration N-type doped poly are formed in an N-type semiconductor layer region and a P-type semiconductor layer region formed after a field oxide film is formed on one main surface of a silicon substrate to perform element isolation. Forming a gate electrode made of silicon; forming high concentration P-type source / drain in the N-type semiconductor layer region by ion implantation; and source / drain of the N-type semiconductor region and the P-type semiconductor region. A step of depositing a refractory metal after exposing the surface of the region and the surface of the gate electrode, and a step of forming a silicide layer of the refractory metal on the source / drain regions and on the gate electrode by heat treatment; Forming a high concentration N type source / drain in the P type semiconductor region by implantation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234194A JPH0575045A (en) | 1991-09-13 | 1991-09-13 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234194A JPH0575045A (en) | 1991-09-13 | 1991-09-13 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575045A true JPH0575045A (en) | 1993-03-26 |
Family
ID=16967159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234194A Pending JPH0575045A (en) | 1991-09-13 | 1991-09-13 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575045A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08167657A (en) * | 1994-12-14 | 1996-06-25 | Nec Corp | Manufacture of semiconductor device |
| US6501155B2 (en) | 1997-12-04 | 2002-12-31 | Seiko Epson Corporation | Semiconductor apparatus and process for manufacturing the same |
| US6887762B1 (en) | 1998-11-12 | 2005-05-03 | Intel Corporation | Method of fabricating a field effect transistor structure with abrupt source/drain junctions |
| JP2017005057A (en) * | 2015-06-08 | 2017-01-05 | ローム株式会社 | Semiconductor device |
-
1991
- 1991-09-13 JP JP3234194A patent/JPH0575045A/en active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000926 |