JPH0749778A - 演算装置 - Google Patents

演算装置

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JPH0749778A
JPH0749778A JP7559294A JP7559294A JPH0749778A JP H0749778 A JPH0749778 A JP H0749778A JP 7559294 A JP7559294 A JP 7559294A JP 7559294 A JP7559294 A JP 7559294A JP H0749778 A JPH0749778 A JP H0749778A
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久 児玉
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Toshiyuki Araki
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Abstract

(57)【要約】 【目的】 入力データＢの正負０と、入力データＡの偶
奇とに応じて、入力データＢに１を加算する、入力デー
タＢから１を減算する又は入力データＢをそのまま出力
するという、データの量子化及び逆量子化の処理におい
て要求される条件分岐演算を高速実行できるようにす
る。 【構成】 第１の選択回路１１は、制御線上の制御信号
に従い、入力データＢの最上位ビット又はその反転を出
力する。加算器１２は、入力データＢの最下位ビットに
は１を、他の全てのビットには第１の選択回路１１の出
力を各々加算する。０判定回路１３は、入力データＢが
０であるかどうかを判定し、０である場合にはフラグを
立てる。選択制御回路１５は、入力データＡの最下位ビ
ットが１であるか又は０判定回路１３からのフラグが立
てられている場合には入力データＢを第２の選択回路１
４に選択させ、それ以外の場合には加算器１２の出力を
第２の選択回路１４に選択させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データの量子化及び逆
量子化の処理に使用される演算装置に関するものであ
る。
【０００２】
【従来の技術】従来のマイクロプログラム方式の信号処
理プロセッサの算術論理演算部の基本構成を図６に示
す。図６において、６１は算術論理演算器（ＡＬＵ）、
６２は該ＡＬＵ６１の演算の種類を制御するための制御
回路である。
【０００３】制御回路６２は、不図示のメモリに格納さ
れたプログラムを構成する命令を順次解読しながら、Ａ
ＬＵ６１による演算の実行を制御する。ＡＬＵ６１は、
入力データＡ及び入力データＢに対して制御回路６２か
ら指定された種類の演算を施し、その演算の結果を出力
データＦとして出力する。両入力データＡ，Ｂ及び出力
データＦは、例えば２の補数表示の２進数（固定小数点
数）である。
【０００４】さて、蓄積メディア動画像符号化国際標準
の１つとして、ＭＰＥＧ１が知られている。図６の算術
論理演算部は、ＭＰＥＧ１に基づく画像データの量子化
の処理と、逆量子化の処理とを実行することができる。
【０００５】図７は、図６の構成による画像データの復
号化処理の内容を示すデータフロー図である。図７にお
いて、７１はＶＬＤ部、７２はＺＺ-1部、７３はＱ
-1部、７４はミスマッチ制御部、７５はＳＡＴ（サチュ
レーション）部、７６はＩＤＣＴ部、７７はリファレン
スメモリ部である。このうち、Ｑ-1部７３、ミスマッチ
制御部７４及びＳＡＴ部７５では、逆量子化処理が実行
される。ミスマッチ制御部７４は、ＩＤＣＴ部７６での
ミスマッチを避けるためにＱ-1部７３の出力を偶数又は
奇数に制限するものであり、図８（ａ）及び図８（ｂ）
に示すような条件分岐演算を実行する。なお、画像デー
タの量子化処理にも同様の条件分岐演算が要求される。
【０００６】図８（ａ）に示す演算１は、入力データＢ
の正負０と、入力データＡの偶奇とに応じた条件分岐演
算である。具体的には、入力データＡが奇数であれば、
入力データＢの如何にかかわらず、該入力データＢがそ
のまま出力データＦとして出力される。入力データＡが
偶数であれば、入力データＢの正負０に応じて出力が決
定される。すなわち、入力データＡが偶数でありかつ入
力データＢが正であれば、入力データＢに１を加算した
結果Ｂ＋１が出力される。入力データＡが偶数でありか
つ入力データＢが０であれば、０（＝Ｂ）が出力され
る。入力データＡが偶数でありかつ入力データＢが負で
あれば、入力データＢから１を減算した結果Ｂ−１が出
力される。
【０００７】図８（ｂ）に示す演算２も、上記演算１と
同様に、入力データＢの正負０と、入力データＡの偶奇
とに応じた条件分岐演算である。ただし、演算２の場合
には、演算１のＢ＋１とＢ−１との出力条件が入れ替っ
ている。
【０００８】図８（ａ）に示す演算１を図６の構成で実
行する場合には、次のようなプログラム（手順）が使用
される。
【０００９】演算１ ＳＴＥＰ１：Ａの最下位ビットが １ならばＳＴＥＰ５へ ０ならば次のＳＴＥＰへ ＳＴＥＰ２：Ｂのゼロ判定をする ＳＴＥＰ３：Ｂのゼロ判定フラグが １ならばＳＴＥＰ５へ ０ならば次のＳＴＥＰへ ＳＴＥＰ４：Ｂの最上位ビットが ０ならばＳＴＥＰ６へ １ならばＳＴＥＰ７へ ＳＴＥＰ５：Ｂをレジスタに書き込みＳＴＥＰ８へ ＳＴＥＰ６：Ｂ＋１をレジスタに書き込みＳＴＥＰ８へ ＳＴＥＰ７：Ｂ−１をレジスタに書き込み次のＳＴＥＰ
へ ＳＴＥＰ８：
【００１０】図８（ｂ）に示す演算２を図６の構成で実
行する場合には、次のようなプログラム（手順）が使用
される。
【００１１】演算２ ＳＴＥＰ１：Ａの最下位ビットが １ならばＳＴＥＰ５へ ０ならば次のＳＴＥＰへ ＳＴＥＰ２：Ｂのゼロ判定をする ＳＴＥＰ３：Ｂのゼロ判定フラグが １ならばＳＴＥＰ５へ ０ならば次のＳＴＥＰへ ＳＴＥＰ４：Ｂの最上位ビットが １ならばＳＴＥＰ６へ ０ならばＳＴＥＰ７へ ＳＴＥＰ５：Ｂをレジスタに書き込みＳＴＥＰ８へ ＳＴＥＰ６：Ｂ＋１をレジスタに書き込みＳＴＥＰ８へ ＳＴＥＰ７：Ｂ−１をレジスタに書き込み次のＳＴＥＰ
へ ＳＴＥＰ８：
【００１２】上記２つのプログラムは、いずれも条件分
岐命令を含んでいる。
【００１３】
【発明が解決しようとする課題】画像データの処理には
高速性が要求される。信号処理プロセッサは、次々と入
力されてくる膨大な量のデータを各々短時間に処理する
ことが要求される。
【００１４】ところが、上記従来の信号処理プロセッサ
は、マイクロプログラム方式を採用したものであったの
で、大きなプログラムエリアを必要とするだけでなく、
処理時間が長くなる問題があった。特に条件分岐命令の
実行は、処理遅延の１つの要因であった。具体的には、
上記の演算１、２とも、７ＳＴＥＰのプログラムエリア
と、最大５ＳＴＥＰの実行サイクルとが必要である。
【００１５】本発明の目的は、データの量子化及び逆量
子化の処理に必要な条件分岐演算を高速に実行できる演
算装置を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る演算装置は、データの量子化及び逆量
子化の処理において、第１の入力データＢの正負０と、
第２の入力データＡの偶奇とに応じて、第１の入力デー
タＢに１を加算して出力する、第１の入力データＢから
１を減算して出力する又は第１の入力データＢをそのま
ま出力するという条件分岐演算を、単一の命令に基づい
て１サイクルで実行できるようにしたものである。
【００１７】具体的に説明すると、請求項１の発明は、
図１及び図２に示すように、次のような第１及び第２の
選択回路１１，１４と、加算器１２と、０判定回路１３
と、選択制御回路１５とを備えた演算装置の構成を採用
したものである。すなわち、第１の選択回路１１は、第
１の入力データＢの最上位ビットを入力し、第１の制御
信号に従い、第１の入力データＢの最上位ビットと該第
１の入力データＢの最上位ビットの反転とのうちいずれ
かを選択して出力する。加算器１２は、図２に示すよう
に、第１の入力データＢと第１の選択回路１１の出力と
を入力し、第１の入力データＢの最下位ビットには１
を、該第１の入力データＢの他の全てのビットには第１
の選択回路１１の出力を各々加算して、その加算結果を
出力する。第２の選択回路１４は、第１の入力データＢ
と加算器１２の出力とを入力し、第２の制御信号に従
い、第１の入力データＢと加算器１２の出力とのうちい
ずれかを選択して当該演算装置の出力として出力する。
０判定回路１３は、第１の入力データＢを入力し、該第
１の入力データＢが０であるかどうかを判定し、０であ
る場合にはフラグを立てる。選択制御回路１５は、第２
の入力データＡの最下位ビットと０判定回路１３からの
フラグとを入力し、第２の入力データＡの最下位ビット
が１であるか又は０判定回路１３からのフラグが立てら
れている場合には第２の選択回路１４が第１の入力デー
タＢを選択し、それ以外の場合には第２の選択回路１４
が加算器１２の出力を選択するように、前記第２の制御
信号を第２の選択回路１４へ供給するものである。
【００１８】請求項２の発明は、図３に示すように、次
のような第１及び第２の選択回路３１，３４と、加算器
３２と、０判定回路３３と、選択制御回路３５とを備え
た演算装置の構成を採用したものである。すなわち、第
１の選択回路３１は、第１の入力データＢの最上位ビッ
トを入力し、第１の制御信号に従い、第１の入力データ
Ｂの最上位ビットと該第１の入力データＢの最上位ビッ
トの反転とのうちいずれかを選択して出力する。加算器
３２は、定数データである−１と第１の入力データＢと
第１の選択回路３１の出力とを入力し、−１と第１の入
力データＢとを加算し、更にその加算結果の最下位ビッ
トから最上位ビットの方向へ数えて２ビット目に第１の
選択回路３１の出力を加算して、その加算結果を出力す
る。第２の選択回路３４は、第１の入力データＢと加算
器３２の出力とを入力し、第２の制御信号に従い、第１
の入力データＢと加算器３２の出力とのうちいずれかを
選択して当該演算装置の出力として出力する。０判定回
路３３は、第１の入力データＢを入力し、該第１の入力
データＢが０であるかどうかを判定し、０である場合に
はフラグを立てる。選択制御回路３５は、第２の入力デ
ータＡの最下位ビットと０判定回路３３からのフラグと
を入力し、第２の入力データＡの最下位ビットが１であ
るか又は０判定回路３３からのフラグが立てられている
場合には第２の選択回路３４が第１の入力データＢを選
択し、それ以外の場合には第２の選択回路３４が加算器
３２の出力を選択するように、前記第２の制御信号を第
２の選択回路３４へ供給するものである。
【００１９】請求項３の発明は、図４に示すように、次
のような第１及び第２の選択回路４１，４５と、第１及
び第２の選択制御回路４２，４６と、加算器４３と、０
判定回路４４とを備えた演算装置の構成を採用したもの
である。すなわち、第１の選択回路４１は、１と−１と
を第１及び第２の定数データとして入力し、第１の制御
信号に従い、前記第１及び第２の定数データのうちいず
れかを選択して出力する。第１の選択制御回路４２は、
第１の入力データＢの最上位ビットを入力し、該第１の
入力データＢの最上位ビットが１であるか０であるかに
応じて第１の選択回路４１における選択を制御するよう
に、前記第１の制御信号を第１の選択回路４１へ供給す
る。加算器４３は、第１の入力データＢと第１の選択回
路４１の出力とを入力し、該第１の入力データＢと第１
の選択回路４１の出力とを加算して、その加算結果を出
力する。第２の選択回路４５は、第１の入力データＢと
加算器４３の出力とを入力し、第２の制御信号に従い、
第１の入力データＢと加算器４３の出力とのうちいずれ
かを選択して当該演算装置の出力として出力する。０判
定回路４４は、第１の入力データＢを入力し、該第１の
入力データＢが０であるかどうかを判定し、０である場
合にはフラグを立てる。第２の選択制御回路４６は、第
２の入力データＡの最下位ビットと０判定回路４４から
のフラグとを入力し、第２の入力データＡの最下位ビッ
トが１であるか又は０判定回路４４からのフラグが立て
られている場合には第２の選択回路４５が第１の入力デ
ータＢを選択し、それ以外の場合には第２の選択回路４
５が加算器４３の出力を選択するように、前記第２の制
御信号を第２の選択回路４５へ供給するものである。
【００２０】請求項４の発明は、図５に示すように、次
のような加算器５１と、減算器５２と、０判定回路５３
と、選択回路５４と、選択制御回路５５とを備えた演算
装置の構成を採用したものである。すなわち、加算器５
１は、第１の入力データＢと定数データである１とを入
力し、該第１の入力データＢと１とを加算して、その加
算結果を出力する。減算器５２は、第１の入力データＢ
と定数データである１とを入力し、該第１の入力データ
Ｂから１を減算して、その減算結果を出力する。選択回
路５４は、第１の入力データＢと加算器５１の出力と減
算器５２の出力とを入力し、制御信号に従い、第１の入
力データＢと加算器５１の出力と減算器５２の出力との
うちいずれか１つを選択して当該演算装置の出力として
出力する。０判定回路５３は、第１の入力データＢを入
力し、該第１の入力データＢが０であるかどうかを判定
し、０である場合にはフラグを立てる。選択制御回路５
５は、第２の入力データＡの最下位ビットと０判定回路
５３からのフラグと第１の入力データＢの最上位ビット
とを入力し、第２の入力データＡの最下位ビットが１で
あるか又は０判定回路５３からのフラグが立てられてい
る場合には選択回路５４が第１の入力データＢを選択
し、それ以外の場合には第１の入力データＢの最上位ビ
ットが１であるか０であるかに応じて選択回路５４が加
算器５１の出力又は減算器５２の出力を選択するよう
に、前記制御信号を選択回路５４へ供給するものであ
る。
【００２１】
【作用】請求項１の発明によれば、第１の選択回路１１
への第１の制御信号により、図８（ａ）及び図８（ｂ）
に示す演算１、２のうちいずれかが選択される。
【００２２】請求項１の発明において、演算１が選択さ
れた場合には、第１の選択回路１１から第１の入力デー
タＢの最上位ビットがそのまま出力される。したがっ
て、第１の入力データＢが正又は０ならば（第１の入力
データＢの最上位ビットが０ならば）、加算器１２は、
第１の入力データＢの最下位ビットには１を、他の全て
のビットには０を各々加算して、その加算結果すなわち
Ｂ＋１を出力する。また、第１の入力データＢが負なら
ば（第１の入力データＢの最上位ビットが１ならば）、
加算器１２は、第１の入力データＢの全てのビットに１
を加算して、その加算結果すなわちＢ−１を出力する。
第２の選択回路１４は、第２の入力データＡが奇数であ
るか又は第１の入力データＢが０である場合には第１の
入力データＢを（Ｂ＝０ならば０を）選択し、それ以外
の場合には加算器１２の出力すなわちＢ＋１又はＢ−１
を選択する。
【００２３】請求項１の発明において、演算２が選択さ
れた場合には、第１の選択回路１１から第１の入力デー
タＢの最上位ビットの反転が出力される。したがって、
第１の入力データＢが正又は０ならば（第１の入力デー
タＢの元の最上位ビットが０ならば）、加算器１２は、
第１の入力データＢの全てのビットに１を加算して、そ
の加算結果すなわちＢ−１を出力する。また、第１の入
力データＢが負ならば（第１の入力データＢの元の最上
位ビットが１ならば）、加算器１２は、第１の入力デー
タＢの最下位ビットには１を、他の全てのビットには０
を各々加算して、その加算結果すなわちＢ＋１を出力す
る。第２の選択回路１４は、第２の入力データＡが奇数
であるか又は第１の入力データＢが０である場合には第
１の入力データＢを（Ｂ＝０ならば０を）選択し、それ
以外の場合には加算器１２の出力すなわちＢ−１又はＢ
＋１を選択する。
【００２４】請求項２の発明によれば、第１の選択回路
３１への第１の制御信号により、図８（ａ）及び図８
（ｂ）に示す演算１、２のうちいずれかが選択される。
【００２５】請求項２の発明において、演算１が選択さ
れた場合には、第１の選択回路３１から第１の入力デー
タＢの最上位ビットの反転が出力される。したがって、
第１の入力データＢが正又は０ならば（第１の入力デー
タＢの元の最上位ビットが０ならば）、加算器３２は、
第１の入力データＢと−１と２とを加算して、その加算
結果すなわちＢ＋１を出力する。また、第１の入力デー
タＢが負ならば（第１の入力データＢの元の最上位ビッ
トが１ならば）、加算器３２は、第１の入力データＢと
−１と０とを加算して、その加算結果すなわちＢ−１を
出力する。第２の選択回路３４は、第２の入力データＡ
が奇数であるか又は第１の入力データＢが０である場合
には第１の入力データＢを（Ｂ＝０ならば０を）選択
し、それ以外の場合には加算器３２の出力すなわちＢ＋
１又はＢ−１を選択する。
【００２６】請求項２の発明において、演算２が選択さ
れた場合には、第１の選択回路３１から第１の入力デー
タＢの最上位ビットがそのまま出力される。したがっ
て、第１の入力データＢが正又は０ならば（第１の入力
データＢの最上位ビットが０ならば）、加算器３２は、
第１の入力データＢと−１と０とを加算して、その加算
結果すなわちＢ−１を出力する。また、第１の入力デー
タＢが負ならば（第１の入力データＢの最上位ビットが
１ならば）、加算器３２は、第１の入力データＢと−１
と２とを加算して、その加算結果すなわちＢ＋１を出力
する。第２の選択回路３４は、第２の入力データＡが奇
数であるか又は第１の入力データＢが０である場合には
第１の入力データＢを（Ｂ＝０ならば０を）選択し、そ
れ以外の場合には加算器３２の出力すなわちＢ−１又は
Ｂ＋１を選択する。
【００２７】請求項３の発明によれば、第１の選択制御
回路４２は、図８（ａ）に示す演算１を実行する場合に
は、第１の入力データＢが正又は０ならば１を、第１の
入力データＢが負ならば−１を各々第１の選択回路４１
が選択するように、該第１の選択回路４１を制御する。
したがって、加算器４３は、第１の入力データＢが正又
は０ならばＢ＋１を、第１の入力データＢが負ならばＢ
−１を各々出力する。第２の選択回路４５は、第２の入
力データＡが奇数であるか又は第１の入力データＢが０
である場合には第１の入力データＢを（Ｂ＝０ならば０
を）選択し、それ以外の場合には加算器４３の出力すな
わちＢ＋１又はＢ−１を選択する。
【００２８】請求項３の発明において、図８（ｂ）に示
す演算２を実行する場合には、第１の選択制御回路４２
は、第１の入力データＢが正又は０ならば−１を、第１
の入力データＢが負ならば１を各々第１の選択回路４１
が選択するように、該第１の選択回路４１を制御する。
したがって、加算器４３は、第１の入力データＢが正又
は０ならばＢ−１を、第１の入力データＢが負ならばＢ
＋１を各々出力する。第２の選択回路４５は、第２の入
力データＡが奇数であるか又は第１の入力データＢが０
である場合には第１の入力データＢを（Ｂ＝０ならば０
を）選択し、それ以外の場合には加算器４３の出力すな
わちＢ−１又はＢ＋１を選択する。
【００２９】請求項４の発明によれば、加算器５１はＢ
＋１を、減算器５２はＢ−１を各々出力する。選択制御
回路５５は、第２の入力データＡが奇数であるか又は第
１の入力データＢが０である場合には、選択回路５４が
第１の入力データＢを選択するように該選択回路５４を
制御する。また、それ以外の場合には、図８（ａ）及び
図８（ｂ）に示す演算１、２のうちいずれを実行するか
に応じて、また第１の入力データＢの最上位ビットが１
であるか０であるかに応じて、加算器５１の出力Ｂ＋１
又は減算器５２の出力Ｂ−１のうちいずれかを選択回路
５４が選択するように該選択回路５４を制御する。すな
わち、図８（ａ）に示す演算１を実行する場合には、第
１の入力データＢの最上位ビットが０ならば（第１の入
力データＢが正ならば）加算器５１の出力Ｂ＋１を、第
１の入力データＢの最上位ビットが１ならば（第１の入
力データＢが負ならば）減算器５２の出力Ｂ−１を各々
選択回路５４が選択するように、該選択回路５４を制御
する。また、図８（ｂ）に示す演算２を実行する場合に
は、第１の入力データＢの最上位ビットが０ならば減算
器５２の出力Ｂ−１を、第１の入力データＢの最上位ビ
ットが１ならば加算器５１の出力Ｂ＋１を各々選択回路
５４が選択するように、該選択回路５４を制御する。
【００３０】
【実施例】以下、図８（ａ）及び図８（ｂ）に示す条件
分岐演算１、２を実行するための４つの演算装置を説明
する。
【００３１】（実施例１）本発明の第１の実施例に係る
演算装置の構成を図１に、図１中の加算器の入力の詳細
を図２にそれぞれ示す。
【００３２】図１及び図２において、１１は定数データ
１又は−１の生成に用いられる第１の選択回路、１２は
２入力の加算器、１３は入力データＢの０判定を行うた
めの０判定回路、１４は入力データＢと加算器１２の出
力とのいずれかを選択するための第２の選択回路、１５
は第２の選択回路１４を制御するための選択制御回路で
ある。
【００３３】まず、図８（ａ）に示す演算１を実行する
場合の動作を説明する。
【００３４】第１の選択回路１１は、制御線上の制御信
号に従い、入力データＢの最上位ビットをそのまま出力
する。加算器１２は、第１の入力データＢと第１の選択
回路１１の出力とを入力し、入力データＢの最下位ビッ
トには１を、該入力データＢの他の全てのビットには第
１の選択回路１１の出力を各々加算する。つまり、入力
データＢの最上位ビットが０ならば、すなわち入力デー
タＢが正又は０ならば、加算器１２は、入力データＢの
最下位ビットには１を、他の全てのビットには０を各々
加算して、その加算結果すなわちＢ＋１を出力する。ま
た、入力データＢの最上位ビットが１ならば、すなわち
入力データＢが負ならば、加算器１２は、入力データＢ
の全てのビットに１を加算して、その加算結果すなわち
Ｂ−１を出力する。
【００３５】一方、０判定回路１３は、入力データＢの
０判定を行い、Ｂ＝０のとき１をフラグとして出力す
る。このフラグは、入力データＡの最下位ビットととも
に選択制御回路１５に入力される。第２の選択回路１４
は、選択制御回路１５からの制御信号に従って、入力デ
ータＡの最下位ビットが１であるか又は０判定回路１３
からのフラグが１である場合、すなわち入力データＡが
奇数であるか又は入力データＢが０である場合には入力
データＢを選択し、それ以外の場合には加算器１２の出
力すなわちＢ＋１又はＢ−１を選択する。
【００３６】以上の動作により、図１及び図２の演算装
置で図８（ａ）に示す演算１を実行できる。
【００３７】次に、図８（ｂ）に示す演算２を実行する
場合の動作を説明する。
【００３８】第１の選択回路１１は、制御線上の制御信
号に従い、入力データＢの最上位ビットの反転を出力す
る。加算器１２は、入力データＢの最下位ビットには１
を、該入力データＢの他の全てのビットには第１の選択
回路１１の出力を各々加算する。つまり、入力データＢ
の最上位ビットの反転が１ならば、すなわち入力データ
Ｂが正又は０ならば、加算器１２は、入力データＢの全
てのビットに１を加算して、その加算結果すなわちＢ−
１を出力する。また、入力データＢの最上位ビットの反
転が０ならば、すなわち入力データＢが負ならば、加算
器１２は、入力データＢの最下位ビットには１を、他の
全てのビットには０を各々加算して、その加算結果すな
わちＢ＋１を出力する。
【００３９】一方、０判定回路１３は、入力データＢの
０判定を行い、Ｂ＝０のとき１をフラグとして出力す
る。第２の選択回路１４は、選択制御回路１５からの制
御信号に従って、入力データＡの最下位ビットが１であ
るか又は０判定回路１３からのフラグが１である場合、
すなわち入力データＡが奇数であるか又は入力データＢ
が０である場合には入力データＢを選択し、それ以外の
場合には加算器１２の出力すなわちＢ−１又はＢ＋１を
選択する。
【００４０】以上の動作により、図１及び図２の演算装
置で図８（ｂ）に示す演算２を実行できる。
【００４１】（実施例２）本発明の第２の実施例に係る
演算装置の構成を図３に示す。
【００４２】図３において、３１は定数データ２又は０
の生成に用いられる第１の選択回路、３２は３入力の加
算器、３３は入力データＢの０判定を行うための０判定
回路、３４は入力データＢと加算器３２の出力とのいず
れかを選択するための第２の選択回路、３５は第２の選
択回路３４を制御するための選択制御回路である。
【００４３】まず、図８（ａ）に示す演算１を実行する
場合の動作を説明する。
【００４４】第１の選択回路３１は、制御線上の制御信
号に従い、入力データＢの最上位ビットの反転を出力す
る。加算器３２は、−１と第１の入力データＢと第１の
選択回路３１の出力とを入力し、−１と入力データＢと
を加算し、更にその加算結果の最下位ビットから数えて
２ビット目に第１の選択回路３１の出力を加算する。つ
まり、入力データＢの最上位ビットの反転が１ならば、
すなわち入力データＢが正又は０ならば、加算器３２
は、入力データＢと−１と２とを加算して、その加算結
果すなわちＢ＋１を出力する。また、入力データＢの最
上位ビットの反転が０ならば、すなわち入力データＢが
負ならば、加算器３２は、入力データＢと−１と０とを
加算して、その加算結果すなわちＢ−１を出力する。
【００４５】一方、０判定回路３３は、入力データＢの
０判定を行い、Ｂ＝０のとき１をフラグとして出力す
る。このフラグは、入力データＡの最下位ビットととも
に選択制御回路３５に入力される。第２の選択回路３４
は、選択制御回路３５からの制御信号に従って、入力デ
ータＡの最下位ビットが１であるか又は０判定回路３３
からのフラグが１である場合、すなわち入力データＡが
奇数であるか又は入力データＢが０である場合には入力
データＢを選択し、それ以外の場合には加算器３２の出
力すなわちＢ＋１又はＢ−１を選択する。
【００４６】以上の動作により、図３の演算装置で図８
（ａ）に示す演算１を実行することができる。
【００４７】次に、図８（ｂ）に示す演算２を実行する
場合の動作を説明する。
【００４８】第１の選択回路３１は、制御線上の制御信
号に従い、入力データＢの最上位ビットをそのまま出力
する。加算器３２は、定数−１と第１の入力データＢと
第１の選択回路３１の出力とを入力し、定数−１と入力
データＢとを加算し、更にその加算結果の最下位ビット
から数えて２ビット目に第１の選択回路３１の出力を加
算する。つまり、入力データＢの最上位ビットが０なら
ば、すなわち入力データＢが正又は０ならば、加算器３
２は、入力データＢと−１と０とを加算して、その加算
結果すなわちＢ−１を出力する。また、入力データＢの
最上位ビットが１ならば、すなわち入力データＢが負な
らば、加算器３２は、入力データＢと−１と２とを加算
して、その加算結果すなわちＢ＋１を出力する。
【００４９】一方、０判定回路３３は、入力データＢの
０判定を行い、Ｂ＝０のとき１をフラグとして出力す
る。第２の選択回路３４は、選択制御回路３５からの制
御信号に従って、入力データＡの最下位ビットが１であ
るか又は０判定回路３３からのフラグが１である場合、
すなわち入力データＡが奇数であるか又は入力データＢ
が０である場合には入力データＢを選択し、それ以外の
場合には加算器３２の出力すなわちＢ−１又はＢ＋１を
選択する。
【００５０】以上の動作により、図３の演算装置で図８
（ｂ）に示す演算２を実行することができる。
【００５１】（実施例３）本発明の第３の実施例に係る
演算装置の構成を図４に示す。
【００５２】図４において、４１は定数１又は−１の選
択のための第１の選択回路、４２は第１の選択回路４１
を制御するための第１の選択制御回路、４３は２入力の
加算器、４４は入力データＢの０判定を行うための０判
定回路、４５は入力データＢと加算器４３の出力とのい
ずれかを選択するための第２の選択回路、４６は第２の
選択回路４５を制御するための第２の選択制御回路であ
る。
【００５３】まず、図８（ａ）に示す演算１を実行する
場合の動作を説明する。
【００５４】第１の選択回路４１は、第１の選択制御回
路４２からの制御信号に従って、入力データＢの最上位
ビットが０である場合すなわち入力データＢが正又は０
である場合には１を、入力データＢの最上位ビットが１
である場合すなわち入力データＢが負である場合には−
１を各々出力する。加算器４３は、入力データＢと第１
の選択回路４１の出力とを加算する。したがって、加算
器４３は、入力データＢが正又は０ならばＢ＋１を、負
ならばＢ−１を各々出力する。
【００５５】一方、０判定回路４４は、入力データＢの
０判定を行い、Ｂ＝０のとき１をフラグとして出力す
る。このフラグは、入力データＡの最下位ビットととも
に第２の選択制御回路４６に入力される。第２の選択回
路４５は、第２の選択制御回路４６からの制御信号に従
って、入力データＡの最下位ビットが１であるか又は０
判定回路４４からのフラグが１である場合、すなわち入
力データＡが奇数であるか又は入力データＢが０である
場合には入力データＢを選択し、それ以外の場合には加
算器４３の出力すなわちＢ＋１又はＢ−１を選択する。
【００５６】以上の動作により、図４の演算装置で図８
（ａ）に示す演算１を実行することができる。
【００５７】次に、図８（ｂ）に示す演算２を実行する
場合の動作を説明する。
【００５８】第１の選択回路４１は、第１の選択制御回
路４２からの制御信号に従って、入力データＢの最上位
ビットが０である場合すなわち入力データＢが正又は０
である場合には−１を、入力データＢの最上位ビットが
１である場合すなわち入力データＢが負である場合には
１を各々出力する。加算器４３は、入力データＢと第１
の選択回路４１の出力とを加算する。したがって、加算
器４３は、入力データＢが正又は０ならばＢ−１を、負
ならばＢ＋１を各々出力する。
【００５９】一方、０判定回路４４は、入力データＢの
０判定を行い、Ｂ＝０のとき１をフラグとして出力す
る。第２の選択回路４５は、第２の選択制御回路４６か
らの制御信号に従って、入力データＡの最下位ビットが
１であるか又は０判定回路４４からのフラグが１である
場合、すなわち入力データＡが奇数であるか又は入力デ
ータＢが０である場合には入力データＢを選択し、それ
以外の場合には加算器４３の出力すなわちＢ−１又はＢ
＋１を選択する。
【００６０】以上の動作により、図４の演算装置で図８
（ｂ）に示す演算２を実行することができる。
【００６１】（実施例４）本発明の第４の実施例に係る
演算装置の構成を図５に示す。
【００６２】図５において、５１は入力データＢに１を
加算するための加算器、５２は入力データＢから１を減
算するための減算器、５３は入力データＢの０判定を行
うための０判定回路、５４は入力データＢと加算器５１
の出力と減算器５２の出力とのいずれか１つを選択する
ための選択回路、５５は選択回路５４を制御するための
選択制御回路である。
【００６３】まず、図８（ａ）に示す演算１を実行する
場合の動作を説明する。
【００６４】加算器５１はＢ＋１を、減算器５２はＢ−
１を各々出力する。一方、０判定回路５３は、入力デー
タＢの０判定を行い、Ｂ＝０のとき１をフラグとして出
力する。このフラグは、入力データＡの最下位ビットと
ともに選択制御回路５５に入力される。
【００６５】選択制御回路５５は、入力データＡの最下
位ビットが１であるか又は０判定回路５３からのフラグ
が１である場合、すなわち入力データＡが奇数であるか
又は入力データＢが０である場合には、選択回路５４が
入力データＢを選択するように該選択回路５４を制御す
る。また、入力データＡの最下位ビットが０でありかつ
０判定回路５３からのフラグが０である場合、すなわち
入力データＡが偶数でありかつ入力データＢが０でない
場合には、入力データＢの最上位ビットが０ならば（入
力データＢが正ならば）加算器５１の出力Ｂ＋１を、入
力データＢの最上位ビットが１ならば（入力データＢが
負ならば）減算器５２の出力Ｂ−１をそれぞれ選択回路
５４に選択させる。
【００６６】以上の動作により、図５の演算装置で図８
（ａ）に示す演算１を実行することができる。
【００６７】次に、図８（ｂ）に示す演算２を実行する
場合の動作を説明する。
【００６８】加算器５１はＢ＋１を、減算器５２はＢ−
１を各々出力する。一方、０判定回路５３は、入力デー
タＢの０判定を行い、Ｂ＝０のとき１をフラグとして出
力する。
【００６９】選択制御回路５５は、入力データＡの最下
位ビットが１であるか又は０判定回路５３からのフラグ
が１である場合、すなわち入力データＡが奇数であるか
又は入力データＢが０である場合には、入力データＢを
選択するように選択回路５４を制御する。また、入力デ
ータＡの最下位ビットが０でありかつ０判定回路５３か
らのフラグが０である場合、すなわち入力データＡが偶
数でありかつ入力データＢが０でない場合には、入力デ
ータＢの最上位ビットが０ならば（入力データＢが正な
らば）減算器５２の出力Ｂ−１を、入力データＢの最上
位ビットが１ならば（入力データＢが負ならば）加算器
５１の出力Ｂ＋１をそれぞれ選択回路５４に選択させ
る。
【００７０】以上の動作により、図５の演算装置で図８
（ｂ）に示す演算２を実行することができる。
【００７１】なお、上記各実施例においては入力データ
Ｂが０の場合に０判定回路１３，３３，４４，５３がフ
ラグを１に設定するものとしたが、入力データＢが０の
場合にフラグを０に設定するようにしてもよい。
【００７２】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、第１の入力データＢの正負０と、第２の入力データ
Ａの偶奇とに応じて、第１の入力データＢに１を加算し
て出力する、第１の入力データＢから１を減算して出力
する又は第１の入力データＢをそのまま出力するという
条件分岐演算を単一の命令に基づいて１サイクルで実行
できるハードウェア構成を採用したので、データの量子
化及び逆量子化の処理に必要な条件分岐演算を高速に実
行できる演算装置を実現できる。また、条件分岐命令を
用いる場合に比べて、プログラムの格納エリアを縮小で
きる。
【００７３】特に、請求項１の発明によれば、２入力加
算器が１個で済むので、ハードウェア規模を縮小でき
る。
【００７４】また、請求項４の発明によれば、最終段に
のみ選択回路を備えた回路構成を採用したので、内部処
理の完全並列化が図られる結果、演算が高速化される。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る演算装置の構成を
示すブロック図である。
【図２】図１中の加算器の入力の詳細を示すブロック図
である。
【図３】本発明の第２の実施例に係る演算装置の構成を
示すブロック図である。
【図４】本発明の第３の実施例に係る演算装置の構成を
示すブロック図である。
【図５】本発明の第４の実施例に係る演算装置の構成を
示すブロック図である。
【図６】従来の信号処理プロセッサの算術論理演算部の
基本構成を示すブロック図である。
【図７】図６の算術論理演算部の構成による画像データ
の復号化処理の内容を示すデータフロー図である。
【図８】（ａ）及び（ｂ）は、図７中のミスマッチ制御
部において実行される条件分岐演算の内容を示す図であ
る。
【符号の説明】
１１，１４ 選択回路 １２ 加算器 １３ ０判定回路 １５ 選択制御回路 ３１，３４ 選択回路 ３２ 加算器 ３３ ０判定回路 ３５ 選択制御回路 ４１，４５ 選択回路 ４２，４６ 選択制御回路 ４３ 加算器 ４４ ０判定回路 ５１ 加算器 ５２ 減算器 ５３ ０判定回路 ５４ 選択回路 ５５ 選択制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 7/30 Ｚ 8522−5Ｊ Ｈ０４Ｎ 7/24 Ｈ０４Ｎ 7/13 Ｚ (72)発明者 荒木 敏之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 データの量子化及び逆量子化の処理にお
    いて、第１の入力データの正負０と、第２の入力データ
    の偶奇とに応じて、前記第１の入力データに１を加算し
    て出力する、前記第１の入力データから１を減算して出
    力する又は前記第１の入力データをそのまま出力すると
    いう条件分岐演算を実行するための演算装置であって、 前記第１の入力データの最上位ビットを入力し、第１の
    制御信号に従い、前記第１の入力データの最上位ビット
    と該第１の入力データの最上位ビットの反転とのうちい
    ずれかを選択して出力するための第１の選択回路と、 前記第１の入力データと前記第１の選択回路の出力とを
    入力し、前記第１の入力データの最下位ビットには１
    を、該第１の入力データの他の全てのビットには前記第
    １の選択回路の出力を各々加算して、その加算結果を出
    力するための加算器と、 前記第１の入力データと前記加算器の出力とを入力し、
    第２の制御信号に従い、前記第１の入力データと前記加
    算器の出力とのうちいずれかを選択して前記演算装置の
    出力として出力するための第２の選択回路と、 前記第１の入力データを入力し、該第１の入力データが
    ０であるかどうかを判定し、０である場合にはフラグを
    立てるための０判定回路と、 前記第２の入力データの最下位ビットと前記０判定回路
    からのフラグとを入力し、前記第２の入力データの最下
    位ビットが１であるか又は前記０判定回路からのフラグ
    が立てられている場合には前記第２の選択回路が前記第
    １の入力データを選択し、それ以外の場合には前記第２
    の選択回路が前記加算器の出力を選択するように、前記
    第２の制御信号を前記第２の選択回路へ供給するための
    選択制御回路とを備えたことを特徴とする演算装置。
  2. 【請求項２】 データの量子化及び逆量子化の処理にお
    いて、第１の入力データの正負０と、第２の入力データ
    の偶奇とに応じて、前記第１の入力データに１を加算し
    て出力する、前記第１の入力データから１を減算して出
    力する又は前記第１の入力データをそのまま出力すると
    いう条件分岐演算を実行するための演算装置であって、 前記第１の入力データの最上位ビットを入力し、第１の
    制御信号に従い、前記第１の入力データの最上位ビット
    と該第１の入力データの最上位ビットの反転とのうちい
    ずれかを選択して出力するための第１の選択回路と、 定数データである−１と前記第１の入力データと前記第
    １の選択回路の出力とを入力し、前記定数データと前記
    第１の入力データとを加算し、更にその加算結果の最下
    位ビットから最上位ビットの方向へ数えて２ビット目に
    前記第１の選択回路の出力を加算して、その加算結果を
    出力するための加算器と、 前記第１の入力データと前記加算器の出力とを入力し、
    第２の制御信号に従い、前記第１の入力データと前記加
    算器の出力とのうちいずれかを選択して前記演算装置の
    出力として出力するための第２の選択回路と、 前記第１の入力データを入力し、該第１の入力データが
    ０であるかどうかを判定し、０である場合にはフラグを
    立てるための０判定回路と、 前記第２の入力データの最下位ビットと前記０判定回路
    からのフラグとを入力し、前記第２の入力データの最下
    位ビットが１であるか又は前記０判定回路からのフラグ
    が立てられている場合には前記第２の選択回路が前記第
    １の入力データを選択し、それ以外の場合には前記第２
    の選択回路が前記加算器の出力を選択するように、前記
    第２の制御信号を前記第２の選択回路へ供給するための
    選択制御回路とを備えたことを特徴とする演算装置。
  3. 【請求項３】 データの量子化及び逆量子化の処理にお
    いて、第１の入力データの正負０と、第２の入力データ
    の偶奇とに応じて、前記第１の入力データに１を加算し
    て出力する、前記第１の入力データから１を減算して出
    力する又は前記第１の入力データをそのまま出力すると
    いう条件分岐演算を実行するための演算装置であって、 １と−１とを各々第１及び第２の定数データとして入力
    し、第１の制御信号に従い、前記第１及び第２の定数デ
    ータのうちいずれかを選択して出力するための第１の選
    択回路と、 前記第１の入力データの最上位ビットを入力し、該第１
    の入力データの最上位ビットが１であるか０であるかに
    応じて前記第１の選択回路における選択を制御するよう
    に、前記第１の制御信号を前記第１の選択回路へ供給す
    るための第１の選択制御回路と、 前記第１の入力データと前記第１の選択回路の出力とを
    入力し、該第１の入力データと該第１の選択回路の出力
    とを加算して、その加算結果を出力するための加算器
    と、 前記第１の入力データと前記加算器の出力とを入力し、
    第２の制御信号に従い、前記第１の入力データと前記加
    算器の出力とのうちいずれかを選択して前記演算装置の
    出力として出力するための第２の選択回路と、 前記第１の入力データを入力し、該第１の入力データが
    ０であるかどうかを判定し、０である場合にはフラグを
    立てるための０判定回路と、 前記第２の入力データの最下位ビットと前記０判定回路
    からのフラグとを入力し、前記第２の入力データの最下
    位ビットが１であるか又は前記０判定回路からのフラグ
    が立てられている場合には前記第２の選択回路が前記第
    １の入力データを選択し、それ以外の場合には前記第２
    の選択回路が前記加算器の出力を選択するように、前記
    第２の制御信号を前記第２の選択回路へ供給するための
    第２の選択制御回路とを備えたことを特徴とする演算装
    置。
  4. 【請求項４】 データの量子化及び逆量子化の処理にお
    いて、第１の入力データの正負０と、第２の入力データ
    の偶奇とに応じて、前記第１の入力データに１を加算し
    て出力する、前記第１の入力データから１を減算して出
    力する又は前記第１の入力データをそのまま出力すると
    いう条件分岐演算を実行するための演算装置であって、 前記第１の入力データと定数データである１とを入力
    し、該第１の入力データと該定数データとを加算して、
    その加算結果を出力するための加算器と、 前記第１の入力データと定数データであるとを入力し、
    該第１の入力データから該定数データを減算して、その
    減算結果を出力するための減算器と、 前記第１の入力データと前記加算器及び減算器の出力と
    を入力し、制御信号に従い、前記第１の入力データと前
    記加算器の出力と前記減算器の出力とのうちいずれか１
    つを選択して前記演算装置の出力として出力するための
    選択回路と、 前記第１の入力データを入力し、該第１の入力データが
    ０であるかどうかを判定し、０である場合にはフラグを
    立てるための０判定回路と、 前記第２の入力データの最下位ビットと前記０判定回路
    からのフラグと前記第１の入力データの最上位ビットと
    を入力し、前記第２の入力データの最下位ビットが１で
    あるか又は前記０判定回路からのフラグが立てられてい
    る場合には前記選択回路が前記第１の入力データを選択
    し、それ以外の場合には前記第１の入力データの最上位
    ビットが１であるか０であるかに応じて前記選択回路が
    前記加算器の出力又は前記減算器の出力を選択するよう
    に、前記制御信号を前記選択回路へ供給するための選択
    制御回路とを備えたことを特徴とする演算装置。
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