JPH0748203B2 - ３次元デバイスを用いた正方行列乗算器 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は行列乗算器、特に正方行列の乗算を高速で行
なうための３次元デバイスを用いた正方行列乗算器の構
成に関する。

［従来の技術および発明が解決しようとする課題］ 科学計算などにおける数値演算処理の１つに正方行列の
乗算がある。従来においては、このような正方行列の乗
算はコンピュータを用いてソフトウェアに従って行なわ
れていた。しかしながら、ソフトウェアで正方行列の乗
算を行なう場合、メモリまたはレジスタからのデータの
読出、読出したデータの乗算および加算、演算結果のメ
モリまたはレジスタへの格納というステップが必然的に
必要とされるため、演算時間が長くなり、高速処理を行
なうことができないという問題がある。

一方において、スカラ演算器等を用いてハードウェア的
にディスクリートな行列演算器を構成した場合、各演算
器間を接続する配線数が行列の要素数に応じて増大する
とともに、装置構成が大規模となりまた複雑化する。さ
らに、データ（行列要素）入力回路から演算結果（乗算
結果）出力回路までの配線長が長くなり、信号伝搬遅延
が生じ、高速で行列の乗算を行なうことができなくなる
という問題が発生する。

したがって、ハードウェア構成により高速で行列演算を
行なうことのできるコンパクトな構成の正方行列乗算器
の実現が強く望まれていた。

この発明は上述のような技術背景に鑑みてなされたもの
であり、正方行列の乗算を高速で行なうことのできるコ
ンパクトな構成の正方行列乗算器を提供することを目的
とする。

［課題を解決するための手段］ この発明に係る正方行列乗算器は、行および列状に配列
され、各々が第１の正方行列の対応する要素を記憶する
複数の記憶素子からなる第１の記憶手段と、行および列
状に配列され、各々が第２の正方行列の対応する要素を
記憶する複数の記憶素子からなる第２の記憶手段と、行
および列状に配列され、各々が上記第１の正方行列と上
記第２の正方行列の乗算結果の対応する要素を記憶する
複数の記憶素子からなる第３の記憶手段と、上記第１の
記憶手段のうち上記第１の正方行列のｉ行ｋ列（i,kは
共に自然数）の要素を格納する記憶素子位置および上記
第２の記憶手段のうち上記第２の正方行列のｋ行ｊ列の
要素を格納する記憶素子位置をそれぞれ指定する情報を
発生するとともに、上記第３の記憶手段のｉ行ｊ列の記
憶素子位置を示す情報を発生するポインタ手段と、上記
ポインタ手段により指定された第１および第２の記憶手
段の記憶素子内容を読出して乗算する手段と、上記乗算
手段出力と上記ポインタ手段で指定された第３の記憶手
段の記憶素子内容とを加算するとともに、該加算結果を
上記ポインタ手段で指定された同一の上記第３の記憶手
段の記憶素子内へ格納する加算手段とを備え、かつ上記
第1,第２および第３の記憶手段、上記ポインタ手段、上
記乗算手段ならびに上記加算手段を同一基板上に積層さ
れた複数層の半導体層上に形成して３次元デバイスを構
成したものである。

好ましくは、上記第１の記憶手段は、各行それぞれをシ
フトレジスタで構成し各シフトレジスタ内容が行方向へ
巡回シフトするように構成されている。

また、好ましくは上記第２の記憶手段はシフトレジスタ
で構成され、該シフトレジスタ内容は列方向に巡回シフ
トするように構成されている。

またさらに、好ましくは、上記第２の記憶手段の列方向
のシフト動作は、上記第１の記憶手段における行方向の
シフトが各行の要素を１回巡回させたときに１度列方向
にシフトされるように構成される。

また、上記第１の記憶手段のシフトレジスタは、各記憶
素子の対角線上の記憶素子内容が読出されるように上記
ポインタ手段により指定され、この状態が初期状態とさ
れる。

［作用］ 行列乗算を行なうのに必要とされる機能ブロックが積層
されて３次元デバイスを構成しているため、各機能ブロ
ックの対応する素子を平面図的に見て重なり合うように
配置することが可能となり、各機能ブロック間の接続配
線を、ディスクリート構成の場合と異なり、外部へ取出
す必要がなく、内部配線のみで構成することができ、配
線数および配線長を必要最少限の値にすることができる
とともに、内部配線が錯綜することもなく、コンパクト
な構成の高速正方行列乗算器を得ることができる。特
に、シフトレジスタを用いて第１および第２の記憶手段
を構成することにより、異なる行列の各要素間の接続配
線および各要素の選択構成は最も単純な構成となりかつ
配線長を最小値にすることが可能となる。

［発明の実施例］ 第１図はこの発明の一実施例である正方行列乗算器の全
体の概略構成を示す図であり、４×４（４行４列）の正
方行列A,Bの乗算を行なうための構成を６層構造の３次
元デバイスで実現した場合を一例として示す図である。

第１図を参照して、この発明に従う３次元デバイスを用
いた正方行列乗算器は、第１の記憶ブロック１と、第２
の記憶ブロック２と、第１および第２の記憶ブロック1,
2におけるアクセスされるべき記憶素子の位置情報を発
生するとともに第３の記憶ブロック６におけるアクセス
されるべき記憶素子位置情報を発生するポインタブロッ
ク３と、第１および第２の記憶ブロック1,2から読出さ
れた情報を掛算する乗算器ブロック４と、乗算器ブロッ
ク４出力と第３の記憶ブロック６のうちポインタブロッ
ク３により指定された記憶素子の内容との加算を行なう
加算器ブロック５と、加算器ブロック５出力を記憶する
第３の記憶ブロック６と、各機能ブロックにおける動作
を制御するためのタイミング制御信号を発生する制御信
号発生ブロック７とから構成される。第１の記憶ブロッ
ク１は、４行４列の正方行列Ａの各要素を記憶する。第
２の記憶ブロック２は、第２の４行４列の正方行列Ｂの
各要素を記憶する。ポインタブロック３は、第１および
第２の正方行列A,Bのうち乗算されるべき要素を格納し
ている記憶素子位置情報を発生するとともに、該乗算結
果が格納されるべき第３の記憶ブロック６における記憶
素子位置情報を発生する。乗算器ブロック４は、第１の
正方行列Ａと第２の正方行列Ｂの選択された要素の乗算
を行ない、加算器ブロック５へ与える。加算器ブロック
５は、乗算器ブロック４で乗算された結果とポインタブ
ロック３で選択された第３の記憶ブロックの記憶素子か
らの情報とを加算し、かつ該加算結果をもとの記憶素子
位置へ格納する。第３の記憶ブロック６は、第１の正方
行列Ａと第２の正方行列Ｂの乗算結果を各行列要素対応
に格納する。

制御信号発生回路７は、クロック信号CLKをカウントと
し、カウント値が4,8,12に達するごとにパルス信号を発
生する16進カウンタ71と、16進カウンタ71からの４カウ
ント出力、８カウント出力および12カウント出力を受け
る３入力ORゲート72と、ORゲート72出力を反転するイン
バータ73と、クロック信号CLKとインバータ73出力とを
受けるANDゲート74と、ORゲート72出力とクロック信号C
LKとを受けるANDゲート75とを含む。ANDゲート74出力は
第１の記憶ブロック１におけるシフト動作タイミング信
号を与える。ANDゲート75出力は第２の記憶ブロック２
におけるシフト動作タイミング信号を与える。またクロ
ック信号CLKはポインタブロック３におけるシフト動作
タイミングを与えるとともに、第３の記憶ブロック６に
おけるデータの読出および書込動作タイミング信号を与
える。16進カウンタ71はリセット信号RESETに応答して
リセットされる。このリセット信号RESETは、また第１
の記憶ブロック１、第２の記憶ブロック２におけるデー
タの更新および巡回動作を選択するための選択信号SELE
CTとして用いられる。またこのリセット信号RESETはポ
インタブロック３および第３の記憶ブロック６における
リセット信号としても用いられる。

上述の構成において、各機能ブロック１〜６は同一基板
上に積層され３次元デバイスを構成している。この第１
図に示される実施例においては、各機能ブロック１〜６
は互いに異なる半導体層に形成され、６層の３次元デバ
イスを構成している。制御信号発生回路７は、外部回路
として設けられるか、またはいずれかの機能ブロックと
同一半導体層上に設けられる。

上述のような３次元デバイスの構造はSOI（シリコン・
オン・インシュレータ）技術を用いて実現することがで
きる。したがって、各機能ブロック間の配線は、各機能
ブロックが設けられている半導体層間を分離する絶縁層
に設けられたバイアホールを介して接続される。次に各
機能ブロックの具体的構成について第２図ないし第７図
を参照して説明する。

まず、第２図を参照して、第１の記憶ブロックの構成に
ついて説明する。第２図を参照して、第１の記憶ブロッ
ク１は、４行４列の正方行列の各要素をそれぞれ対応し
て記憶するために、４行４列の行列状に配置されたレジ
スタA11〜A44を備える。レジスタAijは初期状態として
行列Ａのｉ行ｊ列成分を記憶する。各行のレジスタAi1
〜Ai4（ｉ＝１〜４）は行方向に巡回シフト可能なシフ
トレジスタを構成する。各レジスタAijの内容はシフト
信号SHIFTの立上がりエッジに応答して１ビットずつ隣
接するシフトレジスタにシフトされる。各行の入力部に
は、新しいデータa_iを受けるか、既に記憶されている行
列要素データを巡回させて通過させるかを選択するため
のセレクタ12が設けられる。セレクタ12は新しいデータ
と巡回データのいずれを通過させるかの動作がセレクト
信号SELECTにより制御される。各レジスタAij出力は第
３層のポインタブロックへ伝達される。第１の記憶ブロ
ック１へ与えられるシフト信号SHIFTはインバータ73出
力とクロック信号CLKとのANDをとることにより与えられ
るため、クロック信号CLKの立上がりエッジごとにレジ
スタ内容が行方向へ１ビットシフトするとともに、第４
番目のクロック時にはシフト動作は生じないようにされ
ている。

第３図は第２の記憶ブロックの具体的構成を示す図であ
り、４×４の第２の正方行列Ｂの各要素を記憶するよう
に、４行４列の行列状にレジスタB11〜B44が配列され
る。第２の記憶ブロックのレジスタBijは第１の記憶ブ
ロックのレジスタAijと対応するように設けられている
が、第３図に示す構成においては、レジスタBijは列方
向に記憶内容が巡回し得るように構成されている。すな
わち、第２図に示される第１の記憶ブロックにおいては
行方向にシフトレジスタが構成されている一方、第３図
に示される第２の記憶ブロックにおいては、列方向に１
つのシフトレジスタが構成される。各列のデータ入力部
には、セレクト信号SELECTに応答して、新しいデータbi
を入力するか、既に書込まれている行列要素データを巡
回させて通過させるかのいずれかの動作を行なうセレク
タ22が設けられる。セレクタ22はセレクト信号SELECTが
“L"の場合巡回データを選択的に通過させ、セレクト信
号SELECTが“H"レベルのとき、新しいデータbiを選択的
に通過させる。このセレクタ22の構成および動作は第２
図に示されるセレクタ12と同様である。各レジスタBij
出力は第３層のポインタブロックへ伝達される。レジス
タBijの内容は４クロック毎に１ビット列方向にシフト
される。

第４図はポインタブロックの具体的構成を示す図であ
り、各列に対応して４つのサブブロックP1〜P4が同一構
成を有して設けられる。第１行に対応するポインタサブ
ブロックP1は、行方向に巡回シフト可能な４ビットのシ
フトレジスタから構成される。このサブブロックP1にお
けるレジスタP1iは、第１の記憶ブロックにおける第１
行のレジスタのうちどのレジスタ出力を選択して第４層
へ送出するかを選択し、かつ第２層における第２の記憶
ブロックの第１行のどのレジスタ出力を選択して第４層
へ伝達するかを選択するとともに、第６層に含まれる第
３の記憶ブロックのレジスタ出力のうちどのレジスタ出
力を選択して第５層の加算器ブロックへ伝達するかを決
定する。第１行のサブブロックP1において、各ポインタ
レジスタP1i出力はスイッチングトランジスタSW1iのゲ
ートに接続されるとともに、このポインタ出力は第６層
の第３の記憶ブロックへ伝達される。選択スイッチSW1i
は第１の記憶ブロックからのレジスタA1i出力と第２の
記憶ブロックのレジスタB1i出力を受ける。第１の記憶
ブロックのレジスタA1iおよび第２の記憶ブロックの１
行目のレジスタB1i（ｉ＝１〜４）が対をなして選択さ
れて第４層の乗算器ブロックへ乗算されるべきデータa
1,b1として伝達される。この構成においては、各記憶ブ
ロックにおける同一行および同一列に位置するレジスタ
出力が第４層へ伝達される構成となる。各ポインタレジ
スタはリセット信号RESETによりリセットされ、かつシ
フト信号SHIFTに応答してその記憶内容がシフト１ビッ
トずつ行方向にシフトされる。このポインタブロックP1
へ与えられるシフト信号は制御信号発生回路７からのク
ロック信号でありしたがって各クロック信号CLKの立上
がりごとにポインタレジスタP1iの内容が１ビットずつ
行方向にシフトされる。他のサブブロックP2〜P4の構成
も同一であり、サブブロックP2からは第１および第２の
記憶ブロックの第２行目のレジスタA2i,B2i（ｉ＝１〜
４）が対をなして選択されて第４層の乗算器ブロックへ
伝達される。第３のサブブロックP3においは、第１の記
憶ブロックの第３行目のレジスタA3i,第２の記憶ブロッ
クの第３行目のレジスタB3iが対をなして選択されてそ
のレジスタ内容が第４層の乗算器へ与えられる。第４の
サブブロックP4は、第１の記憶ブロックおよび第２の記
憶ブロックの第４行目のレジスタA4i,B4iを選択し、そ
の出力を第４層の乗算器へ与える。サブブロックP2〜P4
からのポインタ出力は第１のサブブロックP1と同様に第
６層の第３の記憶ブロックへも与えられる。各ブロック
におけるリセット信号およびシフト信号が与えられるタ
イミングは第１のサブブロックP1と同様であり、同様の
シフト動作およびリセット動作を行なう。

また上述のポインタの構成において、各ポインタの内容
はシフト信号SHIFTに応答して１ビットずつ行方向にシ
フトされるが、リセット信号RESETに応答して各レジス
タは次のようにセットされる。

すなわち、リセット時においては、４行４列の構成にお
いて対角線要素のレジスタのみが１にセットされる。

第５図を参照して、乗算器ブロックは、各行対応に設け
られた乗算器MPY1〜MPY4から構成される。乗算器MPY1は
第３層のポインタブロック（サブブロックP1）で選択さ
れた第１行のデータa1とb1との乗算を行ない、乗算結果
m1を第５層の加算器ブロックへ出力する。乗算器MPY2は
同様にポインタブロック（正確にはサブブロックP2）で
選択された第２行の要素a2,b2を第３層を介して受け、
その乗算結果m2＝a2・b2を第５層の加算器ブロックへ出
力する。同様に乗算器MPY3は第３層のポインタブロック
（サブブロックP3）で選択された第３行の行列要素a3,b
3の積をとり、その乗算結果m3を第５層の加算器ブロッ
クへ与え、乗算器MPY4はポインタブロックP4で選択され
た行列要素a4とb4出力とを受けて乗算し、該乗算結果m4
を第５層の加算器ブロックへ伝達する。

第６図を参照して、加算器ブロックは、各行対応に設け
られた加算器ADD1〜ADD4から構成される。加算器ADD1は
第４層の乗算器MPY1出力m1と第６層の第３の記憶ブロッ
クのポインタ（サブブロックP1）により選択された第１
行のレジスタ出力C1-out出力とを受けて加算し、この加
算結果C1-inを再びもとの第３の記憶ブロックの記憶素
子へ格納する。加算器ADD2は、第４層の乗算器MPY2出力
m2と、第６層の第３の記憶ブロックの第２行のデータの
うちポインタ（サブブロックP2）により選択された出力
C2-outとを加算し、該加算結果C2-inを再びもとの記憶
素子位置へ格納する。加算器ADD3は第４層の乗算器MPY3
出力m3と第３の記憶ブロックの第３行の要素のうちポイ
ンタ（サブブロックP3）により選択されたレジスタ出力
C3-out出力とを加算し、この加算結果C3-inを再び選択
された記憶素子位置へ書込む。加算器ADD4は、第４層の
乗算器MPY4出力m4と第３の記憶ブロックの第４行のレジ
スタ出力のうちポインタ（サブブロックP4）により選択
された出力C4-out出力との加算を行ない、この加算結果
C4-inを再びもとの第３の記憶ブロックの第４行のもと
の記憶素子位置へ格納する。

第７図を参照して、第３の記憶ブロック６の構成につい
て説明する。第３の記憶ブロック６は、各行対応に設け
られたブロックC1〜C4から構成される。各ブロックC1〜
C4はそれぞれ同一の構成を有し、各ブロックは４つのレ
ジスタCijを有する。各レジスタCijの入出力部には、第
３層からのポインタ出力Pij出力に応答してオン状態と
なり対応のレジスタCijの入力部を第５層の対応する加
算器出力に結合するとともにレジスタCij出力部を対応
する加算器の入力部に結合するトランジスタスイッチTS
ijが設けられる。各レジスタCijは、クロック信号CLKの
立上がりに応答してその内容を出力し、クロック信号CL
Kの立下がりに応答して与えられたデータを書込み、リ
セット信号RESETの“H"レベルへの移行に応答してリセ
ットされ、各レジスタCij内容がクリアされる。この構
成において、各ブロックC1〜C4の各々はそれぞれ対応す
る加算器ADD1〜ADD4とデータの授受を行なう構成とな
る。

第８図は、第２図ないし第７図を参照して説明した３次
元デバイスを用いた乗算器の構成のうちｉ行に沿って切
断した構成を示す図である。第８図から見られるよう
に、正方行列乗算器をｂ層の３次元デバイス構造とする
ことにより、各行の対応する構成要素を垂直方向に積層
することができ、平面図的に見て重なり合うように配置
することができ、各回路構成を接続する配線が錯綜する
こともなく、配線数を最小にしてコンパクトな構成の３
次元構造の正方行列乗算器が実現されている。上述の構
成により、各行列要素記憶部分から乗算結果を記憶する
記憶部分までの配線長を最小とすることができ、また各
回路構成がハードウェアで構成されているため、高速で
乗算を行なうことが可能となる。

次に第２図ないし第８図を参照して、この発明の一実施
例である正方行列乗算器の動作について説明する。ここ
で、第９図に動作波形図を示し、第10図に第１の記憶ブ
ロックおよび第２の記憶ブロックにおけるレジスタ内容
のシフト動作を具体的に示す。

（１）初期設定 まず、リセット信号RESETを“H"レベルにする。これに
より、セレクタ12,22はそれぞれ新しく外部から与えら
れるデータを通過させる状態となる。次に、計算すべき
行列A,Bの要素に対応するデータa1〜a4,データb1〜b4の
値を設定し、クロック信号CLKに応答して第１の記憶ブ
ロック1,第２の記憶ブロック２の各レジスタAij,Bijに
行列A,Bの対応する要素の値をセットする。この状態は
第10図における初期値の状態で示される。今リセット信
号RESETは“H"レベルにあり、第３の記憶ブロック６に
おけるレジスタCij、および16進カウンタ71はクリアさ
れており、その記憶内容およびカウンタ値は０である。
これと同時に、ポインタブロック３に含まれるポインタ
レジスタPijは、その対角線要素のみがすなわちPiiのみ
が“H"レベルを出力するようにセットされる。第10図に
おいて、破線より上は行列Ｂ、すなわち第２層における
第２の記憶ブロックの各レジスタの初期設定状態および
それ以降のシフト動作を示し、破線より下の部分は第１
の記憶ブロックにおける行列Ａの各要素のシフト動作を
示している。したがって初期設定状態においては、第10
図において初期値として示される状態が各レジスタAij,
Bijにセットされている。またポインタレジスタPijがリ
セット信号RESETによりリセットされているため、第10
図において数字の下にアンダーラインを引いて示されて
いる部分の出力が選択される状態となっている。ここで
また第10図において、４行４列の構成のうち、ｉ行ｊ列
の位置は各レジスタAij,Bijを表わしており、各位置に
示されている数字（kl）は入力された行列のｋ行ｌ列の
要素を表わしている。

（２）乗算 リセット信号RESETを“L"レベルとし、クロック信号CLK
を動作させることにより、このクロック信号CLKに応答
して行列の乗算を行なう。

まずリセット信号RESETを“L"とする。これによ
り、セレクタ12,22は、外部データを受け付けず、内部
データを巡回させる。また、ポインタブロックにおける
対角線上のポインタPii出力を受けるスイッチSWiiがす
べてオン状態となり、第１の記憶ブロックからの対角線
要素aiiと第２の記憶ブロックの対角線要素biiとがそれ
ぞれ出力され、乗算器へ与えられる。乗算器MPY1〜MPY4
はそれぞれ与えられた行列要素の乗算を行なって第５層
の加算器へ与える。加算器ブロックに含まれるレジスタ
はポインタレジスタ出力に応答してCiiの対角線部分が
選択されているため、加算器ADD1〜ADD4の出力は ADD1＝a11×b11＋c11 ADD2＝a22×b22＋c22 ADD3＝a33×b33＋c33 ADD4＝a44×b44＋c44 となる。クロック信号CLKが“L"へ立下がると、第３の
記憶ブロックのレジスタCiiへ各対応の値が書込まれ、
そこでラッチされる。このクロック信号の立下がりに応
答して16進カウンタ71のカウント値が１つ進み１とな
る。

再びクロック信号CLKが立上がると、それに応答し
て、第１の記憶ブロックにおけるレジスタAijの内容が
１ビットずつ行方向にシフトされる。同時にポインタブ
ロックに含まれるポインタレジスタPijの出力も１ビッ
トずつ行方向へシフトされる。この結果、第１の記憶ブ
ロックにおけるレジスタAijの記憶内容は第10図のに
示す状態となる。一方において、記憶ブロック２におけ
る記憶内容は、そのシフト信号は16進カウンタ71のカウ
ント数が４となるごとに発生されるため、記憶ブロック
２における行列Ｂの記憶内容は変化しない。したがっ
て、加算器ADD1〜ADD4出力は、 ADD1＝a11×b12＋c12 ADD2＝a22×b23＋c23 ADD3＝a33×b34＋c34 ADD4＝a44×b41＋c41 となる。クロック信号CLKが“L"に移行すると、これら
の加算結果が、それぞれポインタレジスタにより選択さ
れた第３の記憶ブロックのレジスタC12,C23,C34,C41に
ラッチされる。また16進カウンタ71におけるカウント値
は１つインクリメントされ、２となる。

次に、クロック信号CLKが“H"へ移行すると、第１
の記憶ブロック１のレジスタAijの内容は１ビットずつ
行方向にシフトし、かつポインタレジスタPijの内容は
１ビットずつ行方向へシフトする。このとき、第２の記
憶ブロック２のレジスタBijの内容はシフトされず、初
期状態を保持している。この結果、ポインタレジスタPi
jにより選択されたレジスタAij,Bij,Cijがそれぞれステ
ップで選択されたレジスタと行方向に隣接するレジス
タとなる。したがって、加算器ADDi出力は、 ADD1＝a11×b13＋c13 ADD2＝a22×b24＋c24 ADD3＝a33×b31＋c31 ADD4＝a44×b42＋c42 となる。クロック信号CLKが“L"へ移行すると、この加
算器ADDi出力がそれぞれ第３のポインタレジスタPijに
より選択されているレジスタC13,C24,C31,C42にラッチ
される。16進カウンタ71のカウント値はこのクロック信
号の変化に応答して３となる。

クロック信号CLKが“H"となると、上述のステップ
と同様にして、第１の記憶ブロックAijの内容は第10図
ので示されるようにその内容が行方向に１ビットずつ
シフトされるとともに、ポインタレジスタPij出力も１
ビットずつ行方向へシフトされる。このとき、まだ16進
カウンタ71のカウント値は３であるため、第２の記憶ブ
ロック２におけるレジスタBijの内容は変化しない。し
たがって、加算器ADDi出力は、 ADD1＝a11×b14＋c14 ADD2＝a22×b21＋c21 ADD3＝a33×b32＋c32 ADD4＝a44×b43＋c43 となる。クロック信号信号CLKが“L"へ移行すると、こ
れらの加算器出力がそれぞれポインタレジスタにより選
択されたレジスタC14,C21,C32,C43へ書込まれ、そこで
ラッチされる。また、16進カウンタ71のカウント値は１
つインクリメントされ４となる。

次にクロック信号CLKが“H"へ移行すると、第１の記
憶ブロック１のシフト信号は、インバータ73およびAND
ゲート74の働きにより与えられず、その記憶内容はシフ
トしない。一方、第２の記憶ブロック２に対するシフト
信号SHIFTは、クロック信号CLKの立上がりに応答してOR
ゲート72出力により発生され、記憶ブロック２における
レジスタBijの内容が列方向に１ビットずつシフトされ
る。また、ポインタブロック３のシフト信号SHIFTはク
ロック信号であり、その内容が１ビットずつ行方向にに
シフトされる。その結果、レジスタAij,Bijおよびポイ
ンタレジスタPijの内容は第10図に示す状態となり、
加算器ADDi出力は、 ADD1＝a12×b21＋c11 ADD2＝a23×b32＋c22 ADD3＝a34×b43＋c33 ADD4＝a41×b14＋c44 となる。クロック信号CLKは“L"へ移行すると、これら
の加算器出力がそれぞれ、ポインタレジスタPijにより
選択されている記憶レジスタC11,C22,C33,C44にそれぞ
れラッチされる。また、16進カウンタ71のカウント値は
５となる。

以下、上述のステップを繰返し、15回クロック信号CLK
を変化させることにより、16回目のクロック信号CLKが
立下がった時点において、第３の記憶ブロックのレジス
タCijには、 Cij＝Σa_ikb_kj,1≦i,k,j≦４ がラッチされている。したがって、第３の記憶ブロック
６においては、正方行列Ａと正方行列Ｂの積結果がラッ
チされていることになる。

なお上述の実施例においては、第３の記憶ブロックにお
けるレジスタCij内容をこの正方行列乗算器より出力す
る方法を示していないが、この乗算結果を出力する回路
構成は、この乗算器の適用分野において決定される。す
なわち、たとえば第１の記憶ブロックおよび第２の記憶
ブロックにおけるレジスタAij,Bijへのデータ入力と同
様に、第３の記憶ブロックのレジスタCijをシフトレジ
スタ構成とすれば、乗算結果出力をベクトル単位で出力
することが可能となる。また、第７層にそのデータ処理
系が存在し、この乗算結果がその処理系で処理される場
合には、レジスタCij出力を並列に第７層へ出力する構
成としてもよい。

さらに、上記実施例においては、各機能ブロックが個々
の半導体層に形成された６層の３次元デバイス構造で正
方行列乗算器を実現した構成について説明したが、この
構成に代えて、いくつかの機能ブロックを１つの半導体
層に構成し、機能ブロック数よりも少ない半導体層から
なる３次元デバイス構成で行列乗算器を実現しても上記
実施例と同様の効果を得ることができる。

またさらに、タイミング信号発生回路７は、この３次元
デバイスが構成されたチップ基板の外部に設ける構成と
してもよいし、また同一基板上に集積する構成の場合に
は、各機能ブロックが構成されている半導体層のいずれ
かの層に集積化することにより集積度を改善することが
できる。

さらに、上記実施例においては、４×４（４行４列）の
正方行列乗算について説明したが、この発明による正方
行列乗算器はその次数が４に限定されず、他の次数の正
方行列においても適用可能である。

［発明の効果］ 以上のようにこの発明によれば、正方行列の乗算に必要
とされる機能ブロック、すなわち第１の正方行列の各要
素を格納する第１の記憶ブロック、第２の正方行列を記
憶する第２の記憶ブロック、乗算結果の正方行列の各要
素を記憶する第３の記憶ブロック、第１の記憶ブロック
および第２の記憶ブロックにおける乗算されるべき要素
を記憶する記憶素子の位置情報を発生するとともに、乗
算結果を格納すべき第３の記憶ブロックの記憶素子位置
情報を発生するポインタブロック、ポインタブロック出
力により選択された第１および第２の記憶ブロックの記
憶素子内容を乗算する乗算ブロック、乗算ブロックで乗
算された乗算結果およびポインタブロックにより指定さ
れた第３の記憶ブロックの記憶素子内容を加算するとと
もに、もとの記憶素子位置へ加算結果を格納する加算ブ
ロックとを同一基板上に積層して３次元デバイス構造と
しているため、簡易かつコンパクトな構成で正方行列乗
算器を実現することができ、かつ配線長および配線数を
必要最少限の値に留めることができ、高速乗算を行なう
ことのできるコンパクトな構成の正方行列乗算器を得る
ことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である正方行列乗算器の全
体の概略構成を示す図である。第２図は、この発明の一
実施例である正方行列乗算器における正方行列の各要素
を記憶する第１の記憶ブロックの概略構成を示す図であ
る。第３図はこの発明の一実施例である正方行列乗算器
において用いられる第２の正方行列の各要素を記憶する
第２の記憶ブロックの構成を示す図である。第４図はこ
の発明の一実施例である正方行列乗算器において用いら
れるポインタブロックの構成を示す図である。第５図は
この発明の一実施例である正方行列乗算器に用いられる
乗算器の概略構成を示す図である。第６図はこの発明の
一実施例である正方行列乗算器において用いられる加算
器ブロックの構成を示す図である。第７図はこの発明の
一実施例である正方行列乗算器において用いられる乗算
結果の正方行列を記憶する第３の記憶ブロックの構成を
示す図である。第８図はこの発明の一実施例である正方
行列乗算器の第ｉ行の構成を示す図である。第９図はこ
の発明の一実施例である正方行列乗算器の動作タイミン
グを示す波形図である。第10図はこの発明の一実施例で
ある正方行列乗算器における第１の記憶ブロック、第２
の記憶ブロックおよびポインタブロックにおけるシフト
動作を示す図である。 図において、１は第１の記憶ブロック、２は第２の記憶
ブロック、３はポインタブロック、４は乗算器ブロッ
ク、５は加算器ブロック、６は第３の記憶ブロック、７
は制御タイミング信号発生回路、Aij（i,j＝１〜４）は
第１の記憶ブロックの記憶素子であるレジスタ、Bij
（i,j＝１〜４）は第２の記憶ブロックにおける記憶素
子であるレジスタ、Cij（i,j＝１〜４）は第３の記憶ブ
ロックにおける記憶素子であるレジスタ、Pij（i,j＝１
〜４）はポインタブロックに含まれるポインタレジス
タ、MPYi（ｉ＝１〜４）は乗算器、ADDi（ｉ＝１〜４）
は加算器、12,22は第1,第２の記憶ブロックにおけるデ
ータを巡回させるか外部データを入力するかのいずれか
を選択するセレクタ、TSij（i,j＝１〜４）は第３の記
憶ブロックにおけるレジスタへの入出力を行なうための
トランジスタスイッチ、SWij（i,j＝１〜４）は第１の
記憶ブロックおよび第２の記憶ブロックのレジスタを選
択するためのスイッチである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ｎ行ｎ列（n:自然数）の第１および第２の
   正方行列の乗算を行なうための乗算器であって、 行および列状に配列され、各々が前記第１の正方行列の
   対応の要素データを記憶する複数の記憶素子を含み、か
   つ前記行の方向に沿って巡回的に記憶データのシフト動
   作が可能な第１の記憶手段と、 行および列状に配列され、各々が前記第２の正方行列の
   対応の要素データを記憶する複数の記憶素子を含み、か
   つ前記列の方向に沿って巡回的に記憶データのシフト動
   作が可能な第２の記憶手段と、 行および列状に配列され、各々が前記第１の正方行列と
   前記第２の正方行列の乗算結果の対応する要素データを
   記憶する複数の記憶素子を含む第３の記憶手段と、 前記第１の記憶手段のうちの前記第１の正方行列のｉ行
   ｋ列（１≦ｉ≦n,1≦ｋ≦ｎ）の要素データを記憶する
   記憶素子の位置情報および前記第２の記憶手段のうちの
   前記第２の正方行列のｋ行ｊ列（１≦ｊ≦ｎ）の要素デ
   ータを格納する記憶素子の位置情報をそれぞれ発生する
   とともに、前記第３の記憶手段のｉ行ｊ列の記憶素子の
   位置情報を発生するための、各々が前記行の方向に沿っ
   て保持情報を巡回的にシフト動作させることが可能であ
   りかつ各行において１列を指定する位置情報を発生する
   ｎ行のポインタを含むポインタ手段と、 前記ポインタ手段が発生した位置情報に応答して、前記
   第１および第２の記憶手段の指定された記憶素子の情報
   を読出して乗算する乗算手段と、 前記乗算手段の出力と前記ポインタ手段からの位置情報
   により指定された前記第３の記憶手段の記憶素子の内容
   とを加算するとともに、該加算結果を前記ポインタ手段
   により指定された前記第３の記憶手段の元の記憶素子へ
   格納する加算手段とを備え、かつ 前記第１、第２および第３の記憶手段、前記ポインタ手
   段、前記乗算手段ならびに前記加算手段は同一基板上に
   積層された複数の半導体層に形成され、３次元デバイス
   を構成する、３次元デバイスを用いた正方行列乗算器。