JPH0745665A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0745665A JPH0745665A JP5191107A JP19110793A JPH0745665A JP H0745665 A JPH0745665 A JP H0745665A JP 5191107 A JP5191107 A JP 5191107A JP 19110793 A JP19110793 A JP 19110793A JP H0745665 A JPH0745665 A JP H0745665A
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- electrode
- semiconductor chip
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 半導体チップの突起電極と相対した接続電極
を配置した回路基板上に前記半導体チップと回路基板の
主面を対向させ、両者の電極を互い接続する半導体装置
において、温度変化による半導体チップと回路基板の熱
膨張係数の違いで生じる接合電極への応力集中を緩和さ
せ接合電極間の破断、断線を回避し、半導体装置の信頼
性を著しく向上させる。 【構成】 半導体チップ１の突起電極３が接合される回
路基板４の接続電極５の層の下にそれより弾性率の低い
材料による層（低弾性樹脂層７）を設けることにより、
温度変化による半導体チップ１と回路基板４の両者の熱
膨張係数の相違で生じる応力で回路基板４の接続電極層
５より低弾性樹脂層７が応力方向に沿って変位し、電極
接合部へ応力集中を緩和力を緩和する構成とする。
を配置した回路基板上に前記半導体チップと回路基板の
主面を対向させ、両者の電極を互い接続する半導体装置
において、温度変化による半導体チップと回路基板の熱
膨張係数の違いで生じる接合電極への応力集中を緩和さ
せ接合電極間の破断、断線を回避し、半導体装置の信頼
性を著しく向上させる。 【構成】 半導体チップ１の突起電極３が接合される回
路基板４の接続電極５の層の下にそれより弾性率の低い
材料による層（低弾性樹脂層７）を設けることにより、
温度変化による半導体チップ１と回路基板４の両者の熱
膨張係数の相違で生じる応力で回路基板４の接続電極層
５より低弾性樹脂層７が応力方向に沿って変位し、電極
接合部へ応力集中を緩和力を緩和する構成とする。
Description
【０００１】
【産業上の利用分野】本発明はベアチップを突起電極を
介して直接フェースダウンで回路基板に搭載、実装する
半導体装置に関するものである。
介して直接フェースダウンで回路基板に搭載、実装する
半導体装置に関するものである。
【０００２】
【従来の技術】従来、回路基板に半導体チップを直接に
実装、搭載する方式として半導体チップの電極上に突起
電極を形成し、半導体チップを回路基板に対し、フェー
スダウンで直接実装するフリップチップ方式がある。
実装、搭載する方式として半導体チップの電極上に突起
電極を形成し、半導体チップを回路基板に対し、フェー
スダウンで直接実装するフリップチップ方式がある。
【０００３】この方式においては、図３に示すように、
半導体チップ２０の電極２１にはめっき或いは蒸着法等
によりＡｕ、はんだから成る突起電極２２が形成されて
おり、一方の回路基板２３上には半導体チップ２０の電
極２１および突起電極２２と相対する配置で接続電極２
４が設けられている。
半導体チップ２０の電極２１にはめっき或いは蒸着法等
によりＡｕ、はんだから成る突起電極２２が形成されて
おり、一方の回路基板２３上には半導体チップ２０の電
極２１および突起電極２２と相対する配置で接続電極２
４が設けられている。
【０００４】回路基板２３は一般的に材料コスト、電気
特性、微細配線の形成特性からガラス、セラミック、ガ
ラスエポキシ基板が用いられ、回路基板２３上に形成さ
れる接続電極２４にはＡｕ、Ａｌ、Ｎｉ等の半導体チッ
プ２０の突起電極２２の材料と合金接合または溶融接合
が可能な材料が用いられる。また、接続配線２４にはＡ
ｕ、Ａｌ、Ａｇ、Ｃｕ、Ｎｉ等の低抵抗な材料が用いら
れている。
特性、微細配線の形成特性からガラス、セラミック、ガ
ラスエポキシ基板が用いられ、回路基板２３上に形成さ
れる接続電極２４にはＡｕ、Ａｌ、Ｎｉ等の半導体チッ
プ２０の突起電極２２の材料と合金接合または溶融接合
が可能な材料が用いられる。また、接続配線２４にはＡ
ｕ、Ａｌ、Ａｇ、Ｃｕ、Ｎｉ等の低抵抗な材料が用いら
れている。
【０００５】半導体チップ２０と回路基板２３は、半導
体チップ２０に形成された突起電極２２と回路基板２３
上の接続電極２４とを位置合わせして、その後、両者
に、加熱または熱圧着をを施して合金接合または溶融接
合によって接続が行われるものである。
体チップ２０に形成された突起電極２２と回路基板２３
上の接続電極２４とを位置合わせして、その後、両者
に、加熱または熱圧着をを施して合金接合または溶融接
合によって接続が行われるものである。
【０００６】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、回路基板２３の材質がセラミック、ガラ
ス、ガラスエポキシ基板等であった場合、実装する半導
体チップ２０（シリコン）との熱膨張係数が異なるた
め、環境温度の変化によって半導体チップ２０と回路基
板２３の突起電極２２と接続電極２４の接合界面にはこ
の熱膨張係数の相違による過大な応力が加わり、両者の
接続部の破断や半導体チップ２０の電極および回路基板
２３の接続電極２４の剥離が生じ、半導体装置の信頼性
を著しく低下させるものであった。
うな構成では、回路基板２３の材質がセラミック、ガラ
ス、ガラスエポキシ基板等であった場合、実装する半導
体チップ２０（シリコン）との熱膨張係数が異なるた
め、環境温度の変化によって半導体チップ２０と回路基
板２３の突起電極２２と接続電極２４の接合界面にはこ
の熱膨張係数の相違による過大な応力が加わり、両者の
接続部の破断や半導体チップ２０の電極および回路基板
２３の接続電極２４の剥離が生じ、半導体装置の信頼性
を著しく低下させるものであった。
【０００７】本発明は上記問題点に鑑み、このような温
度変化による半導体チップ２０と回路基板２３の熱膨張
係数の違いによる接合電極への応力集中による接合電極
間の破断、断線を回避するものである。
度変化による半導体チップ２０と回路基板２３の熱膨張
係数の違いによる接合電極への応力集中による接合電極
間の破断、断線を回避するものである。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置は、半導体チップの突起電極と
接合される回路基板の接続電極層の下にそれよりも低弾
性率な層を形成した構成となしたものである。
めに本発明の半導体装置は、半導体チップの突起電極と
接合される回路基板の接続電極層の下にそれよりも低弾
性率な層を形成した構成となしたものである。
【０００９】
【作用】本発明は上記した構成によって、半導体チップ
の突起電極が接合された回路基板の接続電極層の下には
半導体チップの突起電極と接合する接続電極より弾性率
の低い材料による層が設けられており、温度変化による
半導体チップと回路基板の両者の熱膨張係数の相違によ
る電極接合部への応力集中が低弾性材料による層が変位
することによって接合部への応力が緩和され、接合電極
間の破断、断線を回避することができるものである。
の突起電極が接合された回路基板の接続電極層の下には
半導体チップの突起電極と接合する接続電極より弾性率
の低い材料による層が設けられており、温度変化による
半導体チップと回路基板の両者の熱膨張係数の相違によ
る電極接合部への応力集中が低弾性材料による層が変位
することによって接合部への応力が緩和され、接合電極
間の破断、断線を回避することができるものである。
【００１０】
【実施例】以下本発明の一実施例の半導体装置につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１１】図１は本発明の実施例における半導体装置
の断面図を示すものである。図１において、１は半導体
チップ２は電極、３は突起電極、４は回路基板、５は接
続電極、６は配線、７は低弾性樹脂層である。半導体チ
ップ１の電極２にはめっき、蒸着法によりＡｕ、はんだ
から成る突起電極３が形成されており、一方の回路基板
４上には半導体チップ１の電極２および突起電極３と相
対する配置で接続電極５が設けられている。そしてそれ
と接続する配線６によって回路が形成されている。
の断面図を示すものである。図１において、１は半導体
チップ２は電極、３は突起電極、４は回路基板、５は接
続電極、６は配線、７は低弾性樹脂層である。半導体チ
ップ１の電極２にはめっき、蒸着法によりＡｕ、はんだ
から成る突起電極３が形成されており、一方の回路基板
４上には半導体チップ１の電極２および突起電極３と相
対する配置で接続電極５が設けられている。そしてそれ
と接続する配線６によって回路が形成されている。
【００１２】回路基板４は一般的に材料コスト、電気特
性、微細配線の形成特性からガラス、セラミック、ガラ
スエポキシ基板が主に用いられる。接続電極５の材料に
はＡｕ、Ａｌ、Ｎｉ等の半導体チップ１の突起電極３と
合金接合または溶融接合が可能な材料が用いられ、配線
６にはＡｕ、Ａｌ、Ａｇ、Ｃｕ、Ｎｉ等の低抵抗な材料
が用いられる。そして、回路基板４の接続電極５の下層
には回路基板４の接続電極５より弾性率が低い材料、た
とえばポリイミド、シリコーン等の耐熱有機材料による
低弾性樹脂層７が設けられている。
性、微細配線の形成特性からガラス、セラミック、ガラ
スエポキシ基板が主に用いられる。接続電極５の材料に
はＡｕ、Ａｌ、Ｎｉ等の半導体チップ１の突起電極３と
合金接合または溶融接合が可能な材料が用いられ、配線
６にはＡｕ、Ａｌ、Ａｇ、Ｃｕ、Ｎｉ等の低抵抗な材料
が用いられる。そして、回路基板４の接続電極５の下層
には回路基板４の接続電極５より弾性率が低い材料、た
とえばポリイミド、シリコーン等の耐熱有機材料による
低弾性樹脂層７が設けられている。
【００１３】半導体チップ１の突起電極３と回路基板４
上の接続電極５との接続は、半導体チップ１の突起電極
３と回路基板４の接続電極５とを位置合わせを行った
後、突起電極３がＡｕ、回路基板４の接続電極５がＡ
ｕ、Ａｌ等の場合は熱圧着による合金接合によって、突
起電極３がはんだ、回路基板４の接続電極５がＡｕ、Ｎ
ｉ等の場合は加熱による溶融接合によって行われる。
上の接続電極５との接続は、半導体チップ１の突起電極
３と回路基板４の接続電極５とを位置合わせを行った
後、突起電極３がＡｕ、回路基板４の接続電極５がＡ
ｕ、Ａｌ等の場合は熱圧着による合金接合によって、突
起電極３がはんだ、回路基板４の接続電極５がＡｕ、Ｎ
ｉ等の場合は加熱による溶融接合によって行われる。
【００１４】このように半導体チップ１の突起電極３と
回路基板４の接続電極５が接合された状態を図２に示
す。半導体チップ１の突起電極３は、回路基板４の接続
電極５と半導体チップ１の突起電極３がＡｕ、回路基板
４の接続電極５がＡｕ、Ａｌ等の場合は熱圧着による合
金接合によって、半導体チップ１の突起電極３がはん
だ、回路基板４の接続電極５がＡｕ、Ｎｉ等の場合は加
熱による溶融接合の非常に強固な接合によって行われる
が、回路基板４の接続電極５の層の下層には、ポリイミ
ド、シリコーン等の耐熱有機材料による低弾性樹脂層７
が設けられているため、半導体チップ１の突起電極３と
回路基板４の接続電極５とを加熱して接合する時と、常
温となった接合後の温度差によって生じる応力が低弾性
樹脂層７が上層の接続電極５の層とともに加わる応力方
向Ａ、Ａ’にそってわずかに変位Ｂ、Ｂ’し、応力集中
が緩和、半導体チップ１の突起電極３と回路基板４の接
続電極５の接合界面に過大な応力がおよばず、両者の接
合部の破断、損傷が発生しない。
回路基板４の接続電極５が接合された状態を図２に示
す。半導体チップ１の突起電極３は、回路基板４の接続
電極５と半導体チップ１の突起電極３がＡｕ、回路基板
４の接続電極５がＡｕ、Ａｌ等の場合は熱圧着による合
金接合によって、半導体チップ１の突起電極３がはん
だ、回路基板４の接続電極５がＡｕ、Ｎｉ等の場合は加
熱による溶融接合の非常に強固な接合によって行われる
が、回路基板４の接続電極５の層の下層には、ポリイミ
ド、シリコーン等の耐熱有機材料による低弾性樹脂層７
が設けられているため、半導体チップ１の突起電極３と
回路基板４の接続電極５とを加熱して接合する時と、常
温となった接合後の温度差によって生じる応力が低弾性
樹脂層７が上層の接続電極５の層とともに加わる応力方
向Ａ、Ａ’にそってわずかに変位Ｂ、Ｂ’し、応力集中
が緩和、半導体チップ１の突起電極３と回路基板４の接
続電極５の接合界面に過大な応力がおよばず、両者の接
合部の破断、損傷が発生しない。
【００１５】また、これら半導体チップ１を実装した回
路基板４を搭載する半導体装置の使用環境による温度変
化に対しても、接合部の破断、損傷による接合不良が皆
無となり、半導体装置の信頼性を著しく向上できるもの
である。
路基板４を搭載する半導体装置の使用環境による温度変
化に対しても、接合部の破断、損傷による接合不良が皆
無となり、半導体装置の信頼性を著しく向上できるもの
である。
【００１６】なお、本発明は回路基板４の接続電極５の
層の下層に形成する低弾性樹脂層７は有機材料に限られ
るものではなく、回路基板４の接続電極５より低弾性な
材料であれば無機材料においても適用できることはいう
までもない。
層の下層に形成する低弾性樹脂層７は有機材料に限られ
るものではなく、回路基板４の接続電極５より低弾性な
材料であれば無機材料においても適用できることはいう
までもない。
【００１７】
【発明の効果】以上のように本発明は、半導体チップの
突起電極と接合される回路基板の接続電極層の下にそれ
よりも低弾性率な層を形成させることによって両者の接
合温度変化による半導体チップと回路基板の熱膨張係数
の違いで生じる接合電極への応力集中を緩和させ接合電
極間の破断、断線を回避させ、半導体チップを実装した
回路基板を搭載する半導体装置の使用環境による温度変
化に対しても接合部の破断、損傷による接合不良が皆無
となり、半導体装置の信頼性を著しく向上できるもので
ある。
突起電極と接合される回路基板の接続電極層の下にそれ
よりも低弾性率な層を形成させることによって両者の接
合温度変化による半導体チップと回路基板の熱膨張係数
の違いで生じる接合電極への応力集中を緩和させ接合電
極間の破断、断線を回避させ、半導体チップを実装した
回路基板を搭載する半導体装置の使用環境による温度変
化に対しても接合部の破断、損傷による接合不良が皆無
となり、半導体装置の信頼性を著しく向上できるもので
ある。
【図１】本発明の実施例における半導体装置の構成を示
す断面図
す断面図
【図２】同実施例における半導体装置の接合領域を拡大
した断面図
した断面図
【図３】従来の半導体装置の構成を示す断面図
１ 半導体チップ ２ 電極 ３ 突起電極 ４ 回路基板 ５ 接続電極 ６ 配線 ７ 低弾性樹脂層
Claims (1)
- 【請求項１】半導体チップの突起電極と相対した接続電
極を配置した回路基板上に前記半導体チップと回路基板
の主面を対向させ、両者の電極を互い接続する半導体装
置において、前記半導体チップの電極と接合する回路基
板の接続電極の下層に前記回路基板の接続電極より低弾
性な層が設けられたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191107A JPH0745665A (ja) | 1993-08-02 | 1993-08-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191107A JPH0745665A (ja) | 1993-08-02 | 1993-08-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745665A true JPH0745665A (ja) | 1995-02-14 |
Family
ID=16268975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5191107A Pending JPH0745665A (ja) | 1993-08-02 | 1993-08-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745665A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323542B1 (en) | 1997-01-17 | 2001-11-27 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| US7084498B2 (en) | 2001-10-17 | 2006-08-01 | Renesas Technology Corp. | Semiconductor device having projected electrodes and structure for mounting the same |
| JP2007335851A (ja) * | 2006-05-15 | 2007-12-27 | Matsushita Electric Ind Co Ltd | 回路基板とその製造方法及び半導体装置 |
-
1993
- 1993-08-02 JP JP5191107A patent/JPH0745665A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323542B1 (en) | 1997-01-17 | 2001-11-27 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| US6518651B2 (en) | 1997-01-17 | 2003-02-11 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| US7235881B2 (en) | 1997-01-17 | 2007-06-26 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| US7307351B2 (en) | 1997-01-17 | 2007-12-11 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| US7485973B2 (en) | 1997-01-17 | 2009-02-03 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| US7755205B2 (en) | 1997-01-17 | 2010-07-13 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| US7888177B2 (en) | 1997-01-17 | 2011-02-15 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| US8399999B2 (en) | 1997-01-17 | 2013-03-19 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| US7084498B2 (en) | 2001-10-17 | 2006-08-01 | Renesas Technology Corp. | Semiconductor device having projected electrodes and structure for mounting the same |
| JP2007335851A (ja) * | 2006-05-15 | 2007-12-27 | Matsushita Electric Ind Co Ltd | 回路基板とその製造方法及び半導体装置 |
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