JPH0745507A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0745507A JPH0745507A JP5191052A JP19105293A JPH0745507A JP H0745507 A JPH0745507 A JP H0745507A JP 5191052 A JP5191052 A JP 5191052A JP 19105293 A JP19105293 A JP 19105293A JP H0745507 A JPH0745507 A JP H0745507A
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- Japan
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- pattern
- lithography
- wiring
- height
- semiconductor device
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】高低差を有する層間絶縁膜上に配線を形成する
リソグラフィー工程において、リソグラフィーアライメ
ント用パターンもしくはリソグラフィーモニタ用パター
ンなどのチェックパターンが精度よく形成されないこと
を防ぐ。 【構成】回路領域内に高低差があるとき配線１０６を形
成するリソグラフィー工程で同時に形成されるチェック
パターン１０６Ａが、高低差の概ね中間の高さに位置す
るように支持台１０５を形成する。これにより、リソグ
ラフィー用パターンの形成精度が向上し、リソグラフィ
ー工程の精度を向上させることができる。
リソグラフィー工程において、リソグラフィーアライメ
ント用パターンもしくはリソグラフィーモニタ用パター
ンなどのチェックパターンが精度よく形成されないこと
を防ぐ。 【構成】回路領域内に高低差があるとき配線１０６を形
成するリソグラフィー工程で同時に形成されるチェック
パターン１０６Ａが、高低差の概ね中間の高さに位置す
るように支持台１０５を形成する。これにより、リソグ
ラフィー用パターンの形成精度が向上し、リソグラフィ
ー工程の精度を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
リソグラフィーアライメント用パターンやリソグラフィ
ーモニター用パターンなどのチェックパターンを有する
半導体装置に関する。
リソグラフィーアライメント用パターンやリソグラフィ
ーモニター用パターンなどのチェックパターンを有する
半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置には各種のチェックパ
ターンが形成されている。
ターンが形成されている。
【０００３】そのうちリソグラフィーアライメント用パ
ターンというのは、２つのリソグラフィー工程管の目合
せにおけるアライメントを測定するためのもので、ある
リソグラフィー工程で例えば所定寸法の短冊状パターン
を所定のピッチで配列した主尺（または副尺）パターン
を形成し、次のリソグラフィー工程で同様の副尺（また
は主尺）パターンを形成し、主尺パターンと副尺パター
ンとの重なり工合で目合せアライメント精度を測定する
ものである。
ターンというのは、２つのリソグラフィー工程管の目合
せにおけるアライメントを測定するためのもので、ある
リソグラフィー工程で例えば所定寸法の短冊状パターン
を所定のピッチで配列した主尺（または副尺）パターン
を形成し、次のリソグラフィー工程で同様の副尺（また
は主尺）パターンを形成し、主尺パターンと副尺パター
ンとの重なり工合で目合せアライメント精度を測定する
ものである。
【０００４】またリソグラフィーモニター用パターンの
代表的なものに、解像度モニターパターンがある。これ
は、大きさの異なる円形状のパターン（コンタクト孔、
導電膜等）をっ形成したり、所定幅のストライプを所定
ピッチで配列して形成したりしたもので、これにより、
解像度をチェックすることができる。
代表的なものに、解像度モニターパターンがある。これ
は、大きさの異なる円形状のパターン（コンタクト孔、
導電膜等）をっ形成したり、所定幅のストライプを所定
ピッチで配列して形成したりしたもので、これにより、
解像度をチェックすることができる。
【０００５】図７（ａ）は従来例を示す平面模式図、図
７（ｂ）は図７（ａ）のＸ−Ｘ線に添った断面の模式図
である。
７（ｂ）は図７（ａ）のＸ−Ｘ線に添った断面の模式図
である。
【０００６】半導体基板上に複数の回路領域１０１と、
それを囲むスクライブ線領域１０２とがあり、回路領域
１０１において所定のパターン、例えば配線１０６が最
も高い位置に形成される最高部１０３と最も低い位置に
形成される最低部１０４とがあり、リソグラフィー用パ
ターンもしくはその一部をなすチェックパターン１０６
Ａ（配線１０６と同一工程、同一材料で形成される）が
スクライブ線領域１０２に形成されている。
それを囲むスクライブ線領域１０２とがあり、回路領域
１０１において所定のパターン、例えば配線１０６が最
も高い位置に形成される最高部１０３と最も低い位置に
形成される最低部１０４とがあり、リソグラフィー用パ
ターンもしくはその一部をなすチェックパターン１０６
Ａ（配線１０６と同一工程、同一材料で形成される）が
スクライブ線領域１０２に形成されている。
【０００７】次に、具体例として、図８に示すスタット
キャパシタをメモリセルに有するＤＲＡＭについて説明
する。図８（ａ），（ｂ），（ｃ）はそれぞれＤＲＡＭ
のスクライブ線領域におけるチェックパターン、回路領
域の最低部および最高部を示す断面図である。
キャパシタをメモリセルに有するＤＲＡＭについて説明
する。図８（ａ），（ｂ），（ｃ）はそれぞれＤＲＡＭ
のスクライブ線領域におけるチェックパターン、回路領
域の最低部および最高部を示す断面図である。
【０００８】Ｐ型シリコン基体１の表面部に選択的にフ
ィールド酸化膜２を形成して素子形成領域を区画し、素
子形成領域表面にゲート酸化膜３を形成し、ゲート酸化
膜３を選択的に被覆してゲート電極４（ワード線を兼ね
る）を形成する。ゲート電極４およびフィールド酸化膜
２をマスクとするイオン注入を利用してソース・ドレイ
ン領域５を形成し、層間絶縁膜６を堆積し、メモリセル
のＭＯＳトランジスタのソースドレイン領域５の一方に
達するコンタクト孔を形成し、キャパシタの下部電極
７，キャパシタ絶縁膜８，キャパシタの上部電極９（セ
ルプレート）を形成する。層間絶縁膜１０を堆積し、メ
モリセルのＭＯＳトランジスタのソース・ドレイン領域
５の他方に達するコンタクト孔を形成し、タングステン
シリサイド膜１１を成膜し、パターニングしてビット線
を形成する。層間絶縁膜１２を堆積し、図示しない必要
なコンタクト孔を形成し、Ａｌ−Ｓｉ−Ｃｕ膜１３を成
膜し、パターニングをして配線１０６を形成する。
ィールド酸化膜２を形成して素子形成領域を区画し、素
子形成領域表面にゲート酸化膜３を形成し、ゲート酸化
膜３を選択的に被覆してゲート電極４（ワード線を兼ね
る）を形成する。ゲート電極４およびフィールド酸化膜
２をマスクとするイオン注入を利用してソース・ドレイ
ン領域５を形成し、層間絶縁膜６を堆積し、メモリセル
のＭＯＳトランジスタのソースドレイン領域５の一方に
達するコンタクト孔を形成し、キャパシタの下部電極
７，キャパシタ絶縁膜８，キャパシタの上部電極９（セ
ルプレート）を形成する。層間絶縁膜１０を堆積し、メ
モリセルのＭＯＳトランジスタのソース・ドレイン領域
５の他方に達するコンタクト孔を形成し、タングステン
シリサイド膜１１を成膜し、パターニングしてビット線
を形成する。層間絶縁膜１２を堆積し、図示しない必要
なコンタクト孔を形成し、Ａｌ−Ｓｉ−Ｃｕ膜１３を成
膜し、パターニングをして配線１０６を形成する。
【０００９】スクライブ線領域にはいくつかのチェック
パターンが各リソグラフィー工程に対応して形成される
が、ここでは配線１０６の形成時のチェックパターン１
０６Ａのみを示す。
パターンが各リソグラフィー工程に対応して形成される
が、ここでは配線１０６の形成時のチェックパターン１
０６Ａのみを示す。
【００１０】配線１０６形成時の半導体基板の表面の回
路領域の高さはメモリセル部で最も高く、周辺回路領域
のソース・ドレイン領域上で最も低い。また、スクライ
ブ線領域には、特定のチェックパターンに着目すると、
そのパターンの形成に必要な導電膜もしくは層間絶縁膜
のみを残して、他のものは形成しないのが通常である。
ここでは、Ａｌ−Ｓｉ−Ｃｕ膜のチェックパターン１０
６Ａが直接Ｐ型シリコン基体の表面に被着している例を
示す。
路領域の高さはメモリセル部で最も高く、周辺回路領域
のソース・ドレイン領域上で最も低い。また、スクライ
ブ線領域には、特定のチェックパターンに着目すると、
そのパターンの形成に必要な導電膜もしくは層間絶縁膜
のみを残して、他のものは形成しないのが通常である。
ここでは、Ａｌ−Ｓｉ−Ｃｕ膜のチェックパターン１０
６Ａが直接Ｐ型シリコン基体の表面に被着している例を
示す。
【００１１】
【発明が解決しようとする課題】この従来の半導体装置
で、配線１０６及びチェックパターン１０６Ａを形成す
るリソグラフィー工程においては、配線１０６が下地の
半導体基板表面の高低差にかかわらず、解像不良を起こ
さないようにするために、露光時の焦点を最高部１０３
と最低部１０４の概ね中間の高さに合わせるのが適切で
ある。そうするとチェックパターンが焦点深度外で形成
されてしまい、解像不良を起こすことによって初期の目
的を達し得ない状況がしばしば発生すという問題点があ
った。
で、配線１０６及びチェックパターン１０６Ａを形成す
るリソグラフィー工程においては、配線１０６が下地の
半導体基板表面の高低差にかかわらず、解像不良を起こ
さないようにするために、露光時の焦点を最高部１０３
と最低部１０４の概ね中間の高さに合わせるのが適切で
ある。そうするとチェックパターンが焦点深度外で形成
されてしまい、解像不良を起こすことによって初期の目
的を達し得ない状況がしばしば発生すという問題点があ
った。
【００１２】例えば、配線形成のリソグラフィー工程に
おいて、所望の配線の線幅及び間隔が０．７μｍで、フ
ォトレジスト膜の厚さが２．０μｍの場合の光学的な焦
点深度は約２．０μｍであるが、このうちの約１．０μ
ｍは縮小投影型露光装置のウェーハステージやレンジの
機械的位置の誤差で吸収されてしまい、残る１．０μｍ
だけが実際のウェーハ上の回路パターンの高低差に対し
ての余裕度となる。ところが、回路パターンの高低差は
約１．０μｍとなる場合があり、このときは焦点位置の
余裕がほとんどない状態である。このときに回路パター
ンが最も低く形成される領域よりもさらに低い領域上に
形成したリソグラフィー用パターンは焦点深度外で形成
されるために解像不良を起こす。
おいて、所望の配線の線幅及び間隔が０．７μｍで、フ
ォトレジスト膜の厚さが２．０μｍの場合の光学的な焦
点深度は約２．０μｍであるが、このうちの約１．０μ
ｍは縮小投影型露光装置のウェーハステージやレンジの
機械的位置の誤差で吸収されてしまい、残る１．０μｍ
だけが実際のウェーハ上の回路パターンの高低差に対し
ての余裕度となる。ところが、回路パターンの高低差は
約１．０μｍとなる場合があり、このときは焦点位置の
余裕がほとんどない状態である。このときに回路パター
ンが最も低く形成される領域よりもさらに低い領域上に
形成したリソグラフィー用パターンは焦点深度外で形成
されるために解像不良を起こす。
【００１３】例えば、リソグラフィーアライメント用パ
ターンが解像不良を起こすと、後のリソグラフィー工程
においてそれをアライメントの基準として用いる場合に
適切なアライメント信号が得られず結果としてアライメ
ント不良が発生することになる。
ターンが解像不良を起こすと、後のリソグラフィー工程
においてそれをアライメントの基準として用いる場合に
適切なアライメント信号が得られず結果としてアライメ
ント不良が発生することになる。
【００１４】また、解像度モニターパターンなどのリソ
グラフィーモニター用パターンが解像不良を起こすと、
解像度の適切なモニターが困難となり結果として解像度
不良に基づく不工合が発生することになる。
グラフィーモニター用パターンが解像不良を起こすと、
解像度の適切なモニターが困難となり結果として解像度
不良に基づく不工合が発生することになる。
【００１５】
【課題を解決するための手段】本発明は、表面に高低差
のある層間絶縁膜を選択的に被覆する配線と、前記配線
と同一のリソグラフィー工程で形成されるチェックパタ
ーンとを有する半導体装置において、前記チェックパタ
ーンが、前記層間絶縁膜、前記配線より下層の導電膜ま
たは前記層間絶縁膜より下層にある絶縁膜のうちの少な
くとも一つからなり前記層間絶縁膜の表面の高さの低い
部分と高い部分の中間の高さを有する支持台の表面を選
択的に被覆して設けられているというものである。
のある層間絶縁膜を選択的に被覆する配線と、前記配線
と同一のリソグラフィー工程で形成されるチェックパタ
ーンとを有する半導体装置において、前記チェックパタ
ーンが、前記層間絶縁膜、前記配線より下層の導電膜ま
たは前記層間絶縁膜より下層にある絶縁膜のうちの少な
くとも一つからなり前記層間絶縁膜の表面の高さの低い
部分と高い部分の中間の高さを有する支持台の表面を選
択的に被覆して設けられているというものである。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１７】図１（ａ）は本発明の第１の実施例を示す
平面模式図、図１（ｂ）は図１（ａ）のＸ−Ｘ線に沿っ
た断面を示す模式図である。
平面模式図、図１（ｂ）は図１（ａ）のＸ−Ｘ線に沿っ
た断面を示す模式図である。
【００１８】半導体基板上に複数の回路領域１０１と、
それを囲むスクライブ線領域１０２とが形成されてい
て、回路領域１０１において、配線が最も高い位置に形
成される最高部１０３と最も低い位置に形成される最低
部１０４とがあり、リソグラフィー用パターンもしくは
その一部をなすチェックパターン１０６Ａかスクライブ
線領域内の支持台１０５上に形成されている。支持台１
０５の高さは、最高部１０３と最低部１０４との間の高
さを持っている。
それを囲むスクライブ線領域１０２とが形成されてい
て、回路領域１０１において、配線が最も高い位置に形
成される最高部１０３と最も低い位置に形成される最低
部１０４とがあり、リソグラフィー用パターンもしくは
その一部をなすチェックパターン１０６Ａかスクライブ
線領域内の支持台１０５上に形成されている。支持台１
０５の高さは、最高部１０３と最低部１０４との間の高
さを持っている。
【００１９】この実施例は半導体基体の表面に絶縁膜お
よび導電膜をそれぞれ複数層選択的に形成して半導体装
置を形成する場合に、回路領域に導電膜のうちの一つを
所定形状にパターニングするとき、スクライブ線領域
に、その下地基板表面の高さの最高部と最低部の中間の
高さとなる支持台を前記一つの導電膜を形成する以前に
形成される絶縁膜および他の導電膜を組合せて形成しそ
の上にチェックパターンを前記一つの導電膜で形成する
ことによって実現できる。
よび導電膜をそれぞれ複数層選択的に形成して半導体装
置を形成する場合に、回路領域に導電膜のうちの一つを
所定形状にパターニングするとき、スクライブ線領域
に、その下地基板表面の高さの最高部と最低部の中間の
高さとなる支持台を前記一つの導電膜を形成する以前に
形成される絶縁膜および他の導電膜を組合せて形成しそ
の上にチェックパターンを前記一つの導電膜で形成する
ことによって実現できる。
【００２０】図２（ａ），（ｂ），（ｃ）はそれぞれＤ
ＲＡＭのスクライブ線領域におけるチェックパターン、
回路領域の最低部および最高部を示す断面図である。
ＲＡＭのスクライブ線領域におけるチェックパターン、
回路領域の最低部および最高部を示す断面図である。
【００２１】スクライブ線領域にフィールド酸化膜２，
層間絶縁膜６，１０，タングステンシリサイド膜１１，
層間絶縁膜１２を積層した支持台が設けられその支持台
上にチェックパターン１０６Ａ（Ａｌ−Ｓｉ−Ｃｕ膜１
３）が形成されている。最高部（図２（ｃ））よりキャ
パシタ（７，８，９）が設けられていない分だけ低く、
最低部よりフィールド酸化膜２の厚さの約１／２（例え
ば０．２μｍ）とタングステンシリサイド膜１１の厚さ
（例えば０．５μｍ）の分だけ厚くなる。
層間絶縁膜６，１０，タングステンシリサイド膜１１，
層間絶縁膜１２を積層した支持台が設けられその支持台
上にチェックパターン１０６Ａ（Ａｌ−Ｓｉ−Ｃｕ膜１
３）が形成されている。最高部（図２（ｃ））よりキャ
パシタ（７，８，９）が設けられていない分だけ低く、
最低部よりフィールド酸化膜２の厚さの約１／２（例え
ば０．２μｍ）とタングステンシリサイド膜１１の厚さ
（例えば０．５μｍ）の分だけ厚くなる。
【００２２】配線１０６およびチェックパターン１０６
Ａを形成するリソグラフィー工程においては、配線１０
６が高低差にかかわらず解像不良による不工合を起こさ
ないようにするために露光時の焦点を最高部１０３と最
低部１０４の概ね中間の高さの位置に合わせるので、そ
の焦点位置と概ね同じ高さに位置するチェックパターン
は最適な条件で露光形成されることになる。
Ａを形成するリソグラフィー工程においては、配線１０
６が高低差にかかわらず解像不良による不工合を起こさ
ないようにするために露光時の焦点を最高部１０３と最
低部１０４の概ね中間の高さの位置に合わせるので、そ
の焦点位置と概ね同じ高さに位置するチェックパターン
は最適な条件で露光形成されることになる。
【００２３】この結果として、例えばリソグラフィーア
ライメント用パターンが設計どおりに形成されるので後
のリソグラフィー工程においてそれをアライメントの基
準として用いる場合に適切なアライメント信号が得られ
アライメント精度が向上する。
ライメント用パターンが設計どおりに形成されるので後
のリソグラフィー工程においてそれをアライメントの基
準として用いる場合に適切なアライメント信号が得られ
アライメント精度が向上する。
【００２４】また、解像度モニターパターンなどのリソ
グラフィーモニター用パターンも設計どおりに形成され
るので、解像度のモニターの精度が向上し、解像度不良
による欠陥部をリソグラフィー工程でつくりこまないよ
うにすることが容易になる。
グラフィーモニター用パターンも設計どおりに形成され
るので、解像度のモニターの精度が向上し、解像度不良
による欠陥部をリソグラフィー工程でつくりこまないよ
うにすることが容易になる。
【００２５】図３（ａ）は本発明の第２の実施例を示す
平面模式図、図３（ｂ）は図３（ａ）のＸ−Ｘ線に沿っ
た断面の模式図である。
平面模式図、図３（ｂ）は図３（ａ）のＸ−Ｘ線に沿っ
た断面の模式図である。
【００２６】この実施例は、支持台１０５Ａの端部に階
段１０７を設けたものである。
段１０７を設けたものである。
【００２７】ＤＲＡＭの場合は、図４に示すように、５
つの階段を設けることができる。
つの階段を設けることができる。
【００２８】このように段差を複数に分散させる効果に
ついて説明する。
ついて説明する。
【００２９】図５（ａ）は下地基板に堆積した絶縁膜２
０２の端部に高さ１μｍの段差があるとき厚さ０．５μ
ｍの配線材料膜２０３を形成した様子を示している。こ
の段差部においては最終的には配線材料が不要な場合に
はエッチングにより除去するのであるが、配線材料のエ
ッチング工程であるために通常は異方性エッチングを用
いる。
０２の端部に高さ１μｍの段差があるとき厚さ０．５μ
ｍの配線材料膜２０３を形成した様子を示している。こ
の段差部においては最終的には配線材料が不要な場合に
はエッチングにより除去するのであるが、配線材料のエ
ッチング工程であるために通常は異方性エッチングを用
いる。
【００３０】図５（ｂ）は配線材料の厚さ０．５μｍを
丁度除去するだけの異方性エッチングを施したときの様
子を示している。段差部には丁度段差と同じ高さまで段
差部に残った配線材料２０３ａが存在している。
丁度除去するだけの異方性エッチングを施したときの様
子を示している。段差部には丁度段差と同じ高さまで段
差部に残った配線材料２０３ａが存在している。
【００３１】図５（ｃ）は、１００％のオーバーエッチ
ングを施したときの様子を示している。１００％のオー
バーエッチング、すなわち、図５（ｂ）のときの２倍の
時間のエッチングを施してもまだ段差部には配線材料２
０３ｂが残ってしまう。
ングを施したときの様子を示している。１００％のオー
バーエッチング、すなわち、図５（ｂ）のときの２倍の
時間のエッチングを施してもまだ段差部には配線材料２
０３ｂが残ってしまう。
【００３２】段差部に残った配線材料を放置して次の工
程に進めると、例えばレジスト膜除去の工程の薬液中で
この配線材料がはがれて薬液中に浮遊するゴミとなり、
エッチング形成したばかりの配線上に再付着して配線間
短絡をひき起こすなどの問題が発生する。
程に進めると、例えばレジスト膜除去の工程の薬液中で
この配線材料がはがれて薬液中に浮遊するゴミとなり、
エッチング形成したばかりの配線上に再付着して配線間
短絡をひき起こすなどの問題が発生する。
【００３３】この問題の解決法として、段差を二か所以
上に分散させることが有効である。
上に分散させることが有効である。
【００３４】図６（ａ）は高さ１μｍの段差を０．５μ
ｍづつの２個所に分散させた場合を示している。
ｍづつの２個所に分散させた場合を示している。
【００３５】図６（ｂ）は図５（ｂ）と同様に配線材料
膜２０３の厚さ０．５μｍを丁度除去するだけの異方性
エッチングを施したときの様子を示している。２個所の
段差部にはそれぞれ高さ０．５μｍの配線材料膜２０３
ｃ，２０３ｄが残っている。
膜２０３の厚さ０．５μｍを丁度除去するだけの異方性
エッチングを施したときの様子を示している。２個所の
段差部にはそれぞれ高さ０．５μｍの配線材料膜２０３
ｃ，２０３ｄが残っている。
【００３６】図６（ｃ）は図５（ｃ）と同様に１００％
のオーバーエッチングを施したときの様子を示してい
る。このときは段差部の配線材料はきれいに除去されて
いる。
のオーバーエッチングを施したときの様子を示してい
る。このときは段差部の配線材料はきれいに除去されて
いる。
【００３７】図４に示したＤＲＡＭの場合、フィールド
酸化膜２，層間絶縁膜６，１０，１２，タングステンシ
リサイド膜１１の厚さをそれぞれ０．４μｍ，０．３μ
ｍ，０．６μｍ，０．５μｍおよび０．５μｍとする
と、全体で２．１μｍの段差がつく（ただしゲート酸化
膜の厚さは無視）ところ階段をつけることにより高さが
せいぜい０．６μｍの段差に押えることができるので、
前述した配線材料による不工合が発生しないようにする
のが容易となる。
酸化膜２，層間絶縁膜６，１０，１２，タングステンシ
リサイド膜１１の厚さをそれぞれ０．４μｍ，０．３μ
ｍ，０．６μｍ，０．５μｍおよび０．５μｍとする
と、全体で２．１μｍの段差がつく（ただしゲート酸化
膜の厚さは無視）ところ階段をつけることにより高さが
せいぜい０．６μｍの段差に押えることができるので、
前述した配線材料による不工合が発生しないようにする
のが容易となる。
【００３８】以上の実施例において、チェックパターン
をスクライブ線領域に設けたが、半導体チップの適当な
場所、例えば配線密度の小さいフィールド領域などに設
けてもよいことは当業者にとって明らかであろう。
をスクライブ線領域に設けたが、半導体チップの適当な
場所、例えば配線密度の小さいフィールド領域などに設
けてもよいことは当業者にとって明らかであろう。
【００３９】
【発明の効果】以上説明したように本発明は、回路領域
内に高低差を有する配線を形成するリソグラフィー工程
で同時に形成されるリソグラフィーアライメント用パタ
ーンもしくはリソグラフィーモニター用パターンなどの
チェックパターンが、前記高低差の間の高さに位置する
ようにしたので、リソグラフィーアライメント用パター
ンもしくはリソグラフィーモニター用パターンが精度よ
く形成され、結果としてアライメント精度の向上や解像
度の向上がはかられ、リソグラフィー工程全体の精度を
向上させることができるという効果を有する。
内に高低差を有する配線を形成するリソグラフィー工程
で同時に形成されるリソグラフィーアライメント用パタ
ーンもしくはリソグラフィーモニター用パターンなどの
チェックパターンが、前記高低差の間の高さに位置する
ようにしたので、リソグラフィーアライメント用パター
ンもしくはリソグラフィーモニター用パターンが精度よ
く形成され、結果としてアライメント精度の向上や解像
度の向上がはかられ、リソグラフィー工程全体の精度を
向上させることができるという効果を有する。
【００４０】また、リソグラフィーアライメント用パタ
ーンもしくはリソグラフィーモニター用パターンの高さ
を調整するために設ける支持台の端部における段差を２
個所以上に分散させるように階段を形成すると、段差部
に配線材料等が残ってしまうという不工合の発生を防止
することができる。
ーンもしくはリソグラフィーモニター用パターンの高さ
を調整するために設ける支持台の端部における段差を２
個所以上に分散させるように階段を形成すると、段差部
に配線材料等が残ってしまうという不工合の発生を防止
することができる。
【００４１】さらに、リソグラフィーアライメント用パ
ターンもしくはリソグラフィーモニター用パターンをス
クライブ線領域内に設けると、回路領域における有効面
積を拡大し、効率の良いレイアウト設計が可能となり、
ひいては半導体装置のチップの縮小化によるチップ収率
を向上させ製造能力を上げることにも寄与させることも
できる。
ターンもしくはリソグラフィーモニター用パターンをス
クライブ線領域内に設けると、回路領域における有効面
積を拡大し、効率の良いレイアウト設計が可能となり、
ひいては半導体装置のチップの縮小化によるチップ収率
を向上させ製造能力を上げることにも寄与させることも
できる。
【図１】本発明の第１の実施例を示す平面模式図（図１
（ａ））および断面模式図（図１（ｂ））である。
（ａ））および断面模式図（図１（ｂ））である。
【図２】第１の実施例の具体的デバイス構造をスクライ
ブ線領域（図２（ａ））、最低部（図２（ｂ））および
最高部（図２（ｃ））に分けて示す断面図である。
ブ線領域（図２（ａ））、最低部（図２（ｂ））および
最高部（図２（ｃ））に分けて示す断面図である。
【図３】本発明の第２の実施例を示す平面模式図（図３
（ａ））および断面模式図（図３（ｂ））である。
（ａ））および断面模式図（図３（ｂ））である。
【図４】第２の実施例の具体的デバイス構造をスクライ
ブ線領域（図４（ａ））、最低部（図４（ｂ））および
最高部（図４（ｃ））に分けて示す断面図である。
ブ線領域（図４（ａ））、最低部（図４（ｂ））および
最高部（図４（ｃ））に分けて示す断面図である。
【図５】段差が大きい場合の不工合を説明するため
（ａ）〜（ｃ）に分図して示す工程順断面図である。
（ａ）〜（ｃ）に分図して示す工程順断面図である。
【図６】段差を分散させる効果を説明するための（ａ）
〜（ｃ）に分図して示す工程順断面図である。
〜（ｃ）に分図して示す工程順断面図である。
【図７】従来例を示す平面模式図（図７（ａ））および
断面模式図（図７（ｂ））である。
断面模式図（図７（ｂ））である。
【図８】従来例の具体的デバイス構造をスクライブ線領
域（図８（ａ））、最低部（図８（ｂ））および最高部
（図８（ｃ））に分けて示す断面図である。
域（図８（ａ））、最低部（図８（ｂ））および最高部
（図８（ｃ））に分けて示す断面図である。
１ Ｐ型シリコン基体 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース・ドレイン領域 ６ 層間絶縁膜 ７ キャパシタの下部電極 ８ キャパシタ絶縁膜 ９ キャパシタの上部電極 １０ 層間絶縁膜 １１ タングステンシリサイド膜 １２ 層間絶縁膜 １３ Ａｌ−Ｃｕ−Ｓｉ膜 １０１ 回路領域 １０２ スクライブ線領域 １０３ 最高部 １０４ 最低部 １０５，１０５Ａ 支持台 １０６ 配線 １０６Ａ チェックパターン １０７ 階段
Claims (4)
- 【請求項１】 表面に高低差のある層間絶縁膜を選択的
に被覆する配線と、前記配線と同一のリソグラフィー工
程で形成されるチェックパターンとを有する半導体装置
において、前記チェックパターンが、前記層間絶縁膜、
前記配線より下層の導電膜または前記層間絶縁膜より下
層にある絶縁膜のうちの少なくとも一つからなり前記層
間絶縁膜の表面の高さの最も低い部分と最も高い部分の
間の高さを有する支持台の表面を選択的に被覆して設け
られていることを特徴とする半導体装置。 - 【請求項２】 前記支持台の端部が階段状になっている
請求項１記載の半導体装置。 - 【請求項３】 前記支持台が半導体チップの周辺部に設
けられている請求項１または２記載の半導体装置。 - 【請求項４】チェックパターンがリソグラフィーアライ
メント用パターンの主尺パターンまたは副尺パターンの
いずれか一方もしくはリソグラフィーモニターパターン
である請求項１，２または３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191052A JP3047688B2 (ja) | 1993-08-02 | 1993-08-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191052A JP3047688B2 (ja) | 1993-08-02 | 1993-08-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745507A true JPH0745507A (ja) | 1995-02-14 |
| JP3047688B2 JP3047688B2 (ja) | 2000-05-29 |
Family
ID=16268097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5191052A Expired - Fee Related JP3047688B2 (ja) | 1993-08-02 | 1993-08-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3047688B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153941A (en) * | 1998-09-02 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor registration measurement mark |
| KR100294962B1 (ko) * | 1997-09-19 | 2001-07-12 | 가네꼬 히사시 | 모니터링패턴을갖는반도체메모리장치 |
| US6369456B1 (en) | 1997-10-09 | 2002-04-09 | Nec Corporation | Semiconductor device and producing method thereof |
-
1993
- 1993-08-02 JP JP5191052A patent/JP3047688B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100294962B1 (ko) * | 1997-09-19 | 2001-07-12 | 가네꼬 히사시 | 모니터링패턴을갖는반도체메모리장치 |
| US6369456B1 (en) | 1997-10-09 | 2002-04-09 | Nec Corporation | Semiconductor device and producing method thereof |
| US6153941A (en) * | 1998-09-02 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor registration measurement mark |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3047688B2 (ja) | 2000-05-29 |
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