JPH0743581B2 - ディスプレイ制御装置 - Google Patents
ディスプレイ制御装置Info
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- JPH0743581B2 JPH0743581B2 JP2295609A JP29560990A JPH0743581B2 JP H0743581 B2 JPH0743581 B2 JP H0743581B2 JP 2295609 A JP2295609 A JP 2295609A JP 29560990 A JP29560990 A JP 29560990A JP H0743581 B2 JPH0743581 B2 JP H0743581B2
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- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 101000885321 Homo sapiens Serine/threonine-protein kinase DCLK1 Proteins 0.000 description 3
- 102100039758 Serine/threonine-protein kinase DCLK1 Human genes 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/147—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels
- G06F3/1475—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels with conversion of CRT control signals to flat panel control signals, e.g. adapting the palette memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/02—Graphics controller able to handle multiple formats, e.g. input or output formats
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- General Physics & Mathematics (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えばCRTディスプレイを対象として作成
されたアプリケーションプログラムによって、CRTディ
スプレイとは異なる表示タイミングを有する液晶パネル
ディスプレイ及びプラズマパネルディスプレイ等の表示
制御を行なうディスプレイ制御装置に関する。
されたアプリケーションプログラムによって、CRTディ
スプレイとは異なる表示タイミングを有する液晶パネル
ディスプレイ及びプラズマパネルディスプレイ等の表示
制御を行なうディスプレイ制御装置に関する。
［従来の技術］ 近年、パーソナルコンピュータ及びワードプロセッサを
始めとする各種OA機器の小型化に伴って、これらに使用
されるディスプレイも、従来のCRTディスプレイに代わ
って液晶ディスプレイ及びプラズマディスプレイ等のパ
ネルタイプのものが多用されるようになってきた。
始めとする各種OA機器の小型化に伴って、これらに使用
されるディスプレイも、従来のCRTディスプレイに代わ
って液晶ディスプレイ及びプラズマディスプレイ等のパ
ネルタイプのものが多用されるようになってきた。
ところで、上述したパネルタイプのディスプレイとCRT
ディスプレイとでは、通常、その表示タイミングが異な
っている。このため、CRTディスプレイを対象として作
成されたアプリケーションプログラムでパネルタイプの
ディスプレイを駆動するために、従来、次のような方法
を採用している。
ディスプレイとでは、通常、その表示タイミングが異な
っている。このため、CRTディスプレイを対象として作
成されたアプリケーションプログラムでパネルタイプの
ディスプレイを駆動するために、従来、次のような方法
を採用している。
第１の方法は、初期設定プログラムに従って、既存のCR
Tコントローラのタイミング制御用レジスタの内容をパ
ネルタイミングに合わせて設定する方法である。
Tコントローラのタイミング制御用レジスタの内容をパ
ネルタイミングに合わせて設定する方法である。
また、第２の方法は、CRTコントローラからCRTタイミン
グで出力されるデータを、一旦、フレームバッファに書
き込み、その後、パネルタイミングに合わせて出力する
方法である。
グで出力されるデータを、一旦、フレームバッファに書
き込み、その後、パネルタイミングに合わせて出力する
方法である。
［発明が解決しようとする課題］ しかしながら、上述した２つの方法のうち、第１の方法
では、アプリケーションプログラムによって解像度及び
グラフィック／テキストの切り替え等の表示モードの変
更を行う際に、CRTコントローラ内のタイミング制御用
レジスタの内容を変更する必要が生じる。しかし、通
常、アプリケーションプログラムは、CRTディスプレイ
を対象として作成されているので、このようなレジスタ
内容の書き替えを許容すると、初期設定によって設定さ
れたパネル用のタイミングが損なわれてしまう。
では、アプリケーションプログラムによって解像度及び
グラフィック／テキストの切り替え等の表示モードの変
更を行う際に、CRTコントローラ内のタイミング制御用
レジスタの内容を変更する必要が生じる。しかし、通
常、アプリケーションプログラムは、CRTディスプレイ
を対象として作成されているので、このようなレジスタ
内容の書き替えを許容すると、初期設定によって設定さ
れたパネル用のタイミングが損なわれてしまう。
そこで、従来は、アプリケーションプログラムによって
タイミング制御用レジスタの内容が書き替えられないよ
うに、プロテクトフラグを立てて、以後のアプリケーシ
ョンプログラムによる処理の際に、タイミング制御用レ
ジスタの内容の書き替えを禁止する等の方法がとられて
いるが、この場合には、表示モードの変更を行うことが
できない。
タイミング制御用レジスタの内容が書き替えられないよ
うに、プロテクトフラグを立てて、以後のアプリケーシ
ョンプログラムによる処理の際に、タイミング制御用レ
ジスタの内容の書き替えを禁止する等の方法がとられて
いるが、この場合には、表示モードの変更を行うことが
できない。
また、表示モードの変更時に、これを識別してCRTタイ
ミングからパネルディスプレイ用のタイミングに変更し
てCRTコントローラのタイミング制御用レジスタに書込
むためのローカルCPU又はロジック回路等を追加するこ
ともなされているが、この場合には、部品コストが増大
するという問題点がある。
ミングからパネルディスプレイ用のタイミングに変更し
てCRTコントローラのタイミング制御用レジスタに書込
むためのローカルCPU又はロジック回路等を追加するこ
ともなされているが、この場合には、部品コストが増大
するという問題点がある。
一方、第２の方法においても、フレームバッファ及びパ
ネル用ドットクロック再生回路（PLL回路）等が必要に
なるため、上記と同様にシステム全体のコストが増加す
るという問題点がある。
ネル用ドットクロック再生回路（PLL回路）等が必要に
なるため、上記と同様にシステム全体のコストが増加す
るという問題点がある。
この発明は、このような問題点を解決するためになされ
たもので、部品コストの大幅な増加を招くことなしに、
タイミングが相互に異なる複数のディスプレイのコント
ロールを、アプリケーションプログラムに従って支障な
く行なうことができるディスプレイ制御装置を提供する
ことを目的とする。
たもので、部品コストの大幅な増加を招くことなしに、
タイミングが相互に異なる複数のディスプレイのコント
ロールを、アプリケーションプログラムに従って支障な
く行なうことができるディスプレイ制御装置を提供する
ことを目的とする。
［課題を解決するための手段］ この発明は、第１のディスプレイを対象として作成され
たアプリケーションプログラムに従って前記第１のディ
スプレイとは表示タイミングが異なる第２のディスプレ
イの表示制御を行なうディスプレイ制御装置において、
前記第２のディスプレイの駆動用の基本クロックを発生
させるクロック発生手段と、前記アプリケーションプロ
グラムによる書換えが可能な第１のタイミング制御用レ
ジスタを備えた第１のコントローラと、前記第２のディ
スプレイの表示タイミングを設定するための第２のタイ
ミング制御用レジスタを備えると共に上記第２のタイミ
ング制御用レジスタの内容と前記基本クロックとに基づ
いて前記第２のディスプレイの同期信号を生成する第２
のコントローラとを備え、前記第１のコントローラは、
前記基本クロックによって動作すると共に前記第２のデ
ィスプレイの同期信号と前記第１のタイミング制御レジ
スタの内容とに基づいて前記第２のディスプレイの表示
用のタイミング信号を生成するものであることを特徴と
する。
たアプリケーションプログラムに従って前記第１のディ
スプレイとは表示タイミングが異なる第２のディスプレ
イの表示制御を行なうディスプレイ制御装置において、
前記第２のディスプレイの駆動用の基本クロックを発生
させるクロック発生手段と、前記アプリケーションプロ
グラムによる書換えが可能な第１のタイミング制御用レ
ジスタを備えた第１のコントローラと、前記第２のディ
スプレイの表示タイミングを設定するための第２のタイ
ミング制御用レジスタを備えると共に上記第２のタイミ
ング制御用レジスタの内容と前記基本クロックとに基づ
いて前記第２のディスプレイの同期信号を生成する第２
のコントローラとを備え、前記第１のコントローラは、
前記基本クロックによって動作すると共に前記第２のデ
ィスプレイの同期信号と前記第１のタイミング制御レジ
スタの内容とに基づいて前記第２のディスプレイの表示
用のタイミング信号を生成するものであることを特徴と
する。
［作用］ この発明によれば、第２のコントローラは、第２のタイ
ミング制御用レジスタに設定された内容と第２のディス
プレイ用の基本クロックとに基づいて、第２のディスプ
レイ用の同期信号を生成する。
ミング制御用レジスタに設定された内容と第２のディス
プレイ用の基本クロックとに基づいて、第２のディスプ
レイ用の同期信号を生成する。
一方、第１のコントローラは、第２のディスプレイの表
示を行う際には、前記第２のディスプレイ用の基本クロ
ックに基づいて動作をし、前記第２のディスプレイ用の
同期信号と第１のタイミング制御用レジスタに設定され
た内容とに基づいて各種のタイミング信号を生成する。
示を行う際には、前記第２のディスプレイ用の基本クロ
ックに基づいて動作をし、前記第２のディスプレイ用の
同期信号と第１のタイミング制御用レジスタに設定され
た内容とに基づいて各種のタイミング信号を生成する。
したがって、この発明によれば、第１のコントローラの
内部に設けられた第１のタイミング制御用レジスタの内
容がアプリケーションプログラムによって書き替えられ
た場合でも、第１のコントローラが前記基本クロックと
前記第２のディスプレイ用の同期信号とに基づいて各種
のタイミング信号を生成出力するので、第２のディスプ
レイの表示動作に影響を与えることはない。
内部に設けられた第１のタイミング制御用レジスタの内
容がアプリケーションプログラムによって書き替えられ
た場合でも、第１のコントローラが前記基本クロックと
前記第２のディスプレイ用の同期信号とに基づいて各種
のタイミング信号を生成出力するので、第２のディスプ
レイの表示動作に影響を与えることはない。
また、第２のディスプレイの表示動作に際しては、第１
のタイミング制御用レジスタの内容が加味されるので、
アプリケーションプログラムに沿った表示モードでの表
示が可能になる。
のタイミング制御用レジスタの内容が加味されるので、
アプリケーションプログラムに沿った表示モードでの表
示が可能になる。
なお、この発明は、第１のコントローラ内に設けられた
第１のタイミング制御用レジスタの内容を第２のディス
プレイのタイミングに合わせて書き替える方式ではな
く、第１のコントローラの動作の基本となる基本クロッ
クと、タイミングのベースとなる同期信号とを、第２の
ディスプレイの表示タイミングに合致させる方式である
から、演算処理を行うためのローカルCPUやロジック、
並びにタイミングを合致させるためのフレームバッファ
等を必要としない。このため、部品コストを従来よりも
低減することができる。
第１のタイミング制御用レジスタの内容を第２のディス
プレイのタイミングに合わせて書き替える方式ではな
く、第１のコントローラの動作の基本となる基本クロッ
クと、タイミングのベースとなる同期信号とを、第２の
ディスプレイの表示タイミングに合致させる方式である
から、演算処理を行うためのローカルCPUやロジック、
並びにタイミングを合致させるためのフレームバッファ
等を必要としない。このため、部品コストを従来よりも
低減することができる。
［実施例］ 以下、添付の図面を参照してこの発明の一実施例につい
て説明する。
て説明する。
第１図は、この実施例によるディスプレイコントローラ
の構成を示すブロック図である。
の構成を示すブロック図である。
なお、第１図では、説明の便宜上、制御対象となるディ
スプレイとして、液晶パネル等のフラットパネルディス
プレイ７のみを図示しているが、このコントローラは、
フラットパネルディスプレイ７と、図示しないCRTディ
スプレイとをスイッチの切り替えによって選択して表示
制御可能なものとなっている。
スプレイとして、液晶パネル等のフラットパネルディス
プレイ７のみを図示しているが、このコントローラは、
フラットパネルディスプレイ７と、図示しないCRTディ
スプレイとをスイッチの切り替えによって選択して表示
制御可能なものとなっている。
従って、このコントローラは、CRTディスプレイ駆動用
のCRTコントローラ１と、フラットパネルディスプレイ
７の駆動用のパネルコントローラ２とを備えたものとな
っている。これらのコントローラ1,2は、ローカルデー
タバスLDBを介してBIOS（Basic Input/Output System）
・ROM3と相互に接続されており、システムバスのコント
ロール信号としてのメモリリード信号MRD及びCRTコント
ローラ１から出力されるBIOS・ROMアクセスイネーブル
信号BIAEに基づいて、BIOS・ROM3に格納された基本入出
力ルーチンに対するアクセスを行うようになっている。
のCRTコントローラ１と、フラットパネルディスプレイ
７の駆動用のパネルコントローラ２とを備えたものとな
っている。これらのコントローラ1,2は、ローカルデー
タバスLDBを介してBIOS（Basic Input/Output System）
・ROM3と相互に接続されており、システムバスのコント
ロール信号としてのメモリリード信号MRD及びCRTコント
ローラ１から出力されるBIOS・ROMアクセスイネーブル
信号BIAEに基づいて、BIOS・ROM3に格納された基本入出
力ルーチンに対するアクセスを行うようになっている。
CRTコントローラ１は、更にシステムアドレスバスABに
接続されると共に、双方向データバッファ５を介してシ
ステムデータバスDBに接続されている。双方向データバ
ッファ５は、CRTコントローラ１から出力されるデータ
バスディレクション信号DBDに基づいて、そのデータの
送り方向を決定する。また、CRTコントローラ１には、
システムバス側からI/Oコマンド及びメモリコマンド等
のバスコントロール信号BC1が入力され、CRTコントロー
ラ１からシステムバスへはインタラプトリクエスト及び
レディ信号等のバスコントロール信号BC2が出力されて
いる。これにより、CRTコントローラ１は、バスAB,DBに
接続された図示しないメインCPUによってアクセスさ
れ、同じくI/Oと相互にデータの授受を行うようになっ
ている。
接続されると共に、双方向データバッファ５を介してシ
ステムデータバスDBに接続されている。双方向データバ
ッファ５は、CRTコントローラ１から出力されるデータ
バスディレクション信号DBDに基づいて、そのデータの
送り方向を決定する。また、CRTコントローラ１には、
システムバス側からI/Oコマンド及びメモリコマンド等
のバスコントロール信号BC1が入力され、CRTコントロー
ラ１からシステムバスへはインタラプトリクエスト及び
レディ信号等のバスコントロール信号BC2が出力されて
いる。これにより、CRTコントローラ１は、バスAB,DBに
接続された図示しないメインCPUによってアクセスさ
れ、同じくI/Oと相互にデータの授受を行うようになっ
ている。
また、CRTコントローラ１には、表示用データを格納す
るVRAM（表示用メモリ）４と、CRT用ドットクロックCDC
及びパネル用ドットクロックPDCを出力するクロック発
生回路６とが接続されている。CRTコントローラ１は、V
RAM4に対する表示アドレスを生成し、表示メモリアドレ
スバスVABを介してアドレス指定を行い、リード／ライ
ト信号等の表示メモリコマンドVCOMで示すタイミング
で、表示メモリデータバスVDBを介して表示データを入
力する。
るVRAM（表示用メモリ）４と、CRT用ドットクロックCDC
及びパネル用ドットクロックPDCを出力するクロック発
生回路６とが接続されている。CRTコントローラ１は、V
RAM4に対する表示アドレスを生成し、表示メモリアドレ
スバスVABを介してアドレス指定を行い、リード／ライ
ト信号等の表示メモリコマンドVCOMで示すタイミング
で、表示メモリデータバスVDBを介して表示データを入
力する。
更に、CRTコントローラ１は、ディスプレイ選択信号SW
によってクロック信号CDC,PDCのいずれか一方を選択し
て入力すると共に、パネルコントローラ２からの同期信
号HSY,VSYを入力し、これらに基づいてパネル用の表示
タイミング信号DTMGを生成する。そして、VRAM4から読
み出した表示データを表示タイミング信号DTMGに従い、
ピクセルデータバスPIDBを介してパネルコントローラ２
に表示データを供給する。また、CRTコントローラ１か
らは、パネルコントローラ２に対してI/Oコマンド信号I
/Oが供給されている。
によってクロック信号CDC,PDCのいずれか一方を選択し
て入力すると共に、パネルコントローラ２からの同期信
号HSY,VSYを入力し、これらに基づいてパネル用の表示
タイミング信号DTMGを生成する。そして、VRAM4から読
み出した表示データを表示タイミング信号DTMGに従い、
ピクセルデータバスPIDBを介してパネルコントローラ２
に表示データを供給する。また、CRTコントローラ１か
らは、パネルコントローラ２に対してI/Oコマンド信号I
/Oが供給されている。
一方、パネルコントローラ２は、パネル用ドットクロッ
クPDCに基づいて同期信号HSY,VSYを生成し、CRTコント
ローラ１に出力すると共に、CRTコントローラ１から与
えられる表示タイミング信号に基づいてパネルタイミン
グ信号RTMGを生成する。また、パネルコントローラ２
は、CRTコントローラ１から与えられるピクセルデータ
をパネル用のデータに変換してパネルデータバスPADBを
介してフラットパネルディスプレイ７に出力する。
クPDCに基づいて同期信号HSY,VSYを生成し、CRTコント
ローラ１に出力すると共に、CRTコントローラ１から与
えられる表示タイミング信号に基づいてパネルタイミン
グ信号RTMGを生成する。また、パネルコントローラ２
は、CRTコントローラ１から与えられるピクセルデータ
をパネル用のデータに変換してパネルデータバスPADBを
介してフラットパネルディスプレイ７に出力する。
第２図は、CRTコントローラ１とパネルコントローラ２
のタイミング生成部分の詳細を示すブロック図である。
のタイミング生成部分の詳細を示すブロック図である。
CRTコントローラ１には、CRT用レジスタ12が設けられて
おり、ここにCRT用の後述する各種の表示タイミングデ
ータが格納されるようになっている。また、水平タイミ
ング同期合わせ回路13及び垂直タイミング同期合わせ回
路14は、クロックセレクト回路11によって選択されたCR
T用又はパネル用のドットクロックDCLKと、ディスプレ
イ選択信号SWと、CRT用レジスタ12に格納された表示タ
イミングデータとに基づいて、CRTディスプレイ用又は
パネルディスプレイ用の各種のタイミング信号を生成す
る。
おり、ここにCRT用の後述する各種の表示タイミングデ
ータが格納されるようになっている。また、水平タイミ
ング同期合わせ回路13及び垂直タイミング同期合わせ回
路14は、クロックセレクト回路11によって選択されたCR
T用又はパネル用のドットクロックDCLKと、ディスプレ
イ選択信号SWと、CRT用レジスタ12に格納された表示タ
イミングデータとに基づいて、CRTディスプレイ用又は
パネルディスプレイ用の各種のタイミング信号を生成す
る。
一方、パネルコントローラ２には、パネル用レジスタ21
が設けられており、ここにパネル用の表示タイミングデ
ータが格納されるようになっている。パネルタイミング
制御回路22は、パネル用レジスタ21に格納された内容
と、クロックセレクト回路11によって選択されたパネル
用のドットクロックDCLKとに基づいて、パネル用の水平
同期信号HSY及び垂直同期信号VSYを生成出力し、これら
を夫々水平タイミング同期合わせ回路13及び垂直タイミ
ング同期合わせ回路14に出力する。また、パネル用デー
タ変換回路23は、CRTコントローラ１から出力されるピ
クセルデータPIDに対して階調付け等の処理を施してフ
ラットパネルディスプレイ用のパネルデータPADを生成
する。
が設けられており、ここにパネル用の表示タイミングデ
ータが格納されるようになっている。パネルタイミング
制御回路22は、パネル用レジスタ21に格納された内容
と、クロックセレクト回路11によって選択されたパネル
用のドットクロックDCLKとに基づいて、パネル用の水平
同期信号HSY及び垂直同期信号VSYを生成出力し、これら
を夫々水平タイミング同期合わせ回路13及び垂直タイミ
ング同期合わせ回路14に出力する。また、パネル用デー
タ変換回路23は、CRTコントローラ１から出力されるピ
クセルデータPIDに対して階調付け等の処理を施してフ
ラットパネルディスプレイ用のパネルデータPADを生成
する。
第３図は、水平タイミング同期合わせ回路13の更に詳細
な構成を示すブロック図である。
な構成を示すブロック図である。
CRT用又はパネル用のドットクロックDCLKは、分周回路3
1によってたとえば1/8に分周され、水平クロックHCLKと
なってＤ型フリップフロップ62,63,65,66のクロック信
号として供給されている。また、水平クロックHCLKは水
平方向カウンタ32に供給され、ここで水平方向のドット
アドレスが生成されるようになっている。
1によってたとえば1/8に分周され、水平クロックHCLKと
なってＤ型フリップフロップ62,63,65,66のクロック信
号として供給されている。また、水平クロックHCLKは水
平方向カウンタ32に供給され、ここで水平方向のドット
アドレスが生成されるようになっている。
この水平方向カウンタ32の出力は、６つのコンパレータ
33〜38によって、夫々CRTレジスタ12に設定された各種
のタイミングデータHT,DE,BS,BE,SS,SEと比較されるよ
うになっている。これらのタイミングデータは、例えば
第４図に示すように、水平トータル時間（HT）、表示イ
ネーブル開始タイミング（DE）、ブランキング開始タイ
ミング（BS）、ブランキング終了タイミング（BE）、同
期信号開始タイミング（SS）及び同期信号終了タイミン
グ（SE）を表しており、コンパレータ33〜38によって、
それらのエッジが検出されるようになっている。
33〜38によって、夫々CRTレジスタ12に設定された各種
のタイミングデータHT,DE,BS,BE,SS,SEと比較されるよ
うになっている。これらのタイミングデータは、例えば
第４図に示すように、水平トータル時間（HT）、表示イ
ネーブル開始タイミング（DE）、ブランキング開始タイ
ミング（BS）、ブランキング終了タイミング（BE）、同
期信号開始タイミング（SS）及び同期信号終了タイミン
グ（SE）を表しており、コンパレータ33〜38によって、
それらのエッジが検出されるようになっている。
コンパレータ33,35〜38の出力は、CRTディスプレイの表
示タイミングを決定するもので、ディスプレイ選択信号
SWが“0"のときに、インバータ46を介したゲート制御信
号によってANDゲート41〜45を通過し、ORゲート51〜55
を介して夫々DTMG生成回路56、BLANK生成回路57及びSYN
C生成回路58の各セット信号及びリセット信号として供
給されるものとなっている。DTMG生成回路56、BLANK生
成回路57及びSYNC生成回路58は、夫々RSフリップフロッ
プからなり、ORゲート51〜55の出力により、セット及び
リセットされて表示タイミング信号DTMG、ブランキング
信号BLANK及び水平同期信号HSYNを出力する。なお、SYN
C生成回路58の出力は、ディスプレイ切り替え信号SWに
よって導通制御されるバッファ59を介して出力されるよ
うになっている。
示タイミングを決定するもので、ディスプレイ選択信号
SWが“0"のときに、インバータ46を介したゲート制御信
号によってANDゲート41〜45を通過し、ORゲート51〜55
を介して夫々DTMG生成回路56、BLANK生成回路57及びSYN
C生成回路58の各セット信号及びリセット信号として供
給されるものとなっている。DTMG生成回路56、BLANK生
成回路57及びSYNC生成回路58は、夫々RSフリップフロッ
プからなり、ORゲート51〜55の出力により、セット及び
リセットされて表示タイミング信号DTMG、ブランキング
信号BLANK及び水平同期信号HSYNを出力する。なお、SYN
C生成回路58の出力は、ディスプレイ切り替え信号SWに
よって導通制御されるバッファ59を介して出力されるよ
うになっている。
一方、パネルコントローラ２から出力される水平同期信
号HSYは、ANDゲート61を介して縦続接続されたＤ型フリ
ップフロップ粒径62,63に入力されている。Ｄ型フリッ
プフロップ63の入力と反転出力とはANDゲート64に入力
され、ここで水平同期信号の遅延出力の立上りが検出さ
れるようになっている。更に、ANDゲート64の出力は、
縦続接続された２段のＤ型フリップフロップ65,66に入
力されている。これらのＤ型フリップフロップ62,63,6
5,66は、パネル用のタイミングを生成する。従って、デ
ィスプレイ選択信号SWが“1"の場合には、ANDゲート61
によって水平同期信号HSYがＤ型フリップフロップ62に
供給され、ANDゲート64の出力及びＤ型フリップフロッ
プ66の出力が、夫々水平同期開始タイミングHS及び水平
同期終了タイミングHEとして、ORゲート51〜55を介して
各信号の生成回路56〜58に供給されるようになってい
る。
号HSYは、ANDゲート61を介して縦続接続されたＤ型フリ
ップフロップ粒径62,63に入力されている。Ｄ型フリッ
プフロップ63の入力と反転出力とはANDゲート64に入力
され、ここで水平同期信号の遅延出力の立上りが検出さ
れるようになっている。更に、ANDゲート64の出力は、
縦続接続された２段のＤ型フリップフロップ65,66に入
力されている。これらのＤ型フリップフロップ62,63,6
5,66は、パネル用のタイミングを生成する。従って、デ
ィスプレイ選択信号SWが“1"の場合には、ANDゲート61
によって水平同期信号HSYがＤ型フリップフロップ62に
供給され、ANDゲート64の出力及びＤ型フリップフロッ
プ66の出力が、夫々水平同期開始タイミングHS及び水平
同期終了タイミングHEとして、ORゲート51〜55を介して
各信号の生成回路56〜58に供給されるようになってい
る。
ORゲート54,55の出力は、夫々SRフリップフロップ回路6
7のセット入力端子Ｓ及びリセット入力端子Ｒに入力さ
れている。フリップフロップ回路67は、その反転出力端
子から水平クロックVCLKを垂直タイミング同期合わせ回
路14に出力するものとなっている。
7のセット入力端子Ｓ及びリセット入力端子Ｒに入力さ
れている。フリップフロップ回路67は、その反転出力端
子から水平クロックVCLKを垂直タイミング同期合わせ回
路14に出力するものとなっている。
また、垂直タイミング同期合わせ回路14も、上述した水
平タイミング同期合わせ回路13と略同様の構成となって
いる。即ち、この回路14は、垂直クロックVCLKをカウン
トする水平方向カウンタ71の出力と、CRT用レジスタ12
に設定された垂直トータル時間VT、DE,BS,BE,SS,SE等の
タイミング情報とが夫々コンパレータ72〜77によって比
較され、その比較出力がANDゲート81〜85及びORゲート8
6〜92を介してDTMG生成回路93、BLANK生成回路94及びSY
NC生成回路95を夫々セット及びリセットするようになっ
ている。また、CRTとパネルとの切り替え用にインバー
タ96及びバッファ97が設けられている。
平タイミング同期合わせ回路13と略同様の構成となって
いる。即ち、この回路14は、垂直クロックVCLKをカウン
トする水平方向カウンタ71の出力と、CRT用レジスタ12
に設定された垂直トータル時間VT、DE,BS,BE,SS,SE等の
タイミング情報とが夫々コンパレータ72〜77によって比
較され、その比較出力がANDゲート81〜85及びORゲート8
6〜92を介してDTMG生成回路93、BLANK生成回路94及びSY
NC生成回路95を夫々セット及びリセットするようになっ
ている。また、CRTとパネルとの切り替え用にインバー
タ96及びバッファ97が設けられている。
更に、垂直クロックVCLKは、ANDゲート100を介して縦続
接続されたＤ型フリップフロップ101,102に入力されて
おり、ANDゲート103によってその立ち上がりが検出さ
れ、Ｄ型フリップフロップ104によって、垂直同期開始
タイミングVSと同終了タイミングVEとが生成されるよう
になっている。
接続されたＤ型フリップフロップ101,102に入力されて
おり、ANDゲート103によってその立ち上がりが検出さ
れ、Ｄ型フリップフロップ104によって、垂直同期開始
タイミングVSと同終了タイミングVEとが生成されるよう
になっている。
次に、このように構成されたこの実施例の動作について
説明する。
説明する。
先ず、図示しないCRTコントローラを駆動する場合に
は、ディスプレイ切り替え信号SWが、“0"に設定され
る。この場合には、クロックセレクト回路11によって、
CRT用のドットクロックCDCが選択される。また、パネル
コントローラ２から出力される水平同期信号HSY及び垂
直同期信号VSYが、各同期合わせ回路13,14におけるAND
ゲート61,100によって無効化されると共に、ANDゲート4
1〜45,81〜85が通過状態となり、各タイミングの生成回
路56〜58,93〜95は、CRT用レジスタ12の設定値に基づい
て各種タイミング信号を出力する。
は、ディスプレイ切り替え信号SWが、“0"に設定され
る。この場合には、クロックセレクト回路11によって、
CRT用のドットクロックCDCが選択される。また、パネル
コントローラ２から出力される水平同期信号HSY及び垂
直同期信号VSYが、各同期合わせ回路13,14におけるAND
ゲート61,100によって無効化されると共に、ANDゲート4
1〜45,81〜85が通過状態となり、各タイミングの生成回
路56〜58,93〜95は、CRT用レジスタ12の設定値に基づい
て各種タイミング信号を出力する。
このときのCRT表示タイミングを第４図（ａ）に示す。
水平同期信号HSYNは、データSS,SEによって設定され、
表示タイミング信号DTMGは、データDE,HTによって設定
され、ブランキング信号BLANKは、データBS,BEによって
決定される。なお、表示タイミング信号DTMGの立上り
は、水平カウンタ32の内容をクリアする信号にもなって
いる。
水平同期信号HSYNは、データSS,SEによって設定され、
表示タイミング信号DTMGは、データDE,HTによって設定
され、ブランキング信号BLANKは、データBS,BEによって
決定される。なお、表示タイミング信号DTMGの立上り
は、水平カウンタ32の内容をクリアする信号にもなって
いる。
一方、フラットパネルディスプレイ７を駆動する場合に
は、ディスプレイ切り替え信号SWが、“1"に設定され
る。この場合には、クロックセレクト回路11によって、
パネル用のドットクロックPDCが選択されるので、パネ
ル用コントローラ２のみならず、CRTコントローラ１も
またパネル用ドットクロックPDCによって動作をする。
は、ディスプレイ切り替え信号SWが、“1"に設定され
る。この場合には、クロックセレクト回路11によって、
パネル用のドットクロックPDCが選択されるので、パネ
ル用コントローラ２のみならず、CRTコントローラ１も
またパネル用ドットクロックPDCによって動作をする。
このとき表示タイミングを第４図（ｂ）に示す。この図
に示すように、CRT用レジスタ12に設定されたデータDE
が、同図（ａ）の場合と同一の値であっても、ドットク
ロックの周波数が異なるため、そのタイミングは異なっ
ている。
に示すように、CRT用レジスタ12に設定されたデータDE
が、同図（ａ）の場合と同一の値であっても、ドットク
ロックの周波数が異なるため、そのタイミングは異なっ
ている。
また、パネル表示モードでは、ANDゲート61,100が通過
状態、ANDゲート41〜45,81〜85が遮断状態となるので、
パネルコントローラ２から出力される同期信号HSY,VSY
信号により、パネル用の同期開始及び終了タイミングH
S,HE,VS,VEが生成される。そして、これらのタイミング
信号が各タイミングの生成回路56〜58及び93〜95に供給
され、第４図（ｂ）に示すような表示タイミング信号DT
MG及びブランキング信号BLANKが生成される。また、ブ
ランキング信号と同一の信号によってVCLKが生成され
る。
状態、ANDゲート41〜45,81〜85が遮断状態となるので、
パネルコントローラ２から出力される同期信号HSY,VSY
信号により、パネル用の同期開始及び終了タイミングH
S,HE,VS,VEが生成される。そして、これらのタイミング
信号が各タイミングの生成回路56〜58及び93〜95に供給
され、第４図（ｂ）に示すような表示タイミング信号DT
MG及びブランキング信号BLANKが生成される。また、ブ
ランキング信号と同一の信号によってVCLKが生成され
る。
垂直タイミング同期合わせ回路14においても、これと同
様の処理によって各タイミング信号が生成される。
様の処理によって各タイミング信号が生成される。
このディスプレイコントローラによれば、CRT用レジス
タ12内のデータDEが書き替えられた場合でも、パネルデ
ィスプレイ７に、その変更された内容に基づく表示動作
を支障なく行うことができる。
タ12内のデータDEが書き替えられた場合でも、パネルデ
ィスプレイ７に、その変更された内容に基づく表示動作
を支障なく行うことができる。
［発明の効果］ 以上述べたように、この発明によれば、第１のコントロ
ーラの内部に設けられた第１のタイミング制御用レジス
タの内容がアプリケーションプログラムによって書き替
えられた場合でも、第１のコントローラが前記基本クロ
ックと前記第２のディスプレイ用の同期信号とに基づい
て各種のタイミング信号を生成出力するので、第２のデ
ィスプレイの表示動作に影響を与えることはない。
ーラの内部に設けられた第１のタイミング制御用レジス
タの内容がアプリケーションプログラムによって書き替
えられた場合でも、第１のコントローラが前記基本クロ
ックと前記第２のディスプレイ用の同期信号とに基づい
て各種のタイミング信号を生成出力するので、第２のデ
ィスプレイの表示動作に影響を与えることはない。
また、第２のディスプレイの表示動作に際しては、第１
のタイミング制御用レジスタの内容が加味されるので、
アプリケーションプログラムに沿った表示モードでの表
示が可能になる。
のタイミング制御用レジスタの内容が加味されるので、
アプリケーションプログラムに沿った表示モードでの表
示が可能になる。
更に、この発明によれば、第１のコントローラ内に設け
られた第１のタイミング制御用レジスタの内容を第２の
ディスプレイのタイミングに合わせて書き替える方式で
はなく、第１のコントローラの動作の基本となる基本ク
ロックと、タイミングのベースとなる同期信号とを、第
２のディスプレイの表示タイミングに合致させる方式で
あるから、演算処理を行うためのローカルCPUやロジッ
ク、並びにタイミングを合致させるためのフレームバッ
ファ等を必要としない。このため、システム全体のコス
トを大幅に増加させずに上記の効果を得ることができ
る。
られた第１のタイミング制御用レジスタの内容を第２の
ディスプレイのタイミングに合わせて書き替える方式で
はなく、第１のコントローラの動作の基本となる基本ク
ロックと、タイミングのベースとなる同期信号とを、第
２のディスプレイの表示タイミングに合致させる方式で
あるから、演算処理を行うためのローカルCPUやロジッ
ク、並びにタイミングを合致させるためのフレームバッ
ファ等を必要としない。このため、システム全体のコス
トを大幅に増加させずに上記の効果を得ることができ
る。
第１図はこの発明の一実施例によるディスプレイコント
ローラのブロック図、第２図は同コントローラにおける
CRTコントローラ及びパネルコントローラの要部のブロ
ック図、第３図は同CRTコントローラにおける水平タイ
ミング同期合わせ回路のブロック図、第４図は同水平タ
イミング同期合わせ回路の動作を示すタイミング図、第
５図は同CRTコントローラにおける垂直タイミング同期
合わせ回路のブロック図である。 １……CRTコントローラ、２……パネルコントローラ、
３……BIOS・ROM、４……VRAM、５……双方向データバ
ッファ、６……クロック発生回路、７……フラットパネ
ルディスプレイ、11……クロックセレクト回路、12……
CRT用レジスタ、13……水平タイミング同期合わせ回
路、14……垂直タイミング同期合わせ回路、21……パネ
ル用レジスタ、22……パネルタイミング制御回路、23…
…パネル用データ変換回路。
ローラのブロック図、第２図は同コントローラにおける
CRTコントローラ及びパネルコントローラの要部のブロ
ック図、第３図は同CRTコントローラにおける水平タイ
ミング同期合わせ回路のブロック図、第４図は同水平タ
イミング同期合わせ回路の動作を示すタイミング図、第
５図は同CRTコントローラにおける垂直タイミング同期
合わせ回路のブロック図である。 １……CRTコントローラ、２……パネルコントローラ、
３……BIOS・ROM、４……VRAM、５……双方向データバ
ッファ、６……クロック発生回路、７……フラットパネ
ルディスプレイ、11……クロックセレクト回路、12……
CRT用レジスタ、13……水平タイミング同期合わせ回
路、14……垂直タイミング同期合わせ回路、21……パネ
ル用レジスタ、22……パネルタイミング制御回路、23…
…パネル用データ変換回路。
Claims (1)
- 【請求項１】第１のディスプレイを対象として作成され
たアプリケーションプログラムに従って前記第１のディ
スプレイとは表示タイミングが異なる第２のディスプレ
イの表示制御を行なうディスプレイ制御装置において、 前記第２のディスプレイの駆動用の基本クロックを発生
させるクロック発生手段と、 前記アプリケーションプログラムによる書換えが可能な
第１のタイミング制御用レジスタを備えた第１のコント
ローラと、 前記第２のディスプレイの表示タイミングを設定するた
めの第２のタイミング制御用レジスタを備えると共に上
記第２のタイミング制御用レジスタの内容と前記基本ク
ロックとに基づいて前記第２のディスプレイの同期信号
を生成する第２のコントローラとを備え、 前記第１のコントローラは、前記基本クロックによって
動作すると共に前記第２のディスプレイの同期信号と前
記第１のタイミング制御レジスタの内容とに基づいて前
記第２のディスプレイの表示用のタイミング信号を生成
するものであることを特徴とするディスプレイ制御装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295609A JPH0743581B2 (ja) | 1990-10-31 | 1990-10-31 | ディスプレイ制御装置 |
| TW080108551A TW242210B (en) | 1990-10-31 | 1991-10-30 | Display control device |
| US08/227,182 US5579025A (en) | 1990-10-31 | 1994-04-13 | Display control device for controlling first and second displays of different types |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295609A JPH0743581B2 (ja) | 1990-10-31 | 1990-10-31 | ディスプレイ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04166990A JPH04166990A (ja) | 1992-06-12 |
| JPH0743581B2 true JPH0743581B2 (ja) | 1995-05-15 |
Family
ID=17822843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2295609A Expired - Fee Related JPH0743581B2 (ja) | 1990-10-31 | 1990-10-31 | ディスプレイ制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5579025A (ja) |
| JP (1) | JPH0743581B2 (ja) |
| TW (1) | TW242210B (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR0170621B1 (ko) * | 1995-05-15 | 1999-03-30 | 김광호 | 라스터 조절 회로 |
| JPH09114428A (ja) * | 1995-10-19 | 1997-05-02 | Hitachi Ltd | 情報処理装置 |
| US5790083A (en) * | 1996-04-10 | 1998-08-04 | Neomagic Corp. | Programmable burst of line-clock pulses during vertical retrace to reduce flicker and charge build-up on passive LCD display panels during simultaneous LCD and CRT display |
| KR100283574B1 (ko) * | 1996-08-27 | 2001-03-02 | 윤종용 | 모니터 화면 사이즈 제어 회로 및 그 제어방법 |
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| KR200160668Y1 (ko) | 1997-12-16 | 1999-11-15 | 윤종용 | 평판 디스플레이 장치 및 이를 사용하는 디지탈 데이터 처리 장치 |
| KR19990070226A (ko) * | 1998-02-18 | 1999-09-15 | 윤종용 | 표시 장치용 화상 신호 처리 장치 및 이를 이용한 표시 장치 |
| US6181300B1 (en) * | 1998-09-09 | 2001-01-30 | Ati Technologies | Display format conversion circuit with resynchronization of multiple display screens |
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| US6761637B2 (en) | 2000-02-22 | 2004-07-13 | Creative Kingdoms, Llc | Method of game play using RFID tracking device |
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| US6967566B2 (en) | 2002-04-05 | 2005-11-22 | Creative Kingdoms, Llc | Live-action interactive adventure game |
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| US9446319B2 (en) | 2003-03-25 | 2016-09-20 | Mq Gaming, Llc | Interactive gaming toy |
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| US8313379B2 (en) | 2005-08-22 | 2012-11-20 | Nintendo Co., Ltd. | Video game system with wireless modular handheld controller |
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| JP4262726B2 (ja) | 2005-08-24 | 2009-05-13 | 任天堂株式会社 | ゲームコントローラおよびゲームシステム |
| US8870655B2 (en) | 2005-08-24 | 2014-10-28 | Nintendo Co., Ltd. | Wireless game controllers |
| US8308563B2 (en) | 2005-08-30 | 2012-11-13 | Nintendo Co., Ltd. | Game system and storage medium having game program stored thereon |
| US8157651B2 (en) | 2005-09-12 | 2012-04-17 | Nintendo Co., Ltd. | Information processing program |
| JP4151982B2 (ja) | 2006-03-10 | 2008-09-17 | 任天堂株式会社 | 動き判別装置および動き判別プログラム |
| US8108782B2 (en) * | 2006-11-09 | 2012-01-31 | Motorola Mobility, Inc. | Display management for communication devices with multiple displays |
| JP5127242B2 (ja) | 2007-01-19 | 2013-01-23 | 任天堂株式会社 | 加速度データ処理プログラムおよびゲームプログラム |
| JP5079589B2 (ja) * | 2008-04-30 | 2012-11-21 | パナソニック株式会社 | 表示制御装置及び表示制御方法 |
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| JPS61213896A (ja) * | 1985-03-19 | 1986-09-22 | 株式会社 アスキ− | デイスプレイコントロ−ラ |
| JPH01248185A (ja) * | 1988-03-30 | 1989-10-03 | Toshiba Corp | ディスプレィコントローラ |
| JP2892010B2 (ja) * | 1988-05-28 | 1999-05-17 | 株式会社東芝 | 表示制御方式 |
| JPH0362090A (ja) * | 1989-07-31 | 1991-03-18 | Toshiba Corp | フラットパネル表示制御回路 |
-
1990
- 1990-10-31 JP JP2295609A patent/JPH0743581B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-30 TW TW080108551A patent/TW242210B/zh active
-
1994
- 1994-04-13 US US08/227,182 patent/US5579025A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5579025A (en) | 1996-11-26 |
| TW242210B (en) | 1995-03-01 |
| JPH04166990A (ja) | 1992-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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