JPH0743257A - システム制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 信頼できるフェイルセーフ機能を備えつつ、
しかも、装置全体の小型化を図ることができるシステム
制御装置を提供する。 【構成】 ホスト側ユニット１００と、サブ側ユニット
２００と、の２つのチップにより装置を構成する。ユニ
ット１００は、主たるシステム制御を行うためのホスト
処理装置を１チップに集積化したもの、ユニット２００
は、従たるシステム制御を行うためのサブ処理装置２１
０と、異常発生時に応急処置として臨時のシステム制御
を行うための待機系処理装置２２０と、を１チップに集
積化したものである。処理装置１００は第１の電源ＶＣ
Ｃ１で動作し、処理装置２１０，２２０は第２の電源Ｖ
ＣＣ２で動作し、処理装置１００，２１０は第１のクロ
ックＣＬＫ１で動作し、処理装置２２０は第２のクロッ
クＣＬＫ２で動作する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシステム制御装置、特
に、車両用の種々のシステムを制御するのに適したシス
テム制御装置に関する。

【０００２】

【従来の技術】近年では、自動車のシステム制御にマイ
クロプロセッサを用いるのがごく一般的になってきてい
る。このような車載用のシステム制御装置は、通常、２
つのプロセッシングユニットから構成される。すなわ
ち、主たるシステム制御を行うためのホスト側プロセッ
シングユニットと、周辺処理装置として従たるシステム
制御を行うためのサブ側プロセッシングユニットと、の
少なくとも２つのユニットが搭載されるのが一般的であ
る。また、これらのプロセッシングユニットとは別に、
これらプロセッシングユニットに異常が発生した場合
に、応急処置として臨時のシステム制御を行うための待
機系処理回路が更に設けられるのが一般的である。この
待機系処理回路は、通常は待機状態にあり、プロセッシ
ングユニットに異常が発生したときにだけ、必要最小限
のシステム制御を行う機能をもっている。また、異常を
自己検出する機能についても、種々のものが知られてい
る。たとえば、特開平１−１９９１７１号公報には、Ｌ
ＳＩ内の断線を検出する論理回路が開示されている。

【０００３】

【発明が解決しようとする課題】上述したホスト側プロ
セッシングユニット、サブ側プロセッシングユニット、
待機系処理回路、はそれぞれ１チップに集積されて構成
されるのが普通である。このため、車載用システム制御
装置としては、これら３チップからなるユニットを基板
上に実装する必要があるため実装面積が比較的大きくな
り、装置全体の小型化が実現しにくいという問題があ
る。理論的には、これら３つのユニットをすべて１つの
チップ内に集積してしまうことも可能であるが、このよ
うな１チップ化は、装置全体の信頼性を低下させる要因
になるため好ましくない。すなわち、すべてを１チップ
化した場合は、そのチップの電源系に異常が発生した
り、クロック系に異常が発生したりすると、異常がチッ
プ内のすべてに波及し、待機系処理回路が本来のフェイ
ルセーフとしての機能を果たせなくなる危険性がでてく
るのである。

【０００４】そこで本発明は、信頼できるフェイルセー
フ機能を備えつつ、しかも、装置全体の小型化を図るこ
とができるシステム制御装置を提供することを目的とす
る。

【０００５】

【課題を解決するための手段】

(1) 本願第１の発明は、システム制御装置において、
主たるシステム制御を行うためのホスト処理装置を１チ
ップに集積化したホスト側プロセッシングユニットと、
従たるシステム制御を行うためのサブ処理装置と、通常
は待機状態にあって、異常発生時に応急処置として臨時
のシステム制御を行うための待機系処理装置と、を１チ
ップに集積化したサブ側プロセッシングユニットと、を
設け、ホスト処理装置を第１の電源系で動作させ、サブ
処理装置および待機系処理装置を第２の電源系で動作さ
せ、ホスト処理装置およびサブ処理装置を第１のクロッ
ク系で動作させ、待機系処理装置を第２のクロック系で
動作させるようにしたものである。

【０００６】(2) 本願第２の発明は、上述の第１の発
明に係るシステム制御装置において、ホスト処理装置、
サブ処理装置、待機系処理装置、のそれぞれに、自己の
故障を判定する故障自己判定実行回路を設け、自己に故
障が発生した場合には他の装置にその旨を通知する機能
を付加し、かつ、各故障自己判定実行回路が、自己の動
作に用いているクロック系とは逆のクロック系を用いて
故障判定を行うようにしたものである。

【０００７】(3) 本願第３の発明は、上述の第２の発
明に係るシステム制御装置において、待機系処理装置の
故障自己判定実行回路が、第１のクロック系のクロック
信号ＣＬＫ１を分周する第１の分周器と、第１のクロッ
ク系よりも遅い第２のクロック系のクロック信号ＣＬＫ
２を分周する第２の分周器と、この第２の分周器による
分周信号の立ち上がりエッジおよび立ち下がりエッジに
同期したパルス信号を発生するダブルエッジ検出部と、
第１の分周器によって分周されたクロック信号に対する
カウントを行う機能を有し、ダブルエッジ検出部からパ
ルスが与えられた時点でカウント値を初期値に戻し、ダ
ブルエッジ検出部からパルスが与えられるまでにカウン
ト値が所定値に達した場合には所定の検出信号を出力す
るウォッチドッグタイマ部と、を設け、検出信号を、第
２のクロック系の故障検出信号として出力するようにし
たものである。

【０００８】(4) 本願第４の発明は、上述の第１の発
明に係るシステム制御装置において、複数のシステムに
おいて用いる制御実行値をそれぞれ記憶した制御実行値
テーブルと、この複数のシステムのうちのいずれか１つ
を選択する外部の設定に基づき、制御実行値テーブル内
の選択された１つのシステムについての制御実行値を読
み出す読出手段と、この読出手段によって読み出された
制御実行値を保持するレジスタと、ホスト処理装置から
与えられる制御実行値とレジスタ内に保持された制御実
行値とを比較し、両者が不一致の場合に故障検出信号を
出力する一致検出部と、を待機系処理装置内に設けたも
のである。

【０００９】(5) 本願第５の発明は、第１のクロック
系で動作し、通常時のシステム制御を行うための通常系
処理装置と、第１のクロック系よりも遅い第２のクロッ
ク系で動作し、通常は待機状態にあって、異常発生時に
応急処置として臨時のシステム制御を行うための待機系
処理装置と、を備えたシステム制御装置において、待機
系処理装置内に、第１のクロック系のクロック信号ＣＬ
Ｋ１を分周する第１の分周器と、第２のクロック系のク
ロック信号ＣＬＫ２を分周する第２の分周器と、この第
２の分周器による分周信号の立ち上がりエッジおよび立
ち下がりエッジに同期したパルス信号を発生するダブル
エッジ検出部と、第１の分周器によって分周されたクロ
ック信号に対するカウントを行う機能を有し、ダブルエ
ッジ検出部からパルスが与えられた時点でカウント値を
初期値に戻し、ダブルエッジ検出部からパルスが与えら
れるまでにカウント値が所定値に達した場合には所定の
検出信号を出力するウォッチドッグタイマ部と、を有す
る故障自己判定実行回路を設け、ウォッチドッグタイマ
部からの検出信号を、第２のクロック系の故障検出信号
として出力するようにしたものである。

【００１０】

【作 用】

(1) 本願第１の発明に係るシステム制御装置では、待
機系処理装置がサブ側プロセッシングユニット内に集積
化されているため、基板に実装すべきチップ数は、ホス
ト側プロセッシングユニットとサブ側プロセッシングユ
ニットとの２チップのみとなり、装置の小型化を図るこ
とができるようになる。また、各チップごとに別々の電
源系を用いるようにするとともに、待機系処理装置だけ
は別のクロック系を用いるようにしたため、信頼できる
フェイルセーフ機能を確保することが可能になる。

【００１１】(2) 本願第２の発明に係るシステム制御
装置では、各処理装置内に故障自己判定実行回路が設け
られる。しかもこれら故障自己判定実行回路は、自己の
動作に用いているクロック系とは逆のクロック系を用い
て故障判定を行うように構成されているため、クロック
系の故障についても自己判定することができるようにな
る。

【００１２】(3) 本願第３の発明は、上述の故障自己
判定実行回路の具体的な構成を開示するものである。す
なわち、ウォッチドッグタイマ部は、逆のクロック系の
カウントを実行してゆくが、ダブルエッジ検出部からパ
ルスが与えられるたびにカウント値を初期値に戻す。ダ
ブルエッジ検出部は、自己のクロック系に基づいて所定
周期でパルスを発生する。したがって、自己のクロック
系が正常であれば、ウォッチドッグタイマ部は周期的に
カウント値を初期値に戻す処理を実行する。ところが、
自己のクロック系に異常が生じていると、ウォッチドッ
グタイマ部のカウント値は予め設定しておいた所定値に
達してしまい、故障検出信号が出力される。

【００１３】(4) 本願第４の発明に係るシステム制御
装置では、上述した各システム制御装置において、待機
系処理装置を汎用化することが可能になる。すなわち、
制御実行値テーブルには、予め複数のシステムにおいて
用いる制御実行値が記憶され、外部の設定に基づき、こ
のうちのいずれか１つのシステムについての制御実行値
が読み出されて利用される。このため、この複数のシス
テムを制御するために、同一の待機系処理装置を共用す
ることが可能になる。なお、ホスト処理装置は、各シス
テムごとに専用のものを用意することになるが、このホ
スト処理装置内にその特定のシステムについての制御実
行値を保存させておくようにすれば、この保存値を用い
て待機系処理装置内の制御実行値が正しいものであるか
をテストすることが可能になる。

【００１４】(5) 本願第５の発明によれば、上述の第
３の発明に係るシステム制御装置を、より広く一般的な
システム制御装置に適用することが可能になる。

【００１５】

【実施例】以下、本発明を図示する実施例に基づいて説
明する。

【００１６】§１ 本発明に係るシステム制御装置の基本構成 図１は、本発明に係るシステム制御装置の基本構成を示
すブロック図である。この装置は、２つのＬＳＩチップ
から構成されている。第１のＬＳＩチップは、ホスト側
プロセッシングユニット１００であり、第２のＬＳＩチ
ップは、サブ側プロセッシングユニット２００である。
図において、これらの各ブロックを縁取りしているハッ
チングパターンは、後述するように、各部が用いる電源
系およびクロック系の分類を示すものである。

【００１７】ホスト側プロセッシングユニット１００
は、主たるシステム制御を行うためのホスト処理装置を
１チップに集積化したものである。たとえば、自動車の
制御を行うための車載システム制御装置では、通常走行
時における燃料噴射制御や点火時期制御などの主たる制
御が、このホスト側プロセッシングユニット１００によ
って実行される。一方、サブ側プロセッシングユニット
２００は、従たるシステム制御を行うためのサブ処理装
置２１０と、通常は待機状態にあって、異常発生時に応
急処置として臨時のシステム制御を行うための待機系処
理装置２２０と、を１チップに集積化したものである。
サブ処理装置２１０は、ホスト処理装置に対して並列的
に処理動作を行うことができ、ホスト処理装置の処理を
助けるための周辺処理装置として機能する。また、待機
系処理装置２２０は、フェイルセーフ機能を果たす装置
であり、ホスト処理装置やサブ処理装置２１０が正常に
動作している間は待機状態にあり、これらに異常が発生
した場合に、必要最小限の制御を行う機能をもった装置
である。たとえば、車載システム制御装置では、この待
機系処理装置２２０は、自動車を整備工場まで運転して
ゆくために必要な最小限の制御を行う機能をもっていれ
ば十分であり、マイクロプロセッサを用いずに、論理素
子の組み合わせ回路によって構成するのが一般的であ
る。

【００１８】本発明の特徴のひとつは、このように、第
１のチップにホスト処理装置を設け、第２のチップにサ
ブ処理装置と待機系処理装置との両方を組み込むように
した点にある。従来、これらの各処理装置は、３つのチ
ップに分かれていたため、基板上での実装面積が広く必
要になり、装置全体の小型化が困難であった。本発明で
は、基板上に２つのチップを実装するだけですむため、
従来装置に比較して小型化を図ることができる。

【００１９】本発明のもうひとつの特徴は、各処理装置
に供給する電源系およびクロック系をそれぞれ２系統に
分けた点にある。まず、電源系について説明すると、ホ
スト側プロセッシングユニット１００には、第１の電源
ＶＣＣ１が供給され、サブ側プロセッシングユニット２
００には、第２の電源ＶＣＣ２が供給される。別言すれ
ば、チップごとに用いる電源系を分離したことになる。
これにより、一方のチップの電源に異常が発生したとし
ても、他方のチップがその影響を受けることはない。次
に、クロック系について説明すると、ホスト側プロセッ
シングユニット１００内のホスト処理装置、およびサブ
側プロセッシングユニット２００内のサブ処理装置２１
０に対しては、第１のクロックＣＬＫ１が供給され、サ
ブ側プロセッシングユニット２００内の待機系処理装置
２２０に対しては、第２のクロックＣＬＫ２が供給され
る。別言すれば、通常時に動作する処理装置と、異常時
に動作する処理装置と、でクロック系を分離したことに
なる。なお、この実施例では、リセット系についてもク
ロック系と同様の分離を行っている。

【００２０】このように、電源系およびクロック系につ
いて、それぞれ２系統の分離を行うようにしたのは、次
のような理由による。すなわち、フェイルセーフの観点
からは、３つの処理装置のそれぞれについて電源系およ
びクロック系を分けるのが理想的である。しかしなが
ら、電源系およびクロック系をそれぞれ３系統ずつ用意
することは、コストパフォーマンスを考慮すると合理的
ではない。フェイルセーフの機能を確保しつつ、コスト
パフォーマンスを維持するためには、いずれも２系統ず
つ用意するのが合理的である。そこで、２系統の電源お
よびクロックの割振りを考えてみる。本来的には、通常
時に動作する処理装置と、異常時に動作する処理装置
と、で電源系およびクロック系をそれぞれ分離するの
が、フェイルセーフの機能を確保する上では好ましい。
しかしながら、同一のチップ内に対して、２系統の電源
を供給することは、回路実装効率の点からは合理的では
ない。通常のＬＳＩ設計では、同一チップ内には１系統
の電源のみを用いるのが一般的であり、同一チップ内で
複数系統の電源を用いることは、コストパフォーマンス
の面から不利である。そこで、本発明では、上述したよ
うに、電源系を各チップごとに分離したのである。この
ように電源系を分離しておけば、少なくとも、電源系統
の異常が別のチップへ影響を及ぼすことはなくなる。

【００２１】これに対して、クロック系については、通
常時に動作する処理装置と、異常時に動作する処理装置
と、で分離することが比較的容易である。図１に示され
ているように、サブ側プロセッシングユニット２００内
では、サブ処理装置２１０には第１のクロックＣＬＫ１
が供給され、待機系処理装置２２０には第２のクロック
ＣＬＫ２が供給されている。このように、同一チップ内
に２系統のクロックが供給されることになるが、一般
に、待機系処理装置２２０が必要とする第２のクロック
ＣＬＫ２は、通常のマイクロプロセッサを動作させるた
めに必要なクロックに比べてかなり遅いものでも十分で
ある。これは、前述のように、待機系処理装置２２０は
マイクロプロセッサを内蔵しておらず、論理素子の組み
合わせからなる回路で構成されているためである。より
具体的には、この実施例では、マイクロプロセッサを動
作させる必要がある第１のクロックＣＬＫ１としては、
１０〜２０ＭＨｚ程度の高速クロック信号を用いてお
り、待機系処理装置２２０においてのみ用いられる第２
のクロックＣＬＫ２としては、５０〜２５０ｋＨｚ程度
の低速クロック信号を用いている。このように、第２の
クロックＣＬＫ２は、クロック信号としては比較的遅い
信号であり、ＬＳＩチップの内部において、クロック信
号専用の配線を用いなくても特に問題は生じない。した
がって、同一のＬＳＩチップ内において、高速クロック
である第１のクロックＣＬＫ１は、クロック信号専用の
配線を用いて供給し、低速クロックである第２のクロッ
クＣＬＫ２は、一般の信号線を用いて供給することが可
能になる。このため、同一チップ内に２系統のクロック
を供給することは、比較的容易に実現できる。

【００２２】§２ 故障の自己判定機能 図１に示すシステム制御装置は、前述のように、ホスト
処理装置（ホスト側プロセッシングユニット１００）、
サブ処理装置２１０、待機系処理装置２２０、の３つの
処理装置を備えているが、これら各処理装置は、それぞ
れ故障自己判定実行回路１０１，２１１，２２１を内蔵
しており、自己に故障が発生した場合には他の処理装置
にその旨を通知する機能を有する。すなわち、図１のブ
ロック図において、ホスト側プロセッシングユニット１
００内の故障自己判定実行回路１０１は、ホスト処理装
置が正常に動作しているか否かを診断し、故障と判定さ
れた場合には、ホスト側プロセッシングユニット故障検
出信号を出力し、これをサブ側プロセッシングユニット
２００へ伝達する。また、サブ側プロセッシングユニッ
ト２００内の故障自己判定実行回路２１１および２２１
は、それぞれサブ処理装置２１０および待機系処理装置
２２０が正常に動作しているか否かを診断し、故障と判
定された場合には、ＯＲ回路２１５に故障検出信号を出
力する。こうして、いずれかが故障した場合には、ＯＲ
回路２１５から、サブ側プロセッシングユニット故障検
出信号が出力され、これがホスト側プロセッシングユニ
ット１００に伝達される。

【００２３】なお、故障検出を行う一般的な方法や、相
手側から故障検出信号が出力された場合の一般的な処置
方法については、既に公知の技術であるため、ここでは
説明を省略する。ただ、本発明における故障検出の特徴
は、各故障自己判定実行回路が、自己の動作に用いてい
るクロック系に加えて逆のクロック系を用いて故障判定
を行う機能を備えている点にある。具体的には、第１の
クロックＣＬＫ１で動作する故障自己判定実行回路１０
１および２１１は、第２のクロックＣＬＫ２を用いて故
障判定を行い、第２のクロックＣＬＫ２で動作する故障
自己判定実行回路２２１は、第１のクロックＣＬＫ１を
用いて故障判定を行うのである（図１には、逆のクロッ
ク系を用いるための入力線は図示されていない）。この
ように、自己のクロック系とともに逆のクロック系を用
いることにより、自己のクロック系の異常を検出するこ
とが可能になり、より確実な故障検出動作が可能にな
る。これは、自己のクロック系だけを用いて故障診断を
行っていると、たとえば、自己のクロック系の速度が１
／２に低下したような場合は、その処理装置全体の動作
速度が１／２に低下してしまうため、あたかも正常動作
しているような診断結果が得られ、故障を検出すること
ができないためである。逆のクロック系を用いた診断で
は、このような場合の故障検出を行うことができるので
ある。

【００２４】ここでは、このような逆のクロック系を用
いた自己診断処理を行うための具体的な回路構成を開示
しておく。図２は、待機系処理装置２２０内の故障自己
判定実行回路２２１に用いられている故障診断回路を示
す回路図である。前述したように、待機系処理装置２２
０は、第２のクロックＣＬＫ２で動作するが、この回路
では、逆のクロック系である第１のクロックＣＬＫ１を
用いて自己診断を行うことにより、第２のクロックＣＬ
Ｋ２の異常診断を行うことができる。第１のクロックＣ
ＬＫ１は分周器１によって所定の周波数に分周され、第
２のクロックＣＬＫ２は分周器２によって所定の周波数
に分周される。なお、各分周比は、以下に説明する動作
を実行する上で便利なように、適当な値に設定すればよ
い。この実施例では、分周器１としては、１６ビットの
プリスケーラ回路を用い、分周器２としては、一般的な
分周カウンタを用いているが、この他、どのような分周
器を用いてもかまわない。

【００２５】分周器２で分周されたクロックＣＬＫ２
は、ダブルエッジ検出部３に与えられる。このダブルエ
ッジ検出部３は、与えられた信号の立ち上がりエッジお
よび立ち下がりエッジに同期したパルス信号を発生する
機能を有する。この機能は図３に明瞭に示されている。
図３において、「入力信号」と記されている信号は、分
周器２から出力された分周信号であり、「出力信号」と
記されている信号は、ダブルエッジ検出部３の出力信号
である。この出力信号は、ウォッチドッグタイマ４のリ
セット端子Ｒｓに与えられる。また、このウォッチドッ
グタイマ４のクロック端子Ｃｋには、分周器１の分周信
号が与えられる。このウォッチドッグタイマ４は、次の
ような動作を行うタイマである。すなわち、クロック端
子Ｃｋに与えられたクロック信号の論理値が変化するご
とに１ずつカウントアップしてゆき、リセット端子Ｒｓ
にパルスが与えられた時点で、これまでのカウント値を
初期値０に戻す動作をする。そして、もしカウント値
が、予め定められた所定値に達した場合には、キャリー
アウト端子Ｃｏから故障検出信号を出力するのである。

【００２６】このような回路による故障検出動作は次の
とおりである。前述したように、第１のクロックＣＬＫ
１に比べて、第２のクロックＣＬＫ２はかなり遅いクロ
ックである。したがって、分周器１からの分周信号の周
期に比べて、ダブルエッジ検出部３からのパルス出力周
期はかなり長いものとなる。このため、ウォッチドッグ
タイマ４が、分周器１からの分周信号に対するカウント
アップ動作を所定回数行うと、ダブルエッジ検出部３か
らのパルスがリセット端子Ｒｓに到来してカウント値が
０に戻される、という動作が繰り返し行われることにな
る。ここで、たとえば、カウント値が９０に達したとき
に、ちょうどリセット端子Ｒｓにパルスが与えられるよ
うな動作が正常であったとすると、ウォッチドッグタイ
マ４には、このカウント値９０よりもやや大きな所定
値、たとえば、値１００を設定しておくのである。クロ
ックＣＬＫ２が正常であれば、ウォッチドッグタイマ４
のカウント値が９０に達したころには、ダブルエッジ検
出部３からのパルスが到来してカウント値が０に戻され
るので、このカウント値が所定値１００に到達すること
はない。ところが、クロックＣＬＫ２が遅れを生じたよ
うな場合は、リセット端子Ｒｓにパルスが与えられるタ
イミングに遅れが生じ、カウント値が所定値１００を越
えることになる。このような場合、キャリーアウト端子
Ｃｏから故障検出信号が出力され、クロックＣＬＫ２の
異常が検出されるのである。

【００２７】§３ サブ側プロセッシングユニットの汎用化 図１に示すように、本発明に係るシステム制御装置は、
２つのＬＳＩチップによって構成されている。ここで
は、コストパフォーマンスを更に向上させるために、サ
ブ側プロセッシングユニット２００を汎用化するための
手法を開示する。たとえば、自動車を制御するためのシ
ステム制御装置を設計する場合を考える。ここでは、説
明の便宜上、自動車Ａ〜Ｄまでの４つの異なる車種に搭
載するシステム制御装置を設計する場合を例にとる。通
常、車種が異なると制御内容も異なるため、ホスト側プ
ロセッシングユニット１００については、それぞれ車種
ごとに別個のものを用意する必要がある。これに対し
て、サブ側プロセッシングユニット２００については、
４つの車種で共用させることが可能である。したがっ
て、たとえば、自動車Ｃに搭載するシステム制御装置
は、自動車Ｃ専用のホスト側プロセッシングユニット１
００と、４車種共通のサブ側プロセッシングユニット２
００と、によって構成できる。ただし、待機系処理装置
２２０は、各車種ごとに異なる制御を行う必要がある。
以下に述べる実施例は、この待機系処理装置２２０を４
車種で共通化する工夫を施すことにより、サブ側プロセ
ッシングユニット２００の共用化ができるようにしたも
のである。

【００２８】図４は、４車種で共通化する工夫を施した
待機系処理装置２２０の基本構成を示すブロック図であ
る。これらの各構成要素は、実際には、サブ側プロセッ
シングユニット２００内に集積化されていることにな
る。制御実行値テーブル２２５は、この実施例では、Ｒ
ＯＭによって構成されており、４車種分の制御実行値が
テーブルとして記憶されている。すなわち、アドレスＡ
ｄｄ１に続く４バイトの領域には、自動車Ａの応急時の
制御に用いる４つの制御実行値ａ１〜ａ４（いずれも１
バイトの値）が格納されている。同様に、アドレスＡｄ
ｄ２に続く４バイトの領域には、自動車Ｂのための制御
実行値ｂ１〜ｂ４が、アドレスＡｄｄ３に続く４バイト
の領域には、自動車Ｃのための制御実行値ｃ１〜ｃ４
が、アドレスＡｄｄ４に続く４バイトの領域には、自動
車Ｄのための制御実行値ｄ１〜ｄ４が、それぞれ格納さ
れている。

【００２９】アドレスレジスタＲ０には、外部設定器２
３０によって、アドレスＡｄｄ１〜Ａｄｄ４のうちのい
ずれか１つのアドレスの上位ビットが設定される。外部
設定器２３０は、たとえば、抵抗素子とＤＩＰスイッチ
によって構成される設定器である。２ビットフリーラン
カウンタ２２２は、制御実行値テーブル２２５をアクセ
スするための下位アドレス「００」，「０１」，「１
０」，「１１」を順次発生させるカウンタであり、制御
実行値テーブル２２５は、アドレスレジスタＲ０から上
位アドレスの指定を受け、２ビットフリーランカウンタ
２２２から下位アドレスの指定を受けてアクセスされる
ことになる。また、この２ビットフリーランカウンタ２
２２の出力はデコーダ２２６に与えられ、制御実行値テ
ーブル２２５から読み出されたデータを取り込むべきレ
ジスタが選択される。すなわち、２ビットフリーランカ
ウンタ２２２の出力が、「００」，「０１」，「１
０」，「１１」のときに、読み出されたデータは、それ
ぞれ制御実行値レジスタＲ１，Ｒ２，Ｒ３，Ｒ４に取り
込まれることになる。待機系処理装置２２０は、この４
つのレジスタＲ１〜Ｒ４内の制御実行値に基づいて、こ
の車両に対しての応急処置的な制御を行うことになる
が、この制御を行うための回路は、図４では省略してい
る。

【００３０】一方、診断用レジスタＲ５には、ホスト処
理装置（ホスト側プロセッシングユニット）１００内の
制御実行値マップ１０５に格納されている制御実行値が
１バイトずつ転送されてくる。このとき、１バイトの制
御実行値とともに、制御実行値マップ１０５内の下位ア
ドレス２ビットも一緒に転送されてくる。診断用レジス
タＲ５は、１０ビットの長さを有し、１バイトの制御実
行値とともに２ビットの下位アドレス値を格納する。診
断用レジスタＲ５に格納されたデータのうち、２ビット
の下位アドレス値はセレクタ２２７に与えられ、１バイ
トの制御実行値は一致検出回路２２８に与えられる。セ
レクタ２２７は、与えられた下位アドレス値に基づい
て、制御実行値レジスタＲ１〜Ｒ４のうちのいずれか１
つを選択し、選択したレジスタに格納されているデータ
を読み出し、一致検出回路に与える。すなわち、下位ア
ドレス値が、「００」，「０１」，「１０」，「１１」
のときに、それぞれ制御実行値レジスタＲ１，Ｒ２，Ｒ
３，Ｒ４を選択してデータを読み出す。一致検出回路２
２８は、診断用レジスタＲ５から与えられた１バイトの
制御実行値と、セレクタ２２７から与えられた１バイト
の制御実行値と、を比較し、両者が不一致の場合に、故
障検出信号を出力する。

【００３１】続いて、このような待機系処理装置２２０
を内蔵したサブ側プロセッシングユニット２００を共用
化する手順について説明する。前述したように、自動車
Ａ〜Ｄまでの４つの異なる車種に搭載するシステム制御
装置を設計する場合、ホスト側プロセッシングユニット
１００については、それぞれ車種ごとに別個のものを用
意する必要があるが、サブ側プロセッシングユニット２
００については、図４に示すような待機系処理装置２２
０を内蔵した共用タイプのものを１つ用意すれば十分で
ある。ここでは、自動車Ｃに搭載するためのシステム制
御装置を実装する場合を例にとって、以下の説明を行
う。自動車Ｃの制御を行うには、自動車Ｃ専用に作られ
たホスト側プロセッシングユニット１００と、この汎用
のサブ側プロセッシングユニット２００と、を基板上に
実装すればよい。このとき、作業者は、外部設定器２３
０によって、アドレスＡｄｄ３の上位アドレスをアドレ
スレジスタＲ０に設定する。一方、２ビットフリーラン
カウンタは、下位アドレス「００」，「０１」，「１
０」，「１１」を順次発生するので、制御実行値テーブ
ル２２５からは、アドレスＡｄｄ３に続く４バイトのデ
ータ「ｃ１」，「ｃ２」，「ｃ３」，「ｃ４」が順次読
み出され、それぞれ、制御実行値レジスタＲ１〜Ｒ４に
取り込まれる。こうして、この待機系処理装置２２０
は、自動車Ｃのための制御実行値ｃ１〜ｃ４を用いた制
御を行うことができるようになる。

【００３２】次に、この待機系処理装置２２０内におい
て、正しい制御実行値が用いられているか否かを診断す
る手順について説明する。前述したように、ホスト処理
装置（ホスト側プロセッシングユニット）１００は、自
動車Ｃ専用のものであり、内部に収容している制御実行
値マップ１０５には、自動車Ｃについて待機系処理装置
２２０で用いる制御実行値「ｃ１」，「ｃ２」，「ｃ
３」，「ｃ４」が格納されている。これらの値は、待機
系処理装置２２０内の制御実行値テーブル２２５に格納
された制御実行値「ｃ１」，「ｃ２」，「ｃ３」，「ｃ
４」と同一のものである。そこで、これらの制御実行値
を順次診断用レジスタＲ５に転送する。具体的には、ま
ず下位アドレス値「００」とともに制御実行値「ｃ１」
が診断用レジスタＲ５内に格納される。セレクタ２２７
は、この下位アドレス値「００」に基づいて、制御実行
値レジスタＲ１内のデータ「ｃ１」を読み出し、これを
一致検出回路２２８に与える。一方、診断用レジスタＲ
５内のデータ「ｃ１」も、一致検出回路２２８に与えら
れる。一致検出回路は、両データを比較して一致を確認
する。以下、同様にして、データ「ｃ２」，「ｃ３」，
「ｃ４」についても一致を確認する。外部設定器２３０
の設定や、待機系処理装置の動作が正常であれば、両デ
ータは常に一致するはずである。これらが不一致であれ
ば、何らかの異常が生じているものと判断できる。そこ
で、不一致が生じた場合には、一致検出回路２２８から
故障検出信号が出力される。

【００３３】§４ 待機系処理装置２２０による制御例 前述したように、待機系処理装置２２０は、ホスト処理
装置やサブ処理装置に異常が発生した場合に、これらに
代わって応急的な制御を行う装置である。ここでは、自
動車のエンジンを制御する場合について、待機系処理装
置２２０による応急的な制御方法の一例を示しておく。

【００３４】図５は、燃料噴射制御の方法を示すタイミ
ングチャートである。この制御方法では、エンジンの回
転に同期した信号を入力して、予め定められた固定の燃
料噴射時間を指示する制御信号を出力している。この固
定の燃料噴射時間は、前述したように、１つの制御実行
値として制御実行値レジスタに格納されている値であ
る。制御信号１〜３は、それぞれエンジン回転同期信号
の１〜３周期ごとに燃料噴射を指示する信号であり、車
両の走行状況などを示す別なパラメータ入力に基づい
て、制御信号１〜３のうちのいずれか１つを選択して出
力することになる。

【００３５】図６は、点火時期制御の方法を示すタイミ
ングチャートである。この制御方法でも、エンジンの回
転に同期した信号を入力し、この同期信号に基づいて制
御信号を出力している。この方法では、予め、Ｍａｘお
よびＭｉｎという２種類の制御実行値を定義しておき、
エンジン回転同期信号の立上がり時点（時刻ｔ１）にお
いて、所定の傾きでクロックをカウントアップしてゆ
く。図に計数値として示した太線は、このカウントにお
ける計数値の変化を示すグラフである。そして、エンジ
ン回転同期信号の立ち下がり時点（時刻ｔ２）におい
て、カウントダウン動作に切り換える。そして、計数値
がＭｉｎに一致した時点（時刻ｔ３）において、制御信
号を立ち下げ、エンジン回転同期信号が再び立上がった
時点（時刻ｔ４）において、制御信号を立ち上げる。こ
の動作を繰り返すことにより、点火時期制御のための制
御信号を発生させるのである。なお、カウントアップ動
作の途中で、計数値がＭａｘに到達してしまった場合
（時刻ｔ５の直前）は、そこで計数値をホールドした状
態にする。こうして得られた制御信号の立ち下がりタイ
ミング（時刻ｔ３，ｔ６）において点火プラグへの充電
を開始し、立ち上がりタイミング（時刻ｔ４，ｔ７）に
おいて点火させるのである。

【００３６】図７は、上述の点火時期制御信号に対する
マスク処理を説明する図である。このようなマスク処理
により、エンジン回転数が小さい場合の点火を中止させ
ることが可能になる。すなわち、エンジン回転数がＲＰ
Ｍ１よりも小さくなった場合には、マスクを実行し、上
述した点火時期制御信号を実際には点火系に出力しない
ようにするのである。そして、一旦、マスクが実行され
た後は、エンジン回転数がＲＰＭ２を越えるまではマス
クの実行を継続し、ＲＰＭ２を越えた時点でマスクを解
除するのである（いわゆるヒステリシス制御）。なお、
ここで、ＲＰＭ１およびＲＰＭ２は、予め設定された制
御実行値である。

【００３７】以上、本発明を図示する実施例に基づいて
説明したが、本発明はこれらの実施例のみに限定される
ものではなく、この他にも種々の態様で実施可能であ
る。特に、上述の実施例では、自動車用のシステム制御
装置に本発明を適用したが、本発明はこの他にも種々の
システムの制御に適用可能である。

【００３８】

【発明の効果】以上のとおり、本発明に係るシステム制
御装置によれば、待機系処理装置をサブ側プロセッシン
グユニット内に集積化するようにしたため、基板に実装
すべきチップ数は、ホスト側プロセッシングユニットと
サブ側プロセッシングユニットとの２チップのみとな
り、装置の小型化を図ることができるようになる。ま
た、各チップごとに別々の電源系を用いるようにすると
ともに、待機系処理装置だけは別のクロック系を用いる
ようにしたため、信頼できるフェイルセーフ機能を確保
することが可能になる。

【図面の簡単な説明】

【図１】本発明に係るシステム制御装置の基本構成を示
すブロック図である。

【図２】図１に示す装置における待機系処理装置２２０
内の故障自己判定実行回路２２１に用いられている故障
診断回路を示す回路図である。

【図３】図２に示すダブルエッジ検出部３の入出力信号
を示す波形図である。

【図４】４車種で共通化する工夫を施した待機系処理装
置２２０の基本構成を示すブロック図である。

【図５】待機系処理装置による燃料噴射制御の一例を示
すタイミングチャートである。

【図６】待機系処理装置による点火時期制御の一例を示
すタイミングチャートである。

【図７】図６に示す点火時期制御信号に対するマスク処
理を説明する図である。

【符号の説明】

１…分周器 ２…分周器 ３…ダブルエッジ検出部 ４…ウォッチドッグタイマ １００…ホスト側プロセッシングユニット（ホスト処理
装置） １０１…故障自己判定実行回路 １０５…制御実行値マップ ２００…サブ側プロセッシングユニット ２１０…サブ処理装置 ２１１…故障自己判定実行回路 ２１５…ＯＲ回路 ２２０…待機系処理装置 ２２１…故障自己判定実行回路 ２２２…２ビットフリーランカウンタ ２２５…制御実行値テーブル ２２６…デコーダ ２２７…セレクタ ２２８…一致検出回路 ２３０…外部設定器 Ａｄｄ１〜Ａｄｄ４…アドレス Ｒ０…アドレスレジスタ Ｒ１〜Ｒ４…制御実行値レジスタ Ｒ５…診断用レジスタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 主たるシステム制御を行うためのホスト
   処理装置を１チップに集積化したホスト側プロセッシン
   グユニットと、 従たるシステム制御を行うためのサブ処理装置と、通常
   は待機状態にあって、異常発生時に応急処置として臨時
   のシステム制御を行うための待機系処理装置と、を１チ
   ップに集積化したサブ側プロセッシングユニットと、 を備え、前記ホスト処理装置を第１の電源系で動作さ
   せ、前記サブ処理装置および前記待機系処理装置を第２
   の電源系で動作させ、前記ホスト処理装置および前記サ
   ブ処理装置を第１のクロック系で動作させ、前記待機系
   処理装置を第２のクロック系で動作させるようにしたこ
   とを特徴とするシステム制御装置。
2. 【請求項２】 請求項１に記載のシステム制御装置にお
   いて、 ホスト処理装置、サブ処理装置、待機系処理装置、のそ
   れぞれに、自己の故障を判定する故障自己判定実行回路
   を設け、自己に故障が発生した場合には他の装置にその
   旨を通知する機能を付加し、かつ、各故障自己判定実行
   回路が、自己の動作に用いているクロック系とは逆のク
   ロック系を用いて故障判定を行うことを特徴とするシス
   テム制御装置。
3. 【請求項３】 請求項２に記載のシステム制御装置にお
   いて、 待機系処理装置の故障自己判定実行回路が、 第１のクロック系のクロック信号ＣＬＫ１を分周する第
   １の分周器と、 前記第１のクロック系よりも遅い第２のクロック系のク
   ロック信号ＣＬＫ２を分周する第２の分周器と、 この第２の分周器による分周信号の立ち上がりエッジお
   よび立ち下がりエッジに同期したパルス信号を発生する
   ダブルエッジ検出部と、 前記第１の分周器によって分周されたクロック信号に対
   するカウントを行う機能を有し、前記ダブルエッジ検出
   部からパルスが与えられた時点でカウント値を初期値に
   戻し、前記ダブルエッジ検出部からパルスが与えられる
   までにカウント値が所定値に達した場合には所定の検出
   信号を出力するウォッチドッグタイマ部と、 を備え、前記検出信号を、第２のクロック系の故障検出
   信号として出力するようにしたことを特徴とするシステ
   ム制御装置。
4. 【請求項４】 請求項１に記載のシステム制御装置にお
   いて、 複数のシステムにおいて用いる制御実行値をそれぞれ記
   憶した制御実行値テーブルと、 前記複数のシステムのうちのいずれか１つを選択する外
   部の設定に基づき、前記制御実行値テーブル内の選択さ
   れた１つのシステムについての制御実行値を読み出す読
   出手段と、 前記読出手段によって読み出された制御実行値を保持す
   るレジスタと、 ホスト処理装置から与えられる制御実行値と前記レジス
   タ内に保持された制御実行値とを比較し、両者が不一致
   の場合に故障検出信号を出力する一致検出部と、 を待機系処理装置内に設けたことを特徴とするシステム
   制御装置。
5. 【請求項５】 第１のクロック系で動作し、通常時のシ
   ステム制御を行うための通常系処理装置と、前記第１の
   クロック系よりも遅い第２のクロック系で動作し、通常
   は待機状態にあって、異常発生時に応急処置として臨時
   のシステム制御を行うための待機系処理装置と、を備え
   たシステム制御装置において、 前記待機系処理装置内に、 前記第１のクロック系のクロック信号ＣＬＫ１を分周す
   る第１の分周器と、 前記第２のクロック系のクロック信号ＣＬＫ２を分周す
   る第２の分周器と、 この第２の分周器による分周信号の立ち上がりエッジお
   よび立ち下がりエッジに同期したパルス信号を発生する
   ダブルエッジ検出部と、 前記第１の分周器によって分周されたクロック信号に対
   するカウントを行う機能を有し、前記ダブルエッジ検出
   部からパルスが与えられた時点でカウント値を初期値に
   戻し、前記ダブルエッジ検出部からパルスが与えられる
   までにカウント値が所定値に達した場合には所定の検出
   信号を出力するウォッチドッグタイマ部と、 を有する故障自己判定実行回路を設け、前記検出信号
   を、第２のクロック系の故障検出信号として出力するよ
   うにしたことを特徴とするシステム制御装置。