JPS62221126A - Testing method for semiconductor device - Google Patents
Testing method for semiconductor deviceInfo
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Abstract
Description
【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体装置の試験方法に関し、特に。[Detailed description of the invention] [Industrial application fields] The present invention relates to a method for testing a semiconductor device, and particularly to a method for testing a semiconductor device.
半導体装置の通電エージング又は電気的特性試験技術に
適用して有効な技術に関するものである。The present invention relates to a technique that is effective when applied to current aging or electrical characteristic testing techniques for semiconductor devices.
［従来技術］
バイポーラ型半導体装置に１！源を印加しつつ恒温放置
する加速試験（エージング試験の一種）を行おうとする
場合、ウェハ上の全チップに電源を供給することができ
なかったため、パッケージ後の組立品に対してのみ通電
エージングが行われる。[Prior art] 1 for bipolar semiconductor devices! When trying to perform an accelerated test (a type of aging test) in which the power is applied and left at a constant temperature, it was not possible to supply power to all the chips on the wafer, so the power aging was performed only on the assembled product after packaging. It will be done.
［発明が解決しよとする問題点］
しかしながら、前記パッケージ後の組立品に対してのみ
エージングを行うのでは、エージング不良の要素がある
チップに対しても組立を行わなければならないため、パ
ッケージングのコストが高くなるという問題が生ずる。[Problems to be Solved by the Invention] However, if aging is performed only on the assembled product after the packaging, it is necessary to assemble chips that have aging defects as well. A problem arises in that the cost increases.
また、１パツケージに複数のチップをマウントする製品
の場合、エージング歩留りが激減するという問題が生ず
る。Further, in the case of a product in which a plurality of chips are mounted in one package, a problem arises in that the aging yield is drastically reduced.
本発明の目的は、半導体装置の通電エージング及びプロ
ーブ試験のような電気的特性試験を効率よく行うことが
できる技術を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a technique that can efficiently conduct electrical property tests such as current aging and probe tests of semiconductor devices.
本発明の他の目的は、無駄なパッケージングを低減する
ことができる技術を提供することにある。Another object of the present invention is to provide a technique that can reduce wasteful packaging.
本発明の他の目的は、半導体装置のコストを低減するこ
とができる技術を提供することにある。Another object of the present invention is to provide a technique that can reduce the cost of semiconductor devices.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
［問題を解決するための手段］
本願において開示される発明のうち５代表的なものの概
要を説明すれば、下記のとおりである。[Means for Solving the Problems] Five representative inventions among the inventions disclosed in this application will be summarized as follows.
すなわち、半導体チップの通電エージングをウェハ状態
で行う過程と、該過程の後プローブ検査のような電気的
特性の検査を行う過程とから成る半導体装置の試験方法
である。That is, this is a semiconductor device testing method comprising a step of carrying out electrical aging of a semiconductor chip in a wafer state, and a step of testing electrical characteristics such as a probe test after the step.
［作用コ
前記した手段によれば１例えば、バイポーラ型半導体装
口に電源を印加しつつ恒温放置する加速試験を行う場合
、ウェハ上の全チップにｆｆｉ源を供給してウェハ状態
でのエージング及び電気的特性検査を可能とすることに
より、前記目的を達成するものである。[Function] According to the above-mentioned means, 1. For example, when performing an accelerated test in which a bipolar semiconductor chip is left at a constant temperature while applying power, an ffi source is supplied to all chips on the wafer to perform aging and aging in the wafer state. The above object is achieved by making it possible to test electrical characteristics.
以下、本発明の一実施例を図面を用いて説明する。An embodiment of the present invention will be described below with reference to the drawings.
なお、実施例を説明するための全図において。In addition, in all the figures for explaining an example.
同一の機能を有するものは同一の符号を付け、その繰り
返しの説明は省略する。Components having the same function are given the same reference numerals, and repeated explanations thereof will be omitted.
［実施例］
第１図乃至第３図は、本発明の一実施例のバイポーラＬ
ＳＩ等の半導体装置の試験方法を説明するための図であ
り。[Embodiment] FIGS. 1 to 3 show a bipolar L according to an embodiment of the present invention.
FIG. 3 is a diagram for explaining a method for testing a semiconductor device such as SI.
第１図は、その試験方法を実施するためのウェハの構成
を示す平面図、
第２図は、第１図に示すウェハ上の各々のチップに電源
を供給する場合に他のチップに対する電源供給を保障す
る保障回路を設けた構成を示す平面図、
第３図は、第２図に示す保障回路の具体的構成を示す平
面図である。Figure 1 is a plan view showing the configuration of a wafer for carrying out the test method; Figure 2 is a diagram showing the power supply to other chips when power is supplied to each chip on the wafer shown in Figure 1; FIG. 3 is a plan view showing a specific configuration of the guarantee circuit shown in FIG. 2. FIG.
第１図において、半導体ウェハ１は、後で複数の半導体
チップに分割されるべき複数の集積回路が設けられてい
る。各半導体集積回路の相互間には、スクライブ領域が
設定される。なお、以下の説明においては５後で、半導
体チップに分割されるべき半導体ウェハ１の部分を便宜
上半導体チップもしくはチップと称することとする。In FIG. 1, a semiconductor wafer 1 is provided with a plurality of integrated circuits to be later divided into a plurality of semiconductor chips. A scribe area is set between each semiconductor integrated circuit. In the following description, after 5, the portion of the semiconductor wafer 1 to be divided into semiconductor chips will be referred to as a semiconductor chip or chip for convenience.
本実施例の半導体装置の試験方法において、それに用い
られる半導体ウェハｌは、第１図に示すように、その表
面に設定されるスクライブ領域上に、複数の共通電ｇ線
２Ａと２Ｂが二層配線構造をもって設けられ、夫々の共
通電源線２Ａはパッド３Ａに電気的に接続され、共通電
源線２Ｂはパッド３Ｂに電気的に接続されている。そし
て、パッド３Ａには高電位の電源が供給され、共通電源
線２Ｂ及びパッド３Ｂには低電位の電源が接続されてい
る。これらの共通電源線２Ａには、第２図に示すように
、半田バンプ電極のような突起電極４Ｂを通して各々の
チップ５内の内部回路５Ａが電気的に接続され、高電位
の電源が供給されるようになっている。また、共通電源
線２Ｂには、半田バンプ電極等の突起電ｔ１４Ａを通し
て各々のチップ５内の内部回路５Ａが電気的に接続され
、低電位（接地電源を含む）が供給されるようになって
いる。In the semiconductor device testing method of this embodiment, as shown in FIG. Each common power supply line 2A is electrically connected to a pad 3A, and each common power supply line 2B is electrically connected to a pad 3B. A high potential power source is supplied to the pad 3A, and a low potential power source is connected to the common power source line 2B and the pad 3B. As shown in FIG. 2, internal circuits 5A in each chip 5 are electrically connected to these common power lines 2A through protruding electrodes 4B such as solder bump electrodes, and high potential power is supplied. It has become so. Further, the internal circuit 5A in each chip 5 is electrically connected to the common power supply line 2B through a protrusion t14A such as a solder bump electrode, and low potential (including ground power) is supplied to the common power supply line 2B. There is.
また、前記各々のチップ５内の内部回路５の突起電極４
Ｂと突起電極４Ｃの間には、第３図に示゛すように、チ
ップ内の電源短絡が生じた場合、他のチップに対する電
源供給を保障する第１保障回路６及びプローブ検査のよ
うな検査時に他のチップに電源が供給されないようにす
る第２保障回路７が直列に設けられている。Further, the protruding electrodes 4 of the internal circuits 5 in each of the chips 5
As shown in FIG. 3, between B and the protruding electrode 4C, there is a first guarantee circuit 6 that guarantees power supply to other chips when a power short circuit occurs in the chip, and a probe test circuit. A second guarantee circuit 7 is provided in series to prevent power from being supplied to other chips during testing.
前記第１保障回路６は１例えばヒユーズを用いる。また
、第２保障回路７は、例えばダイオードを用いる。The first guarantee circuit 6 uses a fuse, for example. Further, the second guarantee circuit 7 uses, for example, a diode.
次に１本発明の半導体装置の試験方法について説明する
。Next, a method for testing a semiconductor device according to the present invention will be explained.
第１図乃至第３図において、パッド３Ａ及び３Ｂを図示
していない電源ソケットのｍｔｉと接触させ、ウェハ１
上の各々チップ５内の内部回路５Ａに電源を供給した状
態で、恒温槽に投入することにより２通電エージングを
行う、この時、チップ５内で電源ショートとなる不良が
あった場合、過大電流によって第１保障回路６のヒユー
ズが溶断するため、他のチップに対するｆｆｉ源供給は
保障される。1 to 3, the pads 3A and 3B are brought into contact with the mti of a power socket (not shown), and the wafer 1
With power supplied to the internal circuit 5A in each of the above chips 5, two-current aging is performed by placing it in a constant temperature oven.At this time, if there is a defect in the power supply short circuit in the chip 5, excessive current will be detected. As a result, the fuse of the first guarantee circuit 6 is blown, so that the ffi source supply to other chips is guaranteed.
また、エージングの前後にプローブ検査をする場合には
、突起電極４Ａと４Ｃを用いれば、ダイオード７により
電源電位（例えば、５ボルトとする）が他のチップに流
入することを防止することができる。ニーソング及び電
気的特性検査が行われた半導体ウェハ１は、その後、複
数の半導体チップに分割される１分割によって得られた
複数の半導体チップのうち、上記検査において合格した
半導体チップがその後の半導体装置もしくは半導体集積
回路の組み立てに用いられる。Furthermore, when performing a probe test before and after aging, by using the protruding electrodes 4A and 4C, the diode 7 can prevent the power supply potential (for example, 5 volts) from flowing into other chips. . The semiconductor wafer 1 that has been subjected to the knee song and electrical characteristic tests is then divided into a plurality of semiconductor chips. Among the plurality of semiconductor chips obtained by one division, the semiconductor chips that have passed the above tests are used for subsequent semiconductor devices. Or used in the assembly of semiconductor integrated circuits.
このようにしてウェハ１上の各チップ５に対するエージ
ング及びプローブ試験のような電気的特性検査をウェハ
状態のままで行うことができるので、ストレスに弱いチ
ップを組立前に発見することができる。これにより無駄
なパッケージングを行わずにすみ、半導体装口のコスト
の低減を図ることができる。In this way, electrical characteristic tests such as aging and probe tests can be performed on each chip 5 on the wafer 1 in the wafer state, so chips that are susceptible to stress can be discovered before assembly. This eliminates the need for unnecessary packaging, and reduces the cost of semiconductor packaging.
以上本発明を実施例にもとすき具体的に説明したが、本
発明は、前記実施例に限定されるものではなく、その要
旨を変形し得ることはいうまでもない。Although the present invention has been specifically explained above using Examples, it goes without saying that the present invention is not limited to the above-mentioned Examples, and the gist thereof may be modified.
例えば１本発明は、バイポーラマルチチップモジュール
にも適用できる。用語スクライブラインもしくはスクラ
イブ領域は、単なる分離領域を意味しているにすぎず制
限的ではない。すなわち。For example, the present invention can also be applied to bipolar multi-chip modules. The terms scribe line or scribe area are not limiting and only mean a separation area. Namely.
半導体ウェハ１の半導体ペレットへの分割は、例えばダ
イヤモンドから成るようなスクレーパによってスクライ
ブ領域にスクライブ痕を恨え、その後クラッキングする
方法や適当なダイシングブレードによってスクライブ領
域を切削除去するいわゆるダイシング法によって行うこ
とができる。The semiconductor wafer 1 may be divided into semiconductor pellets by a method in which scribe marks are left in the scribe area with a scraper made of diamond, and then cracked, or by a so-called dicing method in which the scribe area is removed with a suitable dicing blade. I can do it.
［発明の効果コ
本願によって開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。[Effects of the Invention] The following is a brief explanation of the effects obtained by the typical inventions disclosed in this application.
すなわち、半導体チップの通電エージングをウェハ状Ｉ
Ｉ！で行う過程と、該過程の前後に電気的特性検査を行
う過程とから成る半導体装口の試験方法により、ウェハ
上の各チップに対するエージング及び電気的特性試験を
ウェハ状態のままで行うことができるので、ストレスに
弱いチップを組立前に発見することができる。これによ
り無駄なパッケージングを行わずにすみ、半導体装口の
コストの低減を図ることができる。In other words, the energization aging of a semiconductor chip is performed on a wafer-like I
I! The semiconductor packaging testing method consists of a step of performing a wafer test, and a step of testing electrical characteristics before and after the step, making it possible to perform aging and electrical characteristics tests on each chip on the wafer while the wafer is still in use. Therefore, chips that are vulnerable to stress can be detected before assembly. This eliminates the need for unnecessary packaging, and reduces the cost of semiconductor packaging.
第１図は１、本発明の実施例の試験方法を実施するため
のウェハの（１−成を示す平面図。
第２図は、第１図に示すウェハ上の各々のチップに電源
を供給する場合に他のチップに対する電源供給を保障す
る保障回路を設けた構成を示す平面図。
第３図は、第２図に示す保障回路の具体的構成を示す平
面図である。
図中、１・・・ウェハ、２Ａ、２Ｂ・・・共通電源線、
３Ａ、３Ｂ・・・パッド、４Ａ乃至４Ｂ・・・突起電極
、５・・・チップ、５Ａ・・・チップ内内部回路、６・
・・第１保障回路、７・・・第２保障回路である。
第 １ 図
第 ３ 図
Ａ
ＢFIG. 1 is a plan view showing the configuration of a wafer for carrying out the test method of the embodiment of the present invention. FIG. FIG. 3 is a plan view showing a specific configuration of the guarantee circuit shown in FIG. 2. In the figure, 1 ...Wafer, 2A, 2B...Common power supply line,
3A, 3B...Pad, 4A to 4B...Protruding electrode, 5...Chip, 5A...Internal circuit in chip, 6.
...first guarantee circuit, 7...second guarantee circuit. Figure 1 Figure 3 A B
Claims (1)
過程と、該過程の前後に電気的特性の検査を行う過程と
から成る半導体装置の試験方法。 ２、スクライブライン上に各半導体チップへの電源供給
配線を設けたことを特徴とする特許請求の範囲第１項に
記載の半導体装置の試験方法の実施用ウェハ。 ３、ウェハ上のチップ内の電源短絡が生じた場合、他の
チップに対する電源供給を保障する第１保障回路を有す
ることを特徴とする特許請求の範囲第１項に記載の半導
体装置の試験方法の実施用ウェハ。 ４、上記電気的特性の検査時に他のチップに電源が供給
されないようにする第２保障回路を設けたことを特徴と
する特許請求の範囲第１項に記載の半導体装置の試験方
法の実施用ウェハ。[Scope of Claims] 1. A method for testing a semiconductor device, which comprises the steps of conducting electrical aging of a semiconductor chip in a wafer state, and testing electrical characteristics before and after the step. 2. A wafer for carrying out the method for testing a semiconductor device according to claim 1, characterized in that power supply wiring to each semiconductor chip is provided on the scribe line. 3. The method for testing a semiconductor device according to claim 1, comprising a first guarantee circuit that guarantees power supply to other chips when a power short circuit occurs in a chip on the wafer. wafer for implementation. 4. Implementation of the method for testing a semiconductor device according to claim 1, characterized in that a second guarantee circuit is provided to prevent power from being supplied to other chips during the electrical characteristic test. wafer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064107A JPH0740583B2 (en) | 1986-03-24 | 1986-03-24 | Semiconductor device testing method and wafer for implementing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064107A JPH0740583B2 (en) | 1986-03-24 | 1986-03-24 | Semiconductor device testing method and wafer for implementing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62221126A true JPS62221126A (en) | 1987-09-29 |
| JPH0740583B2 JPH0740583B2 (en) | 1995-05-01 |
Family
ID=13248520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61064107A Expired - Lifetime JPH0740583B2 (en) | 1986-03-24 | 1986-03-24 | Semiconductor device testing method and wafer for implementing the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740583B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334555A (en) * | 1989-06-30 | 1991-02-14 | Toshiba Corp | Semiconductor device and burn-in thereof |
| US5219765A (en) * | 1990-09-12 | 1993-06-15 | Hitachi, Ltd. | Method for manufacturing a semiconductor device including wafer aging, probe inspection, and feeding back the results of the inspection to the device fabrication process |
| US5568054A (en) * | 1992-07-31 | 1996-10-22 | Tokyo Electron Limited | Probe apparatus having burn-in test function |
-
1986
- 1986-03-24 JP JP61064107A patent/JPH0740583B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334555A (en) * | 1989-06-30 | 1991-02-14 | Toshiba Corp | Semiconductor device and burn-in thereof |
| US5219765A (en) * | 1990-09-12 | 1993-06-15 | Hitachi, Ltd. | Method for manufacturing a semiconductor device including wafer aging, probe inspection, and feeding back the results of the inspection to the device fabrication process |
| US5568054A (en) * | 1992-07-31 | 1996-10-22 | Tokyo Electron Limited | Probe apparatus having burn-in test function |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0740583B2 (en) | 1995-05-01 |
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|---|---|---|---|
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