JPH0473175B2 - - Google Patents
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- Publication number
- JPH0473175B2 JPH0473175B2 JP61270123A JP27012386A JPH0473175B2 JP H0473175 B2 JPH0473175 B2 JP H0473175B2 JP 61270123 A JP61270123 A JP 61270123A JP 27012386 A JP27012386 A JP 27012386A JP H0473175 B2 JPH0473175 B2 JP H0473175B2
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Links
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Image Input (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置に関する。
［従来の技術］
従来、この種の半導体記憶装置としては第３図
に示されているようなものが知られている。この
半導体記憶装置はメモリセルアレイ１０１に他に
データレジスタ１０２を備えており、このデータ
レジスタ１０２から画像データ等をランダムアク
セスとは非同期に出力させる機能を有している
（かかる機能を有する半導体記憶装置をデユアル
ポートラムといい、日本電気株式会社の
μPD41264C等が知られている）。第３図のデユア
ルポートラムの機能を第４図に示されているタイ
ミングチヤート図を参照しつつ説明すると以下の
通りである。まず、データ転送端子TR（バー）
にローレベル信号が供給された後、チツプ選択端
子CE１（バー）をローレベルに移行させて行ア
ドレスを取り込む。その結果、該行アドレスで指
定されたメモリセルアレイ１０１のデータ１行分
が同一記憶容量のデータレジスタ１０２に転送さ
れる。続いて、チツプ選択端子CE２（バー）に
ローレベル信号が供給されると、列アドレスが取
り込まれ、この列アドレスにて指定された番地か
らデータがレジスタ出力専用端子SO（バー）を通
つてシリアル出力される。
に示されているようなものが知られている。この
半導体記憶装置はメモリセルアレイ１０１に他に
データレジスタ１０２を備えており、このデータ
レジスタ１０２から画像データ等をランダムアク
セスとは非同期に出力させる機能を有している
（かかる機能を有する半導体記憶装置をデユアル
ポートラムといい、日本電気株式会社の
μPD41264C等が知られている）。第３図のデユア
ルポートラムの機能を第４図に示されているタイ
ミングチヤート図を参照しつつ説明すると以下の
通りである。まず、データ転送端子TR（バー）
にローレベル信号が供給された後、チツプ選択端
子CE１（バー）をローレベルに移行させて行ア
ドレスを取り込む。その結果、該行アドレスで指
定されたメモリセルアレイ１０１のデータ１行分
が同一記憶容量のデータレジスタ１０２に転送さ
れる。続いて、チツプ選択端子CE２（バー）に
ローレベル信号が供給されると、列アドレスが取
り込まれ、この列アドレスにて指定された番地か
らデータがレジスタ出力専用端子SO（バー）を通
つてシリアル出力される。
［発明が解決しようとする問題点］
上記、従来のデユアルポートラムにてウインド
ウ表示等を行おうとすると、タイミングが煩雑に
なるという問題点があつた。例えば、第５図に示
されているようにメモリセルアレイ１０１が512
行x1024列分の記憶容量を有しており、その内の
400行x640列分のデータを表示し、その中に斜線
で示されたデータのウインドウ表示を行うとする
と、実際のウインドウデータは実線で示された領
域に記憶されているにもかかわらず、画像表示と
しては破線で示されている領域に記憶されている
かの如く表示しなければならない。そのため従来
例では水平同期期間中にデータの転送を行つてお
り、上記ウインドウに対する制御はソフトウエア
による表示領域へのデータ転送という方法で実現
されるか、あるいは表示中の転送、上記
μPD41264Cではリアルタイムデータ転送機能と
にある、の２通りの方法の何れかにより実現され
る。即ち、第５図の例では、Ｃのタイミングでｎ
行のデータ（1024ビツト）をレジスタ１０２に一
旦転送し、Ａのタイミングでウインドウデータを
転送し直し、Ｂのタイミングで再び元の表示のた
めのデータ（ｎ行目のデータ）をリアルタイムで
転送しなければならない。
ウ表示等を行おうとすると、タイミングが煩雑に
なるという問題点があつた。例えば、第５図に示
されているようにメモリセルアレイ１０１が512
行x1024列分の記憶容量を有しており、その内の
400行x640列分のデータを表示し、その中に斜線
で示されたデータのウインドウ表示を行うとする
と、実際のウインドウデータは実線で示された領
域に記憶されているにもかかわらず、画像表示と
しては破線で示されている領域に記憶されている
かの如く表示しなければならない。そのため従来
例では水平同期期間中にデータの転送を行つてお
り、上記ウインドウに対する制御はソフトウエア
による表示領域へのデータ転送という方法で実現
されるか、あるいは表示中の転送、上記
μPD41264Cではリアルタイムデータ転送機能と
にある、の２通りの方法の何れかにより実現され
る。即ち、第５図の例では、Ｃのタイミングでｎ
行のデータ（1024ビツト）をレジスタ１０２に一
旦転送し、Ａのタイミングでウインドウデータを
転送し直し、Ｂのタイミングで再び元の表示のた
めのデータ（ｎ行目のデータ）をリアルタイムで
転送しなければならない。
それで、本発明は上記ウインドウ表示等の容易
な半導体記憶装置を提供するものである。
な半導体記憶装置を提供するものである。
［問題点を解決するための手段、作用及び効果］
本発明は行列状に配列された複数メモリセルを
有するメモリセルアレイと、行アドレス信号に応
答して該行アドレス信号にて指定された行に属す
るメモリセルのデータを一時的に記憶しシリアル
出力するデータレジスタとを備えた半導体記憶装
置において、転送開始列アドレスと転送終了列ア
ドレスとをそれぞれ記憶するレジスタと、上記デ
ータレジスタに一時的に記憶されたデータの内、
転送開始列アドレスと転送終了列アドレスとによ
り指定されたデータのみ出力可能にしそれ以外の
データの出力を不能にするマスク転送制御手段と
を更に有することを特徴としており、ウインドウ
表示、あるいは図形の重ね合わせ等に際しては、
順次読み出される各行のデータ内、ウインドウ表
示のために排除すべきデータをマスク転送制御手
段により選択的に出力させる。その結果、複雑な
タイミングを設定しなくてもウインドウ表示等が
可能になるという効果が得られる。
有するメモリセルアレイと、行アドレス信号に応
答して該行アドレス信号にて指定された行に属す
るメモリセルのデータを一時的に記憶しシリアル
出力するデータレジスタとを備えた半導体記憶装
置において、転送開始列アドレスと転送終了列ア
ドレスとをそれぞれ記憶するレジスタと、上記デ
ータレジスタに一時的に記憶されたデータの内、
転送開始列アドレスと転送終了列アドレスとによ
り指定されたデータのみ出力可能にしそれ以外の
データの出力を不能にするマスク転送制御手段と
を更に有することを特徴としており、ウインドウ
表示、あるいは図形の重ね合わせ等に際しては、
順次読み出される各行のデータ内、ウインドウ表
示のために排除すべきデータをマスク転送制御手
段により選択的に出力させる。その結果、複雑な
タイミングを設定しなくてもウインドウ表示等が
可能になるという効果が得られる。
［実施例］
第１図は本発明の一実施例を示すブロツク図で
あり、７は128行x128列の複数ビツトを有するメ
モリセルアレイである。CE１（バー）はチツプ
活性化主クロツクであつて、アドレス入力バツフ
ア４への行アドレスのラツチ、その行アドレスデ
コーダ５への転送命令TR（バー）および実行の
ためのタイミングジエネレータ１の活性化および
センスアンプ等、周辺回路の活性化を図る。CE
２（バー）はCE１（バー）の供給後にタイミン
グジエネレータ２に入力し、列アドレスのラツチ
を行わせる。TR（バー）はメモリセルアレイ７
からの１行分のデータを転送ゲート１２を経由し
てデータレジスタ１３に転送するためのタイミン
グジエネレータ３の活性化入力である。このタイ
ミングジエネレータ３はレジスタ８，９、マスク
転送制御回路１０の活性化と転送の実行とを行わ
せる。また、WR（バー）はタイミングジエネレ
ータ１４に供給され、レジスタ８，９へ列アドレ
スを書き込むための制御信号を発生させる。この
活性化信号をうけ、CE１（バー）がすでに活性
化されており、（TR（バー）、WR（バー）が活性
であれば）CE２（バー）が活性になると列アド
レスはレジスタ８に取り込まれる。更に、CE１
（バー）が活性である間にCE２（バー）が非活性
となるタイミングにて列アドレスがレジスタ９に
取り込まれる。以上の動作タイミングを第２図に
示す。この後、レジスタ８，９に入力されたアド
レス情報はマスク転送制御回路１０へ入力され、
この回路よりデータ転送実行時（実際にはTR
（バー）の非活性化時、あるいはCE１（バー）の
非活性化時である）にデータ転送ゲート１２を制
御する信号が発生され、レジスタ８と９とで示さ
れた領域以外の領域の転送がゲートをオフするこ
とにより停止される。一方、通常のデータ転送時
には、第２図においてWR（バー）を非活性化す
ることのみで１行分の全てのデータが転送され、
列アドレスはシリアルリードアドレスカウンタ１
１に供給される。このカウンタ１１はシリアルリ
ード時にSCクロツクによりカウントアツプされ
シリアルリードを繰り返す。マスク転送時には列
アドレス入力とは切り放される。
あり、７は128行x128列の複数ビツトを有するメ
モリセルアレイである。CE１（バー）はチツプ
活性化主クロツクであつて、アドレス入力バツフ
ア４への行アドレスのラツチ、その行アドレスデ
コーダ５への転送命令TR（バー）および実行の
ためのタイミングジエネレータ１の活性化および
センスアンプ等、周辺回路の活性化を図る。CE
２（バー）はCE１（バー）の供給後にタイミン
グジエネレータ２に入力し、列アドレスのラツチ
を行わせる。TR（バー）はメモリセルアレイ７
からの１行分のデータを転送ゲート１２を経由し
てデータレジスタ１３に転送するためのタイミン
グジエネレータ３の活性化入力である。このタイ
ミングジエネレータ３はレジスタ８，９、マスク
転送制御回路１０の活性化と転送の実行とを行わ
せる。また、WR（バー）はタイミングジエネレ
ータ１４に供給され、レジスタ８，９へ列アドレ
スを書き込むための制御信号を発生させる。この
活性化信号をうけ、CE１（バー）がすでに活性
化されており、（TR（バー）、WR（バー）が活性
であれば）CE２（バー）が活性になると列アド
レスはレジスタ８に取り込まれる。更に、CE１
（バー）が活性である間にCE２（バー）が非活性
となるタイミングにて列アドレスがレジスタ９に
取り込まれる。以上の動作タイミングを第２図に
示す。この後、レジスタ８，９に入力されたアド
レス情報はマスク転送制御回路１０へ入力され、
この回路よりデータ転送実行時（実際にはTR
（バー）の非活性化時、あるいはCE１（バー）の
非活性化時である）にデータ転送ゲート１２を制
御する信号が発生され、レジスタ８と９とで示さ
れた領域以外の領域の転送がゲートをオフするこ
とにより停止される。一方、通常のデータ転送時
には、第２図においてWR（バー）を非活性化す
ることのみで１行分の全てのデータが転送され、
列アドレスはシリアルリードアドレスカウンタ１
１に供給される。このカウンタ１１はシリアルリ
ード時にSCクロツクによりカウントアツプされ
シリアルリードを繰り返す。マスク転送時には列
アドレス入力とは切り放される。
なお、上記マスク転送制御回路１０と転送ゲー
ト１２とはマスク転送制御手段を構成している。
ト１２とはマスク転送制御手段を構成している。
以上説明してきたように、本実施例は予めマス
クデータ転送サイクルをレジスタ８，９を使用し
て実行し、既に転送されたレジスタの内容の一部
を書き換えることが可能になるので、実際の表示
期間にデータ転送を行う必要がなく、シリアルリ
ード動作を行うことが可能になる。また、同一水
平走査期間に、より複雑なウインドウ表示或は図
形の重ね合わせ等が煩雑なタイミングの制御なし
に実行可能となる。
クデータ転送サイクルをレジスタ８，９を使用し
て実行し、既に転送されたレジスタの内容の一部
を書き換えることが可能になるので、実際の表示
期間にデータ転送を行う必要がなく、シリアルリ
ード動作を行うことが可能になる。また、同一水
平走査期間に、より複雑なウインドウ表示或は図
形の重ね合わせ等が煩雑なタイミングの制御なし
に実行可能となる。
第１図は本発明の一実施例を示すブロツク図、
第２図は一実施例のタイミングチヤート図、第３
図は従来例のブロツク図、第４図は従来例のタイ
ミングチヤート図、第５図はウインドウ表示時の
データ記憶状態を示すブロツク図である。 ７……メモリセルアレイ、８……レジスタ、９
……レジスタ、１０……マスク転送制御回路、１
２……転送ゲート、１３……データレジスタ。
第２図は一実施例のタイミングチヤート図、第３
図は従来例のブロツク図、第４図は従来例のタイ
ミングチヤート図、第５図はウインドウ表示時の
データ記憶状態を示すブロツク図である。 ７……メモリセルアレイ、８……レジスタ、９
……レジスタ、１０……マスク転送制御回路、１
２……転送ゲート、１３……データレジスタ。
Claims (1)
- １ 行列状に配列された複数のメモリセルを有す
るメモリセルアレイと、行アドレス信号に応答し
て該行アドレス信号にて指定された行に属するメ
モリセルのデータを一時的に記憶しシリアル出力
するデータレジスタとを備えた半導体記憶装置に
おいて、転送開始列アドレスと転送終了列アドレ
スとをそれぞれ記憶するレジスタと、上記データ
レジスタに一時的に記憶されたデータの内、転送
開始列アドレスと転送終了列アドレスとにより指
定されたデータのみ出力可能にしそれ以外のデー
タの出力を不能にするマスク転送制御手段とを更
に有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270123A JPS63123142A (ja) | 1986-11-12 | 1986-11-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270123A JPS63123142A (ja) | 1986-11-12 | 1986-11-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63123142A JPS63123142A (ja) | 1988-05-26 |
| JPH0473175B2 true JPH0473175B2 (ja) | 1992-11-20 |
Family
ID=17481868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61270123A Granted JPS63123142A (ja) | 1986-11-12 | 1986-11-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63123142A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68929514T2 (de) * | 1988-11-29 | 2004-12-30 | Matsushita Electric Industrial Co., Ltd., Kadoma | Integrierter Schaltkreis mit synchronem Halbleiterspeicher, ein Verfahren zum Zugriff auf den besagten Speicher sowie ein System, das einen solchen Speicher beihaltet. |
| US5142637A (en) * | 1988-11-29 | 1992-08-25 | Solbourne Computer, Inc. | Dynamic video RAM incorporating single clock random port control |
| US5198804A (en) * | 1989-07-17 | 1993-03-30 | Matsushita Electric Industrial Co., Ltd. | Video memory with write mask from vector or direct input |
| JPH0821233B2 (ja) * | 1990-03-13 | 1996-03-04 | 株式会社東芝 | 画像メモリおよび画像メモリからデータを読み出す方法 |
| EP0487819B1 (en) * | 1990-10-31 | 1997-03-05 | International Business Machines Corporation | Video random access memory with fast, alligned clear and copy |
-
1986
- 1986-11-12 JP JP61270123A patent/JPS63123142A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63123142A (ja) | 1988-05-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |