JPH0738563B2 - アダプティブ・フィルタ適応化方法及び装置 - Google Patents
アダプティブ・フィルタ適応化方法及び装置Info
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- JPH0738563B2 JPH0738563B2 JP25512892A JP25512892A JPH0738563B2 JP H0738563 B2 JPH0738563 B2 JP H0738563B2 JP 25512892 A JP25512892 A JP 25512892A JP 25512892 A JP25512892 A JP 25512892A JP H0738563 B2 JPH0738563 B2 JP H0738563B2
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Description
【０００１】
【産業上の利用分野】本発明は、伝送路の未知システム
を固定するために用いられるアダプティブ・フィルタの
適応化方法及び装置に関する。
を固定するために用いられるアダプティブ・フィルタの
適応化方法及び装置に関する。
【０００２】
【従来の技術】アダプティブ・フィルタによる伝送路の
未知システムの固定を応用した装置として、エコーキャ
ンセラ，ノイズキャンセラ，ハウリングキャンセラ，適
応等化器などが知られてる。ここでは、２線／４線変換
回路の４線側にて送信回路より受信回路へ漏れ込むエコ
ーを除去するエコーキャンセラを例にとって、従来技術
を説明する。エコーキャンセラは、エコー路のインパル
ス応答長以上の長さのタップ係数を持つアダプティブ・
フィルタを用いて、送信信号の対応した疑似エコー（エ
コーレプリカ）を生成することにより、２線／４線変換
回路の４線側にて送信回路から受信回路へ漏れ込むエコ
ーを抑圧するように動作する。この時、アダプティブ・
フィルタの各タップ係数は、エコーと受信信号が混在し
た混在信号からエコーレプリカを差し引いた誤差信号と
送信信号との相関をとることにより修正される。このよ
うなアダプティブ・フィルタの係数修正すなわち収束ア
ルゴリズムの代表的なものとして、「ＬＭＳ ＡＬＧＯ
ＲＩＴＨＭ」 （ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＩＥ
ＥＥ ６３巻１２号、１９７５年、１６９２〜１７１６
ページ参照；以下「文献１」）と、「ＬＥＡＲＮＩＮＧ
ＩＤＥＮＴＩＦＥＩＡＴＩＯＮ ＭＥＴＨＯＤ；ＬＩ
Ｍ」（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳＯＮ ＡＵ
ＴＯＭＡＴＩＣ ＣＯＮＴＲＯＬ １２巻３号、１９６
７年、２８２〜２８７ページ参照；以下「文献２」）が
知られている。
未知システムの固定を応用した装置として、エコーキャ
ンセラ，ノイズキャンセラ，ハウリングキャンセラ，適
応等化器などが知られてる。ここでは、２線／４線変換
回路の４線側にて送信回路より受信回路へ漏れ込むエコ
ーを除去するエコーキャンセラを例にとって、従来技術
を説明する。エコーキャンセラは、エコー路のインパル
ス応答長以上の長さのタップ係数を持つアダプティブ・
フィルタを用いて、送信信号の対応した疑似エコー（エ
コーレプリカ）を生成することにより、２線／４線変換
回路の４線側にて送信回路から受信回路へ漏れ込むエコ
ーを抑圧するように動作する。この時、アダプティブ・
フィルタの各タップ係数は、エコーと受信信号が混在し
た混在信号からエコーレプリカを差し引いた誤差信号と
送信信号との相関をとることにより修正される。このよ
うなアダプティブ・フィルタの係数修正すなわち収束ア
ルゴリズムの代表的なものとして、「ＬＭＳ ＡＬＧＯ
ＲＩＴＨＭ」 （ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＩＥ
ＥＥ ６３巻１２号、１９７５年、１６９２〜１７１６
ページ参照；以下「文献１」）と、「ＬＥＡＲＮＩＮＧ
ＩＤＥＮＴＩＦＥＩＡＴＩＯＮ ＭＥＴＨＯＤ；ＬＩ
Ｍ」（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳＯＮ ＡＵ
ＴＯＭＡＴＩＣ ＣＯＮＴＲＯＬ １２巻３号、１９６
７年、２８２〜２８７ページ参照；以下「文献２」）が
知られている。
【０００３】ところで、実際にエコーキャンセラの挿入
される４線回線上の地点と４線／２線変換回路のある地
点の間に固定遅延が存在する場合、エコーキャンセラの
タップ数は、想定される最大の固定遅延量と実質的なイ
ンパルス応答の応答波形部分を十分にカバーする長さを
必要とする。したがって、想定される固定遅延量が大き
い場合のタップ長は膨大なものになり、タップ数の増加
によって係数間の相互干渉が増大し、結果として収束時
間が増大する。また、アダプティブ・フィルタのタップ
係数メモリや乗算器が増大するため、コストの上昇を招
く。
される４線回線上の地点と４線／２線変換回路のある地
点の間に固定遅延が存在する場合、エコーキャンセラの
タップ数は、想定される最大の固定遅延量と実質的なイ
ンパルス応答の応答波形部分を十分にカバーする長さを
必要とする。したがって、想定される固定遅延量が大き
い場合のタップ長は膨大なものになり、タップ数の増加
によって係数間の相互干渉が増大し、結果として収束時
間が増大する。また、アダプティブ・フィルタのタップ
係数メモリや乗算器が増大するため、コストの上昇を招
く。
【０００４】上述した問題点を解決するため、エコーの
インパルス応答の固定遅延部分を除いた実質的な応答波
形部分の位置を推定し、推定位置周辺にアダプティブ・
フィルタのタップ係数を配置するようにタップ位置制御
を行う「Ａ ＦＡＳＴ ＣＯＮＶＥＲＧＥＮＣＥ ＡＬ
ＧＯＲＩＴＨＭ ＦＯＲ ＡＤＡＰＴＩＶＥ ＦＩＲＦ
ＩＬＴＥＲＳ ＷＩＴＨ ＣＯＡＲＳＥＬＹ ＬＯＣＡ
ＴＥＤ ＴＡＰＳ」（ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ
ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＣＯＮＦＥＲＥＮＣＥ
ＯＮ ＡＣＯＵＳＴＩＣＳ、ＳＰＥＥＣＨ ＡＮＤ Ｓ
ＩＧＮＬ ＰＲＯＣＥＳＳＩＮＧ １９９１、１９９１
年、１５２５〜１５２８ページ参照；以下「文献３」）
が提案されている。
インパルス応答の固定遅延部分を除いた実質的な応答波
形部分の位置を推定し、推定位置周辺にアダプティブ・
フィルタのタップ係数を配置するようにタップ位置制御
を行う「Ａ ＦＡＳＴ ＣＯＮＶＥＲＧＥＮＣＥ ＡＬ
ＧＯＲＩＴＨＭ ＦＯＲ ＡＤＡＰＴＩＶＥ ＦＩＲＦ
ＩＬＴＥＲＳ ＷＩＴＨ ＣＯＡＲＳＥＬＹ ＬＯＣＡ
ＴＥＤ ＴＡＰＳ」（ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ
ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＣＯＮＦＥＲＥＮＣＥ
ＯＮ ＡＣＯＵＳＴＩＣＳ、ＳＰＥＥＣＨ ＡＮＤ Ｓ
ＩＧＮＬ ＰＲＯＣＥＳＳＩＮＧ １９９１、１９９１
年、１５２５〜１５２８ページ参照；以下「文献３」）
が提案されている。
【０００５】図３は、「文献３」に提案されたエコーキ
ャンセラの構成を示すブロック図である。図３に示され
たアダプティブ・フィルタは、送信信号入力端子１から
入力された送信信号を遅延させる遅延回路２０1 から２
０N-1 までの（Ｎ−１）個の遅延回路を有し、遅延
“０”のタップも含め、全タップ数がＮタップのアダプ
ティブ・フィルタを構成している。一方、アダプティブ
・フィルタのタップ係数を算出する係数更新回路は、係
数更新回路５０1 から５０L までのＬ回路備えており、
アダプティブ・フィルタの全タップ数Ｎと係数更新回路
の数ＬにはＮ＞Ｌの関係がある。つまり、図３に示され
たアダプティブ・フィルタは従来のアダプティブ・フィ
ルタと異なり、固定遅延部分を除いた実質的な応答波形
部分を表現できる程度の数のタップ係数を備え、そのタ
ップ係数を応答波形部分に適応的に配置することによっ
て疑似エコーを生成する。そのため、遅延回路の出力と
係数更新回路の間の接続を切り換えるタップ切替回路７
を有しており、このタップ切替回路７の制御のために、
タップ制御回路６０を有している。タップ切替回路７の
各出力は、対応する係数更新回路５０1 〜５０L と乗算
回路４０1 〜４０L に供給される。乗算回路４０1 〜４
０L は、係数更新回路５０1 〜５０L の出力するタップ
係数値とタップ切替回路の出力する遅延信号をそれぞれ
乗算し、結果を加算回路５に供給する。加算回路５は、
乗算回路４０1 〜４０L の乗算結果を加算し、疑似エコ
ーとして出力する。送信信号入力端子１に入力された送
信信号は、送信信号出力端子２から伝送路に送出され、
２線／４線変換回路８において２線側に送られるが、イ
ンピーダンス不整合のため、送信信号の一部がエコー信
号として受信側に漏れ込む。受信信号入力端子３より入
力されたエコー信号は、減算回路６に入力する。減算回
路６は、エコー信号から加算回路５の出力する疑似エコ
ーを減算し、エコー除去信号として受信信号出力端子４
に送られると共に、係数更新のための誤差信号として係
数更新回路５０1 〜５０L に供給される。
ャンセラの構成を示すブロック図である。図３に示され
たアダプティブ・フィルタは、送信信号入力端子１から
入力された送信信号を遅延させる遅延回路２０1 から２
０N-1 までの（Ｎ−１）個の遅延回路を有し、遅延
“０”のタップも含め、全タップ数がＮタップのアダプ
ティブ・フィルタを構成している。一方、アダプティブ
・フィルタのタップ係数を算出する係数更新回路は、係
数更新回路５０1 から５０L までのＬ回路備えており、
アダプティブ・フィルタの全タップ数Ｎと係数更新回路
の数ＬにはＮ＞Ｌの関係がある。つまり、図３に示され
たアダプティブ・フィルタは従来のアダプティブ・フィ
ルタと異なり、固定遅延部分を除いた実質的な応答波形
部分を表現できる程度の数のタップ係数を備え、そのタ
ップ係数を応答波形部分に適応的に配置することによっ
て疑似エコーを生成する。そのため、遅延回路の出力と
係数更新回路の間の接続を切り換えるタップ切替回路７
を有しており、このタップ切替回路７の制御のために、
タップ制御回路６０を有している。タップ切替回路７の
各出力は、対応する係数更新回路５０1 〜５０L と乗算
回路４０1 〜４０L に供給される。乗算回路４０1 〜４
０L は、係数更新回路５０1 〜５０L の出力するタップ
係数値とタップ切替回路の出力する遅延信号をそれぞれ
乗算し、結果を加算回路５に供給する。加算回路５は、
乗算回路４０1 〜４０L の乗算結果を加算し、疑似エコ
ーとして出力する。送信信号入力端子１に入力された送
信信号は、送信信号出力端子２から伝送路に送出され、
２線／４線変換回路８において２線側に送られるが、イ
ンピーダンス不整合のため、送信信号の一部がエコー信
号として受信側に漏れ込む。受信信号入力端子３より入
力されたエコー信号は、減算回路６に入力する。減算回
路６は、エコー信号から加算回路５の出力する疑似エコ
ーを減算し、エコー除去信号として受信信号出力端子４
に送られると共に、係数更新のための誤差信号として係
数更新回路５０1 〜５０L に供給される。
【０００６】ここで、係数更新回路５０1 〜５０L の内
部動作を説明する。図４は、係数更新回路５０X （ｘ＝
１，２，…，Ｌ）の内部構成を示すブロック図である。
図４において、Ｘは遅延信号、Ｍは係数更新のステップ
サイズ、Ｅは誤差信号、Ｃは係数クリア信号、Ｗはタッ
プ係数値である。ここでは、係数更新のアルゴリズムと
して、「文献１」に示された「ＬＭＳアルゴリズム」を
仮定して、説明する。遅延信号Ｘと誤差信号Ｅは乗算回
路５１において乗算され、更に、制御回路６０から出力
されるステップサイズＭと乗算回路５２において乗算さ
れる。タップ係数の修正項である乗算回路５２の乗算結
果は、遅延回路５４に記憶されている更新前野タップ係
数値と加算回路５３にて加算され、更新されたフィルタ
係数値は、改めて遅延回路５４に入力される。遅延回路
５４に記憶する値は、タップ係数値Ｗとして出力され
る。尚、遅延回路５４は、制御回路６０から係数クリア
信号Ｃが入力されると、保持している係数値を強制的に
零にする機能を有する。以上、説明したように、アダプ
ティブ・フィルタのタップ係数は、タップ切替回路７に
よって選択された一部のタップにのみ接続される。以
下、タップ係数の接続されたタップを有効タップ、接続
されていないタップを無効タップと呼ぶことにする。次
に、タップ切替回路７の制御と係数クリア信号の発生を
行うタップ制御回路６０の動作について説明する。
部動作を説明する。図４は、係数更新回路５０X （ｘ＝
１，２，…，Ｌ）の内部構成を示すブロック図である。
図４において、Ｘは遅延信号、Ｍは係数更新のステップ
サイズ、Ｅは誤差信号、Ｃは係数クリア信号、Ｗはタッ
プ係数値である。ここでは、係数更新のアルゴリズムと
して、「文献１」に示された「ＬＭＳアルゴリズム」を
仮定して、説明する。遅延信号Ｘと誤差信号Ｅは乗算回
路５１において乗算され、更に、制御回路６０から出力
されるステップサイズＭと乗算回路５２において乗算さ
れる。タップ係数の修正項である乗算回路５２の乗算結
果は、遅延回路５４に記憶されている更新前野タップ係
数値と加算回路５３にて加算され、更新されたフィルタ
係数値は、改めて遅延回路５４に入力される。遅延回路
５４に記憶する値は、タップ係数値Ｗとして出力され
る。尚、遅延回路５４は、制御回路６０から係数クリア
信号Ｃが入力されると、保持している係数値を強制的に
零にする機能を有する。以上、説明したように、アダプ
ティブ・フィルタのタップ係数は、タップ切替回路７に
よって選択された一部のタップにのみ接続される。以
下、タップ係数の接続されたタップを有効タップ、接続
されていないタップを無効タップと呼ぶことにする。次
に、タップ切替回路７の制御と係数クリア信号の発生を
行うタップ制御回路６０の動作について説明する。
【０００７】図３のアダプティブ・フィルタでは、２つ
の動作状態が存在する。判定回路７８は、入力に基づい
て動作状態を判定し、結果をスイッチ７９、セレクタ８
０に供給している。ここでは、動作状態を示す情報は、
“０”と“１”の２種類であるとし、“０”のときの状
態を「第１の状態」、“１”のときの状態を「第２の状
態」と呼ぶ。「第１の状態」を初期状態とすれば、判定
回路７８の出力は“０”である。スイッチ７９は、判定
回路７８から供給される信号が“０”のときオフであ
り、“１”のときオンとなるように構成する。また、セ
レクタ８０は、「第１の状態」でμ1 を選択し、「第２
の状態」でμ2 を選択するように構成する。μ1 ，μ2
はμ1 ＜μ2 を満足する定数である。したがって、初期
状態はステップサイズとしてμ1 を選択して、係数更新
回路に供給する。
の動作状態が存在する。判定回路７８は、入力に基づい
て動作状態を判定し、結果をスイッチ７９、セレクタ８
０に供給している。ここでは、動作状態を示す情報は、
“０”と“１”の２種類であるとし、“０”のときの状
態を「第１の状態」、“１”のときの状態を「第２の状
態」と呼ぶ。「第１の状態」を初期状態とすれば、判定
回路７８の出力は“０”である。スイッチ７９は、判定
回路７８から供給される信号が“０”のときオフであ
り、“１”のときオンとなるように構成する。また、セ
レクタ８０は、「第１の状態」でμ1 を選択し、「第２
の状態」でμ2 を選択するように構成する。μ1 ，μ2
はμ1 ＜μ2 を満足する定数である。したがって、初期
状態はステップサイズとしてμ1 を選択して、係数更新
回路に供給する。
【０００８】記憶回路７０は、ＦＩＦＯ（Ｆｉｒｓｔ−
Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）で構成される記憶回路で、
（Ｎ−Ｌ）個の無効タップ番号を記憶する。但し、Ｎは
全タップ数、Ｌは有効タップ数である。タップ算出回路
７３は、全タップ番号から記憶回路７０の保持する無効
タップ番号を除いたタップ番号、つまり有効タップ番号
を算出し、そのタップ番号をタップ切替制御信号として
タップ切替回路７に供給する。タップ切替回路７は、タ
ップ算出回路７３から受けたＬ個の有効タップ番号に対
応する遅延回路の出力を選択し、係数更新回路に出力す
るように動作する。初期状態における無効タップ番号、
つまり記憶回路７０の初期設定値は、有効タップが等間
隔になるように選ばれる。例えば、全タップ数Ｎを１
３、有効タップ数Ｌを５、無効タップ数（Ｎ−Ｌ）を８
に選ぶと、全タップ番号は、１，２，３，…，１３とな
る。このとき、有効タップ番号が、１，４，７，１０，
１３と等間隔になるようにするため、記憶回路７０が保
持する無効タップ番号は、２，３，５，６，８，９，１
１，１２に初期設定される。
Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）で構成される記憶回路で、
（Ｎ−Ｌ）個の無効タップ番号を記憶する。但し、Ｎは
全タップ数、Ｌは有効タップ数である。タップ算出回路
７３は、全タップ番号から記憶回路７０の保持する無効
タップ番号を除いたタップ番号、つまり有効タップ番号
を算出し、そのタップ番号をタップ切替制御信号として
タップ切替回路７に供給する。タップ切替回路７は、タ
ップ算出回路７３から受けたＬ個の有効タップ番号に対
応する遅延回路の出力を選択し、係数更新回路に出力す
るように動作する。初期状態における無効タップ番号、
つまり記憶回路７０の初期設定値は、有効タップが等間
隔になるように選ばれる。例えば、全タップ数Ｎを１
３、有効タップ数Ｌを５、無効タップ数（Ｎ−Ｌ）を８
に選ぶと、全タップ番号は、１，２，３，…，１３とな
る。このとき、有効タップ番号が、１，４，７，１０，
１３と等間隔になるようにするため、記憶回路７０が保
持する無効タップ番号は、２，３，５，６，８，９，１
１，１２に初期設定される。
【０００９】以上の初期状態の設定後、タップ切替回路
７によって選択されたタップ（有効タップ）のタップ係
数の係数更新が行われる。最大タップ検索回路７５は、
係数更新毎に、各係数更新回路が出力するタップ係数値
とタップ算出回路７３が出力する有効タップ番号を受け
て、絶対値が最大であるタップ係数に対応した有効タッ
プ番号を記憶回路７７と制御タップ出力回路７６に供給
する。記憶回路７７は、連続して入力されるタップ番号
のうち、最新のＰ個（Ｐは、予め定められた正定数）を
記憶し、全てを一括して判定回路７８に伝達する。判定
回路７８は、Ｐ個のタップ番号のうち最も出現頻度の高
いものの出現確率が予め定められた設定値ＰTHを越えた
ときに、出力を“０”から“１”に変更し、エコーキャ
ンセラの動作状態を「第１の状態」から「第２の状態」
に変更する。以上、説明した「第１の状態」の動作の目
的は、当間隔に分散配置した有効タップ位置において、
値の小さいステップサイズを用いた係数更新を連続して
行い、絶対値最大である係数に対応するタップ位置を連
続検出して、実質的な応答波形部分のおおよその位置を
推定することにある。次に、「第２の状態」の動作を説
明する。
７によって選択されたタップ（有効タップ）のタップ係
数の係数更新が行われる。最大タップ検索回路７５は、
係数更新毎に、各係数更新回路が出力するタップ係数値
とタップ算出回路７３が出力する有効タップ番号を受け
て、絶対値が最大であるタップ係数に対応した有効タッ
プ番号を記憶回路７７と制御タップ出力回路７６に供給
する。記憶回路７７は、連続して入力されるタップ番号
のうち、最新のＰ個（Ｐは、予め定められた正定数）を
記憶し、全てを一括して判定回路７８に伝達する。判定
回路７８は、Ｐ個のタップ番号のうち最も出現頻度の高
いものの出現確率が予め定められた設定値ＰTHを越えた
ときに、出力を“０”から“１”に変更し、エコーキャ
ンセラの動作状態を「第１の状態」から「第２の状態」
に変更する。以上、説明した「第１の状態」の動作の目
的は、当間隔に分散配置した有効タップ位置において、
値の小さいステップサイズを用いた係数更新を連続して
行い、絶対値最大である係数に対応するタップ位置を連
続検出して、実質的な応答波形部分のおおよその位置を
推定することにある。次に、「第２の状態」の動作を説
明する。
【００１０】判定回路７８の出力が“０”から“１”に
なったとき、スイッチ７９はオンになり、セレクタ８０
は出力するステップサイズをμ1 からμ2 に変更する。
「第２の状態」では、Ｑ回（Ｑは正の定数）の係数更新
毎に、有効タップ位置の更新が行われる。タップ位置の
更新は、以下の手順で実施される。
なったとき、スイッチ７９はオンになり、セレクタ８０
は出力するステップサイズをμ1 からμ2 に変更する。
「第２の状態」では、Ｑ回（Ｑは正の定数）の係数更新
毎に、有効タップ位置の更新が行われる。タップ位置の
更新は、以下の手順で実施される。
【００１１】最小タップ検索回路７２は、タップ算出回
路７３の出力する有効タップ番号と、各係数更新回路が
出力するタップ係数を受けて、絶対値が最小である係数
に対応した有効タップ番号をスイッチ７９を経由して記
憶回路７０と係数クリア回路７４に供給する。係数クリ
ア回路７４は、入力されたタップ番号に対応する係数更
新回路に対して係数クリア信号を出力することによっ
て、該当する絶対値が最小であるタップ係数値を零にす
る。記憶回路７０は、スイッチ７９を通して入力された
タップ番号を待行列の最後尾に格納し、待行列の先頭に
あるタップ番号Ｓを判定回路７１に出力する。一方、最
大タップ検索回路７５が出力する係数絶対値が最大であ
る係数に対応するタップ番号Ｉmax は、制御タップ出力
回路７６に入力される。制御タップ出力回路７６は、最
大タップ検索回路７５から供給されたタップ番号Ｉmax
を受けて、（Ｉmax −Ｌ）と（Ｉmax ＋Ｌ）を算出し、
判定回路７１に出力する（但し、Ｌは、有効タップ
数）。判定回路７１は、入力されたタップ番号Ｓが、
（Ｉmax −Ｌ）≦Ｓ≦（Ｉmax ＋Ｌ）の条件を満足する
かどうか判定し、満足しない場合にはタップ番号Ｓを待
行列の最後尾に戻し、再び待行列の先頭にある新しいタ
ップ番号が取り出され判定回路７１に入力される。この
繰り返し操作は、上記判定条件を満足するまで行われ
る。上記判定条件を満足すると、記憶回路７０に保持れ
る無効タップ番号が確定し、結果として新たな有効タッ
プが決定する。
路７３の出力する有効タップ番号と、各係数更新回路が
出力するタップ係数を受けて、絶対値が最小である係数
に対応した有効タップ番号をスイッチ７９を経由して記
憶回路７０と係数クリア回路７４に供給する。係数クリ
ア回路７４は、入力されたタップ番号に対応する係数更
新回路に対して係数クリア信号を出力することによっ
て、該当する絶対値が最小であるタップ係数値を零にす
る。記憶回路７０は、スイッチ７９を通して入力された
タップ番号を待行列の最後尾に格納し、待行列の先頭に
あるタップ番号Ｓを判定回路７１に出力する。一方、最
大タップ検索回路７５が出力する係数絶対値が最大であ
る係数に対応するタップ番号Ｉmax は、制御タップ出力
回路７６に入力される。制御タップ出力回路７６は、最
大タップ検索回路７５から供給されたタップ番号Ｉmax
を受けて、（Ｉmax −Ｌ）と（Ｉmax ＋Ｌ）を算出し、
判定回路７１に出力する（但し、Ｌは、有効タップ
数）。判定回路７１は、入力されたタップ番号Ｓが、
（Ｉmax −Ｌ）≦Ｓ≦（Ｉmax ＋Ｌ）の条件を満足する
かどうか判定し、満足しない場合にはタップ番号Ｓを待
行列の最後尾に戻し、再び待行列の先頭にある新しいタ
ップ番号が取り出され判定回路７１に入力される。この
繰り返し操作は、上記判定条件を満足するまで行われ
る。上記判定条件を満足すると、記憶回路７０に保持れ
る無効タップ番号が確定し、結果として新たな有効タッ
プが決定する。
【００１２】以上、説明した有効タップ位置の更新方法
では、絶対値が最小である有効タップを無効にし、新た
に有効とするタップを係数絶対値が最大であるタップの
周辺に限定することによって、応答波形部分に係数を集
中的に配置し、収束速度の向上を達成できる。
では、絶対値が最小である有効タップを無効にし、新た
に有効とするタップを係数絶対値が最大であるタップの
周辺に限定することによって、応答波形部分に係数を集
中的に配置し、収束速度の向上を達成できる。
【００１３】
【発明が解決しようとする課題】上述した「文献３」に
提案されている方法には、次のような問題点がある。ア
ダプティブ・フィルタが近似すべきインパルス応答のう
ち、固定遅延部分を除いた実質的な応答波形部分が複数
存在する場合、例えば、マルチ・エコーを消去の対象と
したエコーキャンセラのような場合、「文献３」に示さ
れた従来方法では、新たに有効とするタップ位置が係数
の絶対値が最大であるタップの周辺に固定されるため、
限定範囲の外にある振幅の小さい応答波形部分にはタッ
プ係数が配置されない。したがって、残留誤差が減少し
ないという問題が発生する。また、限定範囲を広げる
と、新たにタップが配置される範囲が広がる代わりに、
タップ制御範囲の限定によるタップの集中的配置ができ
なくなり、収束時間が増加する。
提案されている方法には、次のような問題点がある。ア
ダプティブ・フィルタが近似すべきインパルス応答のう
ち、固定遅延部分を除いた実質的な応答波形部分が複数
存在する場合、例えば、マルチ・エコーを消去の対象と
したエコーキャンセラのような場合、「文献３」に示さ
れた従来方法では、新たに有効とするタップ位置が係数
の絶対値が最大であるタップの周辺に固定されるため、
限定範囲の外にある振幅の小さい応答波形部分にはタッ
プ係数が配置されない。したがって、残留誤差が減少し
ないという問題が発生する。また、限定範囲を広げる
と、新たにタップが配置される範囲が広がる代わりに、
タップ制御範囲の限定によるタップの集中的配置ができ
なくなり、収束時間が増加する。
【００１４】本発明の目的は、上記問題点を解決したア
ダプティブ・フィルタの適応化方法及び装置を提案する
ことにある。
ダプティブ・フィルタの適応化方法及び装置を提案する
ことにある。
【００１５】
【課題を解決するための手段】本発明は、アダプティブ
・フィルタの全タップのうち、積和演算に使用する一部
のタップ係数の番号を有効係数番号として記憶し、前記
積和演算に使用しないタップ係数番号を無効係数番号と
して待行列に記憶し、前記有効係数番号に対応する係数
の更新毎に、前記有効係数番号のうち、対応する係数の
絶対値が最小である番号を無効として前記待行列の最後
尾に入れ、前記待行列の先頭にある無効係数番号を取り
出し、その無効係数番号が、係数の絶対値が最大である
有効係数番号を中心としたタップ制御範囲内にある場合
には新たに有効係数番号とし、タップ制御範囲内にない
場合には有効とせず前記待行列の最後尾に戻し、前記待
行列の先頭から取り出した無効係数番号が新たに有効と
なるまで繰り返すように動作してタップ位置を適応制御
するアダプティブ・フィルタにおいて、前記アダプティ
ブ・フィルタの全タップを等しい数の連続したタップか
らなる複数のタップ制御グループに分割して、前記タッ
プ制御範囲は、前記タップ制御グループの中で選択して
いるタップ制御グループに属するタップに限定し、前記
タップ制御グループの選択は予め定められた係数更新毎
に変更し、その選択順番は各タップ制御グループ内の有
効タップ係数の絶対値の最大値の大きいグループの順に
行うことによってタップ位置を適応制御することを特徴
とするアダプティブ・フィルタ適応化方法である。
・フィルタの全タップのうち、積和演算に使用する一部
のタップ係数の番号を有効係数番号として記憶し、前記
積和演算に使用しないタップ係数番号を無効係数番号と
して待行列に記憶し、前記有効係数番号に対応する係数
の更新毎に、前記有効係数番号のうち、対応する係数の
絶対値が最小である番号を無効として前記待行列の最後
尾に入れ、前記待行列の先頭にある無効係数番号を取り
出し、その無効係数番号が、係数の絶対値が最大である
有効係数番号を中心としたタップ制御範囲内にある場合
には新たに有効係数番号とし、タップ制御範囲内にない
場合には有効とせず前記待行列の最後尾に戻し、前記待
行列の先頭から取り出した無効係数番号が新たに有効と
なるまで繰り返すように動作してタップ位置を適応制御
するアダプティブ・フィルタにおいて、前記アダプティ
ブ・フィルタの全タップを等しい数の連続したタップか
らなる複数のタップ制御グループに分割して、前記タッ
プ制御範囲は、前記タップ制御グループの中で選択して
いるタップ制御グループに属するタップに限定し、前記
タップ制御グループの選択は予め定められた係数更新毎
に変更し、その選択順番は各タップ制御グループ内の有
効タップ係数の絶対値の最大値の大きいグループの順に
行うことによってタップ位置を適応制御することを特徴
とするアダプティブ・フィルタ適応化方法である。
【００１６】また、本発明は、未知システムの出力から
アダプティブ・フィルタの出力する同定信号を差し引い
て得られた誤差信号を用いて係数を更新し、前記未知シ
ステムの同定を行う前記アダプティブ・フィルタにおい
て、入力信号に対して遅延を与える直列に接続された複
数の遅延回路と、該遅延回路の遅延信号の内の一部を選
択し出力するタップ切替回路と、該タップ切替回路の出
力する遅延信号と前記誤差信号と係数クリア信号を受け
て、タップ係数値を出力する複数の係数更新回路と、該
係数更新回路の各タップ係数値と前記タップ切替回路の
出力する各遅延信号をそれぞれ乗算する複数の乗算回路
と、該乗算回路の各出力を加算し前記同定信号を出力す
る加算回路と、前記未知システムの出力から前記加算回
路の出力する同定信号を減算し前記誤差信号を出力する
減算回路と、前記係数更新回路の出力する各タップ係数
値を受けて、前記タップ切替回路の切替信号と前記係数
クリア信号を発生するタップ制御回路を少なくとも具備
し、前記係数更新回路は前記遅延信号と前記誤差信号を
乗算する第１の乗算回路と、該第１の乗算回路の出力と
係数更新量を決定するステップ・サイズを乗算する第２
の乗算回路と、該第２の乗算回路の出力と帰還信号を加
算する加算回路と、該加算回路の出力を前記タップ係数
値として保持すと共に、該加算回路へ前記帰還信号とし
て供給し、前記係数クリア信号によって零に再設定され
る遅延回路から構成され、前記タップ制御回路は供給さ
れたタップ番号を供給された順番に保持する第１の記憶
回路と、前記アダプティブ・フィルタの全タップ番号か
ら該第１の記憶回路の保持するタップ番号を除いた残り
のタップ番号を算出し、前記タップ切替回路に出力する
タップ算出回路と、該タップ算出回路の出力するタップ
番号と前記係数更新回路の出力するタップ係数値を受け
て、絶対値最小のタップ係数値に対応したタップ番号を
前記第１の記憶回路の最後尾に書き込む最小タップ検索
回路と、該最小タップ検索回路の出力するタップ番号に
対応する係数更新回路に前記係数クリア信号を出力する
係数クリア回路と、連続した複数のタップ番号から構成
されるタップ制御グループを代表するグループ番号を、
制御するグループの順番に従って格納する第２の記憶回
路と、該第２の記憶回路が出力するタップ制御グループ
番号を受けて、そのグループ番号に属するタップ番号の
上限値と下限値を出力する制御タップ出力回路と、前記
第１の記憶回路の先頭に記憶されているタップ番号を取
り出し、そのタップ番号が前記制御タップ出力回路が出
力するタップ番号の上限値と下限値の範囲内にあるかを
判定し、範囲内にない場合には、そのタップ番号を前記
第１の記憶回路の最後尾に戻す判定回路と、前記タップ
算出回路の出力するタップ番号と前記係数更新回路の出
力するタップ係数値を受けて、各制御グループ毎に絶対
値最大のタップ係数値を検索し、タップ制御グループ番
号を絶対値最大係数値の大きいタップ制御グループの順
番に出力する最大タップ検索回路と、タップ係数の更新
回数が予め定められた回数に達する毎に、前記第２の記
憶回路に対しタップ制御グループ番号の変更を指示する
第１の係数回路と、該第１の計数回路の指示信号が予め
定められた回数出力される毎にタップ制御グループ順番
の変更信号を出力する第２の計数回路と、該第２の出力
する変更信号により、前記最大タップ検索回路の出力す
るタップ制御グループ番号を入力された順番に前記第２
の記憶回路に書き込む制御グループ更新回路とから構成
されることを特徴とするアダプティブ・フィルタ適応化
装置である。
アダプティブ・フィルタの出力する同定信号を差し引い
て得られた誤差信号を用いて係数を更新し、前記未知シ
ステムの同定を行う前記アダプティブ・フィルタにおい
て、入力信号に対して遅延を与える直列に接続された複
数の遅延回路と、該遅延回路の遅延信号の内の一部を選
択し出力するタップ切替回路と、該タップ切替回路の出
力する遅延信号と前記誤差信号と係数クリア信号を受け
て、タップ係数値を出力する複数の係数更新回路と、該
係数更新回路の各タップ係数値と前記タップ切替回路の
出力する各遅延信号をそれぞれ乗算する複数の乗算回路
と、該乗算回路の各出力を加算し前記同定信号を出力す
る加算回路と、前記未知システムの出力から前記加算回
路の出力する同定信号を減算し前記誤差信号を出力する
減算回路と、前記係数更新回路の出力する各タップ係数
値を受けて、前記タップ切替回路の切替信号と前記係数
クリア信号を発生するタップ制御回路を少なくとも具備
し、前記係数更新回路は前記遅延信号と前記誤差信号を
乗算する第１の乗算回路と、該第１の乗算回路の出力と
係数更新量を決定するステップ・サイズを乗算する第２
の乗算回路と、該第２の乗算回路の出力と帰還信号を加
算する加算回路と、該加算回路の出力を前記タップ係数
値として保持すと共に、該加算回路へ前記帰還信号とし
て供給し、前記係数クリア信号によって零に再設定され
る遅延回路から構成され、前記タップ制御回路は供給さ
れたタップ番号を供給された順番に保持する第１の記憶
回路と、前記アダプティブ・フィルタの全タップ番号か
ら該第１の記憶回路の保持するタップ番号を除いた残り
のタップ番号を算出し、前記タップ切替回路に出力する
タップ算出回路と、該タップ算出回路の出力するタップ
番号と前記係数更新回路の出力するタップ係数値を受け
て、絶対値最小のタップ係数値に対応したタップ番号を
前記第１の記憶回路の最後尾に書き込む最小タップ検索
回路と、該最小タップ検索回路の出力するタップ番号に
対応する係数更新回路に前記係数クリア信号を出力する
係数クリア回路と、連続した複数のタップ番号から構成
されるタップ制御グループを代表するグループ番号を、
制御するグループの順番に従って格納する第２の記憶回
路と、該第２の記憶回路が出力するタップ制御グループ
番号を受けて、そのグループ番号に属するタップ番号の
上限値と下限値を出力する制御タップ出力回路と、前記
第１の記憶回路の先頭に記憶されているタップ番号を取
り出し、そのタップ番号が前記制御タップ出力回路が出
力するタップ番号の上限値と下限値の範囲内にあるかを
判定し、範囲内にない場合には、そのタップ番号を前記
第１の記憶回路の最後尾に戻す判定回路と、前記タップ
算出回路の出力するタップ番号と前記係数更新回路の出
力するタップ係数値を受けて、各制御グループ毎に絶対
値最大のタップ係数値を検索し、タップ制御グループ番
号を絶対値最大係数値の大きいタップ制御グループの順
番に出力する最大タップ検索回路と、タップ係数の更新
回数が予め定められた回数に達する毎に、前記第２の記
憶回路に対しタップ制御グループ番号の変更を指示する
第１の係数回路と、該第１の計数回路の指示信号が予め
定められた回数出力される毎にタップ制御グループ順番
の変更信号を出力する第２の計数回路と、該第２の出力
する変更信号により、前記最大タップ検索回路の出力す
るタップ制御グループ番号を入力された順番に前記第２
の記憶回路に書き込む制御グループ更新回路とから構成
されることを特徴とするアダプティブ・フィルタ適応化
装置である。
【００１７】
【作用】本発明のタップ位置制御は、全タップを等しい
タップ数から構成される複数のタップ制御グループに分
割し、新たに有効とするタップの範囲は全タップ制御グ
ループのうち、選択されているタップ制御グループに属
するタップに限定する。また、選択するタップ制御グル
ープは、予め定められた係数更新回数毎に変更し、その
選択順番は、各タップ制御グループ内のタップ係数の絶
対値の最大値の大きい順とする。選択順番の更新は、タ
ップ制御グループの選択が一巡する毎に行う。
タップ数から構成される複数のタップ制御グループに分
割し、新たに有効とするタップの範囲は全タップ制御グ
ループのうち、選択されているタップ制御グループに属
するタップに限定する。また、選択するタップ制御グル
ープは、予め定められた係数更新回数毎に変更し、その
選択順番は、各タップ制御グループ内のタップ係数の絶
対値の最大値の大きい順とする。選択順番の更新は、タ
ップ制御グループの選択が一巡する毎に行う。
【００１８】選択されているタップ制御グループに限定
したタップ位置制御は、タップを集中的に配置すること
になり、波形応答部に位置するグループが選択されてい
る間、係数の成長を促進させる。一方、限定範囲の選択
制御は、マルチエコーのように振幅の異なる波形応答部
が複数存在する場合、振幅の大きい応答部の係数を優先
して成長させることによって、雑音の影響を受け易い振
幅の小さい応答部の係数成長を助けることができる。ま
た、限定範囲は、「文献３」のように１箇所ではなく、
選択するタップ制御グループが変わることによって全タ
ップ範囲を移動するので、マルチエコーにも対応でき
る。
したタップ位置制御は、タップを集中的に配置すること
になり、波形応答部に位置するグループが選択されてい
る間、係数の成長を促進させる。一方、限定範囲の選択
制御は、マルチエコーのように振幅の異なる波形応答部
が複数存在する場合、振幅の大きい応答部の係数を優先
して成長させることによって、雑音の影響を受け易い振
幅の小さい応答部の係数成長を助けることができる。ま
た、限定範囲は、「文献３」のように１箇所ではなく、
選択するタップ制御グループが変わることによって全タ
ップ範囲を移動するので、マルチエコーにも対応でき
る。
【００１９】
【実施例】次に、図面を参照して本発明について詳細に
説明する。図１は本発明の実施例の構成を示すブロック
図であり、図２は、図１にある係数更新回路３０x （Ｘ
＝１，２，…Ｌ）の詳細を示したブロック図である。図
２に示す本発明における係数更新回路３０X （ｘ＝１，
２，…Ｌ）は、乗算回路５１、乗算回路５２、加算回路
５３、遅延回路５４から構成され、ステップサイズの制
御を行わないため、ステップサイズ入力端子Ｍを備えて
いない点が従来例の係数更新回路５０x と異なる。本発
明の構成を示す図１と従来例を示す図３では、係数更新
回路とタップ制御回路６１を除いて全く同一であり、以
下、タップ制御回路６１の動作だけを詳細に説明する。
説明する。図１は本発明の実施例の構成を示すブロック
図であり、図２は、図１にある係数更新回路３０x （Ｘ
＝１，２，…Ｌ）の詳細を示したブロック図である。図
２に示す本発明における係数更新回路３０X （ｘ＝１，
２，…Ｌ）は、乗算回路５１、乗算回路５２、加算回路
５３、遅延回路５４から構成され、ステップサイズの制
御を行わないため、ステップサイズ入力端子Ｍを備えて
いない点が従来例の係数更新回路５０x と異なる。本発
明の構成を示す図１と従来例を示す図３では、係数更新
回路とタップ制御回路６１を除いて全く同一であり、以
下、タップ制御回路６１の動作だけを詳細に説明する。
【００２０】記憶回路８３は、連続した複数のタップ番
号から構成されるタップ制御グループを代表するグルー
プ番号を、制御するグループの順番に従って格納する記
憶回路であり、各タップ制御グループに属するタップの
数は、等しく設定される。例えば、全タップ数Ｎを２
０、タップ制御グループ数を５とすると、各タップ制御
グループに属するタップの数は４となる。また、タップ
制御グループをＧＲＰ（１）（１＝１，２，…，５）、
ＧＲＰ（１）に続するタップ番号を｛｝で表すと、 ＧＲＰ（１）＝｛１，２，３，４｝ ＧＲＰ（２）＝｛５，６，７，８｝ ＧＲＰ（３）＝｛９，１０，１１，１２｝ ＧＲＰ（４）＝｛１３，１４，１５，１６｝ ＧＲＰ（５）＝｛１７，１８，１９，２０｝ となる。
号から構成されるタップ制御グループを代表するグルー
プ番号を、制御するグループの順番に従って格納する記
憶回路であり、各タップ制御グループに属するタップの
数は、等しく設定される。例えば、全タップ数Ｎを２
０、タップ制御グループ数を５とすると、各タップ制御
グループに属するタップの数は４となる。また、タップ
制御グループをＧＲＰ（１）（１＝１，２，…，５）、
ＧＲＰ（１）に続するタップ番号を｛｝で表すと、 ＧＲＰ（１）＝｛１，２，３，４｝ ＧＲＰ（２）＝｛５，６，７，８｝ ＧＲＰ（３）＝｛９，１０，１１，１２｝ ＧＲＰ（４）＝｛１３，１４，１５，１６｝ ＧＲＰ（５）＝｛１７，１８，１９，２０｝ となる。
【００２１】記憶回路８３は、タップ制御グループ番号
の初期値として、タップ制御グループ番号の小さい順に
設定される。すなわち、記憶回路８３の保持するタップ
制御グループ順をＺ（ｎ）（ｎ＝１，２，…５）で表わ
すと、 Ｚ（１）＝１ Ｚ（２）＝２ Ｚ（３）＝３ Ｚ（４）＝４ Ｚ（５）＝５ に初期設定される。また、記憶回路８３のアドレスポイ
ンタは先頭に設定され、先頭にあるタップ制御グループ
番号、上記例では、Ｚ（１）＝１を出力する。
の初期値として、タップ制御グループ番号の小さい順に
設定される。すなわち、記憶回路８３の保持するタップ
制御グループ順をＺ（ｎ）（ｎ＝１，２，…５）で表わ
すと、 Ｚ（１）＝１ Ｚ（２）＝２ Ｚ（３）＝３ Ｚ（４）＝４ Ｚ（５）＝５ に初期設定される。また、記憶回路８３のアドレスポイ
ンタは先頭に設定され、先頭にあるタップ制御グループ
番号、上記例では、Ｚ（１）＝１を出力する。
【００２２】記憶回路７０は、従来例と同じ様にＦＩＦ
Ｏ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）で構成さ
れる記憶回路で、（Ｎ−Ｌ）個の無効タップ番号を記憶
する。但し、Ｎは全タップ数、Ｌは有効タップ数であ
る。またタップ算出回路７３も従来例と同じであり、全
タップ番号から記憶回路７０の保持する無効タップ番号
を除いたタップ番号、つまり有効タップ番号を算出し、
そのタップ番号をタップ切替制御信号としてタップ切替
回路７に供給する。タップ切替回路７は、タップ算出回
路７３から受けたＬ個の有効タップ番号に対応する遅延
回路の出力を選択し、係数更新回路に出力するように動
作する。初期状態における無効タップ番号、つまり記憶
回路７０の初期設定値は従来例と異なり、有効タップ番
号が全タップ番号の頭から連続して配置する様に選ばれ
る。例えば、全タップ数Ｎを２０、有効タップ数Ｌを
３、無効タップ数（Ｎ−Ｌ）を１７に選ぶと、全タップ
番号は、１，２，３，…，２０となる。このとき、有効
タップ番号は、１，２，３と頭から３タップが選ばれ、
記憶回路７０が保持する無効タップ番号は、４，５，
…，２０に初期設定される。
Ｏ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）で構成さ
れる記憶回路で、（Ｎ−Ｌ）個の無効タップ番号を記憶
する。但し、Ｎは全タップ数、Ｌは有効タップ数であ
る。またタップ算出回路７３も従来例と同じであり、全
タップ番号から記憶回路７０の保持する無効タップ番号
を除いたタップ番号、つまり有効タップ番号を算出し、
そのタップ番号をタップ切替制御信号としてタップ切替
回路７に供給する。タップ切替回路７は、タップ算出回
路７３から受けたＬ個の有効タップ番号に対応する遅延
回路の出力を選択し、係数更新回路に出力するように動
作する。初期状態における無効タップ番号、つまり記憶
回路７０の初期設定値は従来例と異なり、有効タップ番
号が全タップ番号の頭から連続して配置する様に選ばれ
る。例えば、全タップ数Ｎを２０、有効タップ数Ｌを
３、無効タップ数（Ｎ−Ｌ）を１７に選ぶと、全タップ
番号は、１，２，３，…，２０となる。このとき、有効
タップ番号は、１，２，３と頭から３タップが選ばれ、
記憶回路７０が保持する無効タップ番号は、４，５，
…，２０に初期設定される。
【００２３】以上の初期状態の設定後、タップ切替回路
７によって選択されたタップ（有効タップ）のタップ係
数の係数更新が行われる。Ｑ回（Ｑは正の定数）の係数
更新毎に、有効タップ位置の更新が行われる。タップ位
置の更新は、以下の手順で実施される。
７によって選択されたタップ（有効タップ）のタップ係
数の係数更新が行われる。Ｑ回（Ｑは正の定数）の係数
更新毎に、有効タップ位置の更新が行われる。タップ位
置の更新は、以下の手順で実施される。
【００２４】最小タップ検索回路７２は、タップ算出回
路７３の出力する有効タップ番号と、各係数更新回路が
出力するタップ係数を受けて、絶対値が最小である係数
に対応した有効タップ番号を記憶回路７０と係数クリア
回路７４に供給する。係数クリア回路７４は、入力され
たタップ番号に対応する係数更新回路に対して係数クリ
ア信号を出力することによって、該当する絶対値が最小
であるタップ係数値を零にする。記憶回路７０は、入力
されたタップ番号を待行列の最後尾に格納し、待行列の
先頭にあるタップ番号Ｓを判定回路７１に出力する。制
御タップ出力回路８２は、従来例の制御タップ出力回路
７６と異なり、記憶回路８３から出力するタップ制御グ
ループ番号Ｚ（ｎ）を受けて、そのタップ制御グルー
プ、すなわち、ＱＲＰ（Ｚ（ｎ））に属するタップ番号
の内、最も小さいタップ番号ＫMINと最も大きいタップ
番号ＫMAX を算出し、判定回路７１に出力する。例え
ば、前述した例において、Ｚ（ｎ）＝１であった場合、
ＧＲＰ（Ｚ（ｎ））＝ＧＲＰ（１）＝｛１，２，３，
４｝となりＫMAX ＝４，ＫMIN ＝１を出力する。判定回
路７１は、入力されたタップ番号Ｓが、ＫMIN ≦Ｓ≦Ｋ
MAX の条件を満足するかどうか判定し、満足しない場合
にはタップ番号Ｓを待行列の最後尾に戻し、再び待行列
の先頭にある新しいタップ番号が取り出され判定回路７
１に入力される。この繰り返し操作は、上記判定条件を
満足するまで行われる。上記判定条件を満足すると、記
憶回路７０に保持される無効タップ番号が確定し、結果
として新たな有効タップが決定する。以上、説明したタ
ップ制御グループに限定したタップ位置制御によって、
タップの集中的配置が可能になる。
路７３の出力する有効タップ番号と、各係数更新回路が
出力するタップ係数を受けて、絶対値が最小である係数
に対応した有効タップ番号を記憶回路７０と係数クリア
回路７４に供給する。係数クリア回路７４は、入力され
たタップ番号に対応する係数更新回路に対して係数クリ
ア信号を出力することによって、該当する絶対値が最小
であるタップ係数値を零にする。記憶回路７０は、入力
されたタップ番号を待行列の最後尾に格納し、待行列の
先頭にあるタップ番号Ｓを判定回路７１に出力する。制
御タップ出力回路８２は、従来例の制御タップ出力回路
７６と異なり、記憶回路８３から出力するタップ制御グ
ループ番号Ｚ（ｎ）を受けて、そのタップ制御グルー
プ、すなわち、ＱＲＰ（Ｚ（ｎ））に属するタップ番号
の内、最も小さいタップ番号ＫMINと最も大きいタップ
番号ＫMAX を算出し、判定回路７１に出力する。例え
ば、前述した例において、Ｚ（ｎ）＝１であった場合、
ＧＲＰ（Ｚ（ｎ））＝ＧＲＰ（１）＝｛１，２，３，
４｝となりＫMAX ＝４，ＫMIN ＝１を出力する。判定回
路７１は、入力されたタップ番号Ｓが、ＫMIN ≦Ｓ≦Ｋ
MAX の条件を満足するかどうか判定し、満足しない場合
にはタップ番号Ｓを待行列の最後尾に戻し、再び待行列
の先頭にある新しいタップ番号が取り出され判定回路７
１に入力される。この繰り返し操作は、上記判定条件を
満足するまで行われる。上記判定条件を満足すると、記
憶回路７０に保持される無効タップ番号が確定し、結果
として新たな有効タップが決定する。以上、説明したタ
ップ制御グループに限定したタップ位置制御によって、
タップの集中的配置が可能になる。
【００２５】一方、タップ制御グループの変更は、以下
の手続きによって行われる。
の手続きによって行われる。
【００２６】計数回路８４は、タップ係数の係数更新回
数を数えるカウンタであり、係数更新回数が予め定めら
れたＴ回数毎に、制御グループ変更信号を記憶回路８３
および計数回路８５に出力する。記憶回路８３は、計数
回路８４から制御グループ変更信号を受けると、アドレ
スポインタをインクリメントし、次のアドレスに格納さ
れているタップ制御グループ番号を出力する。
数を数えるカウンタであり、係数更新回数が予め定めら
れたＴ回数毎に、制御グループ変更信号を記憶回路８３
および計数回路８５に出力する。記憶回路８３は、計数
回路８４から制御グループ変更信号を受けると、アドレ
スポインタをインクリメントし、次のアドレスに格納さ
れているタップ制御グループ番号を出力する。
【００２７】計数回路８５は、計数回路８４が出力する
制御グループ変更信号を数え、入力される変更信号がタ
ップ制御グループ数に達する毎に、制御グループ順の更
新信号を出力する。最大タップ検索回路８１は、各係数
更新回路が出力するタップ係数値とタップ算出回路７３
が出力する有効タップ番号を受けて、絶対値が最大であ
るタップ係数値を各タップ制御グループ毎に算出し、そ
の係数絶対値が大きい順にタップ制御グループ番号を出
力する。制御グループ更新回路８６は、計数回路８５か
ら制御グループ順の更新信号を受けると、最大タップ検
索回路８１が出力するタップ制御グループ番号を供給さ
れた順に、記憶回路８３の先頭アドレスから書き込むこ
とによって、記憶回路８３が保持するタップ制御グルー
プ順を変更する。
制御グループ変更信号を数え、入力される変更信号がタ
ップ制御グループ数に達する毎に、制御グループ順の更
新信号を出力する。最大タップ検索回路８１は、各係数
更新回路が出力するタップ係数値とタップ算出回路７３
が出力する有効タップ番号を受けて、絶対値が最大であ
るタップ係数値を各タップ制御グループ毎に算出し、そ
の係数絶対値が大きい順にタップ制御グループ番号を出
力する。制御グループ更新回路８６は、計数回路８５か
ら制御グループ順の更新信号を受けると、最大タップ検
索回路８１が出力するタップ制御グループ番号を供給さ
れた順に、記憶回路８３の先頭アドレスから書き込むこ
とによって、記憶回路８３が保持するタップ制御グルー
プ順を変更する。
【００２８】以上、説明したタップ制御グループの変更
によって、タップ制御範囲は全タップに渡って移動する
ため、マルチエコーのように実質的な応答波形部が複数
ある場合にも残留誤差を減少させることができる。更
に、タップ制御グループの選択順序をタップ係数値の大
きいグループから優先させることによって、振幅の大き
い応答部のタップ係数を速く成長させ、雑音の影響を受
け易い振幅の小さい応答部の係数の成長を助けることが
できる。尚、実施例では、１回のタップ制御で変更する
タップ数を１タップと仮定したが、２タップ以上とする
ことも可能である。
によって、タップ制御範囲は全タップに渡って移動する
ため、マルチエコーのように実質的な応答波形部が複数
ある場合にも残留誤差を減少させることができる。更
に、タップ制御グループの選択順序をタップ係数値の大
きいグループから優先させることによって、振幅の大き
い応答部のタップ係数を速く成長させ、雑音の影響を受
け易い振幅の小さい応答部の係数の成長を助けることが
できる。尚、実施例では、１回のタップ制御で変更する
タップ数を１タップと仮定したが、２タップ以上とする
ことも可能である。
【００２９】以上、エコーキャンセラを例として本発明
の実施例について詳細に説明してきたが、同様の原理で
本発明は、ノイズキャンセラ，ハウリングキャンセラ，
適応等化器等にも適用できる。更に、タップ係数更新の
アルゴリズムに関しても、種々のアルゴリズムが適用で
きる。
の実施例について詳細に説明してきたが、同様の原理で
本発明は、ノイズキャンセラ，ハウリングキャンセラ，
適応等化器等にも適用できる。更に、タップ係数更新の
アルゴリズムに関しても、種々のアルゴリズムが適用で
きる。
【００３０】
【発明の効果】以上説明したように本発明によれば、タ
ップ制御グループに限定したタップ位置制御とタップ制
御グループの選択制御を行うことによって応答波形部の
係数成長を促進させ、マルチエコーのように実質的な応
答波形部が複数ある場合にも残留誤差を減少させること
ができるアダプティブ・フィルタを実現できる。
ップ制御グループに限定したタップ位置制御とタップ制
御グループの選択制御を行うことによって応答波形部の
係数成長を促進させ、マルチエコーのように実質的な応
答波形部が複数ある場合にも残留誤差を減少させること
ができるアダプティブ・フィルタを実現できる。
【図１】本発明の実施例の構成を示すブロック図。
【図２】図１に含まれる係数更新回路の構成を示すブロ
ック図。
ック図。
【図３】従来例の構成を示すブロック図。
【図４】図３に含まれる係数更新回路の構成を示すブロ
ック図。
ック図。
１ 送信信号入力端子 ２ 送信信号出力端子 ３ 受信信号入力端子 ４ 受信信号出力端子 ５，３３，５３ 加算回路 ６ 加算回路 ７ タップ切替回路 ８ ２線／４線変換回路 ３４，５４，２０1 〜２０N-1 遅延回路 ３０1 〜３０L ，５０1 〜５０L 係数更新回路 ３１，３２，５１，５２，４０1 〜４０L 乗算回路 ６０，６１ タップ制御回路 ７０，７７，８３ 記憶回路 ７３ タップ算出回路 ７１，７９ 判定回路 ７２ 最小タップ検索回路 ７５，８１ 最大タップ検索回路 ７４ 係数クリア回路 ７６，８２ 制御タップ出力回路 ７９ スイッチ ８０ セレクタ
フロントページの続き (56)参考文献 特開 平５−30444（ＪＰ，Ａ) 特開 平５−75391（ＪＰ，Ａ) Ａ ＦＡＳＴ ＣＯＮＶＥＲＧＥＮＣＥ ＡＬＧＯＲＩＴＨＭ ＦＯＲ ＡＤＡＰ ＴＩＶＥ ＦＩＲ ＲＩＬＴＥＲＳ ＷＩ ＴＨ ＣＯＡＲＳＥＬＹ ＬＯＣＡＴＥＤ ＴＡＰＳ”，ＩＣＡＳＳＰ−91，ＰＲＯ ＣＥＥＤＩＮＧＳ ＯＦ ＩＮＴＥＲＮＡ ＴＩＯＮＡＬ ＣＯＮＦＥＲＥＮＣＥ Ｏ Ｎ ＡＣＯＵＳＴＩＣＳ，ＳＰＥＥＣＨ ＡＮＤ ＳＩＧＮＡＬ ＰＲＯＣＥＳＳＩ ＮＧ 1991，Ｐ．1525−1528
Claims (2)
- 【請求項１】 アダプティブ・フィルタの全タップのう
ち、積和演算に使用する一部のタップ係数の番号を有効
係数番号として記憶し、前記積和演算に使用しないタッ
プ係数番号を無効係数番号として待行列に記憶し、前記
有効係数番号に対応する係数の更新毎に、前記有効係数
番号のうち、対応する係数の絶対値が最小である番号を
無効として前記待行列の最後尾に入れ、前記待行列の先
頭にある無効係数番号を取り出し、その無効係数番号
が、係数の絶対値が最大である有効係数番号を中心とし
たタップ制御範囲内にある場合には新たに有効係数番号
とし、タップ制御範囲内にない場合には有効とせず前記
待行列の最後尾に戻し、前記待行列の先頭から取り出し
た無効係数番号が新たに有効となるまで繰り返すように
動作してタップ位置を適応制御するアダプティブ・フィ
ルタにおいて、 前記アダプティブ・フィルタの全タップを等しい数の連
続したタップからなる複数のタップ制御グループに分割
して、前記タップ制御範囲は、前記タップ制御グループ
の中で選択しているタップ制御グループに属するタップ
に限定し、前記タップ制御グループの選択は予め定めら
れた係数変更毎に変更し、その選択順番は各タップ制御
グループ内の有効タップ係数の絶対値の最大値の大きい
グループの順に行うことによってタップ位置を適応制御
することを特徴とするアダプティブ・フィルタ適応化方
法。 - 【請求項２】 未知システムの出力からアダプティブ・
フィルタの出力する同定信号を差し引いて得られた誤差
信号を用いて係数を更新し、前記未知システムの同定を
行う前記アダプティブ・フィルタにおいて、入力信号に
対して遅延を与える直列に接続された複数の遅延回路
と、該遅延回路の遅延信号の内の一部を選択し出力する
タップ切替回路と、該タップ切替回路の出力する遅延信
号と前記誤差信号と係数クリア信号を受けて、タップ係
数値を出力する複数の係数更新回路と、該係数更新回路
の各タップ係数値と前記タップ切替回路の出力する各遅
延信号をそれぞれ乗算する複数の乗算回路と、該乗算回
路の各出力を加算し前記同定信号を出力する加算回路
と、前記未知システムの出力から前記加算回路の出力す
る同定信号を減算し前記誤差信号を出力する減算回路
と、前記係数更新回路の出力する各タップ係数値を受け
て、前記タップ切替回路の切替信号と前記係数クリア信
号を発生するタップ制御回路を少なくとも具備し、 前記係数更新回路は前記遅延信号と前記誤差信号を乗算
する第１の乗算回路と、該第１の乗算回路の出力と係数
更新量を決定するステップ・サイズを乗算する第２の乗
算回路と、該第２の乗算回路の出力と帰還信号を加算す
る加算回路と、該加算回路の出力を前記タップ係数値と
して保持すると共に、該加算回路へ前記帰還信号として
供給し、前記係数クリア信号によって零に再設定される
遅延回路から構成され、 前記タップ制御回路は供給されたタップ番号を供給され
た順番に保持する第１の記憶回路と、前記アダプティブ
・フィルタの全タップ番号から該第１の記憶回路の保持
するタップ番号を除いた残りのタップ番号を算出し、前
記タップ切替回路に出力するタップ算出回路と、該タッ
プ算出回路の出力するタップ番号と前記係数更新回路の
出力するタップ係数値を受けて、絶対値最小のタップ係
数値に対応したタップ番号を前記第１の記憶回路の最後
尾に書き込む最小タップ検索回路と、該最小タップ検索
回路の出力するタップ番号に対応する係数更新回路に前
記係数クリア信号を出力する係数クリア回路と、連続し
た複数のタップ番号から構成されるタップ制御グループ
を代表するグループ番号を、制御するグループの順番に
従って格納する第２の記憶回路と、該第２の記憶回路が
出力するタップ制御グループ番号を受けて、そのグルー
プ番号に属するタップ番号の上限値と下限値を出力する
制御タップ出力回路と、前記第１の記憶回路の先頭に記
憶されているタップ番号を取り出し、そのタップ番号が
前記制御タップ出力回路が出力するタップ番号の上限値
と下限値の範囲内にあるかを判定し、範囲内にない場合
には、そのタップ番号を前記第１の記憶回路の最後尾に
戻す判定回路と、前記タップ算出回路の出力するタップ
番号と前記係数更新回路の出力するタップ係数値を受け
て、各制御グループ毎に絶対値最大のタップ係数値を検
索し、タップ制御グループ番号を絶対値最大係数値の大
きいタップ制御グループの順番に出力する最大タップ検
索回路と、タップ係数の更新回数が予め定められた回数
に達する毎に、前記第２の記憶回路に対しタップ制御グ
ループ番号の変更を指示する第１の係数回路と、該第１
の係数回路の指示信号が予め定められた回数出力される
毎に、タップ制御グループ順番の変更信号を出力する第
２の係数回路と、該第２の出力する変更信号により、前
記最大タップ検索回路の出力するタップ制御グループ番
号を入力された順番に前記第２の記憶回路に書き込む制
御グループ更新回路とから構成されることを特徴とする
アダプティブ・フィルタ適応化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25512892A JPH0738563B2 (ja) | 1992-09-25 | 1992-09-25 | アダプティブ・フィルタ適応化方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25512892A JPH0738563B2 (ja) | 1992-09-25 | 1992-09-25 | アダプティブ・フィルタ適応化方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06237147A JPH06237147A (ja) | 1994-08-23 |
| JPH0738563B2 true JPH0738563B2 (ja) | 1995-04-26 |
Family
ID=17274483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25512892A Expired - Lifetime JPH0738563B2 (ja) | 1992-09-25 | 1992-09-25 | アダプティブ・フィルタ適応化方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738563B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4377677B2 (ja) * | 2003-12-25 | 2009-12-02 | 株式会社東芝 | ディスク装置及びディスク再生方法 |
| US7457347B2 (en) | 2004-11-08 | 2008-11-25 | Interdigital Technology Corporation | Method and apparatus for estimating and correcting baseband frequency error in a receiver |
| CA2588262A1 (en) * | 2004-11-05 | 2006-05-18 | Interdigital Technology Corporation | Adaptive equalizer with a dual-mode active taps mask generator and a pilot reference signal amplitude control unit |
-
1992
- 1992-09-25 JP JP25512892A patent/JPH0738563B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＡＦＡＳＴＣＯＮＶＥＲＧＥＮＣＥＡＬＧＯＲＩＴＨＭＦＯＲＡＤＡＰＴＩＶＥＦＩＲＲＩＬＴＥＲＳＷＩＴＨＣＯＡＲＳＥＬＹＬＯＣＡＴＥＤＴＡＰＳ"，ＩＣＡＳＳＰ−９１，ＰＲＯＣＥＥＤＩＮＧＳＯＦＩＮＴＥＲＮＡＴＩＯＮＡＬＣＯＮＦＥＲＥＮＣＥＯＮＡＣＯＵＳＴＩＣＳ，ＳＰＥＥＣＨＡＮＤＳＩＧＮＡＬＰＲＯＣＥＳＳＩＮＧ１９９１，Ｐ．１５２５−１５２８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06237147A (ja) | 1994-08-23 |
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Legal Events
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|---|---|---|---|
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