JP2569979B2 - システム特性推定方法及び装置 - Google Patents
システム特性推定方法及び装置Info
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- JP2569979B2 JP2569979B2 JP3031503A JP3150391A JP2569979B2 JP 2569979 B2 JP2569979 B2 JP 2569979B2 JP 3031503 A JP3031503 A JP 3031503A JP 3150391 A JP3150391 A JP 3150391A JP 2569979 B2 JP2569979 B2 JP 2569979B2
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Description
【０００１】
【産業上の利用分野】本発明はアダプティブ・フィルタ
を用いて未知系を同定するシステム特性推定方法及び装
置に関する。このようなアダプティブ・フィルタは、２
線／４線変換部で生じるエコーを除去するためのエコー
・キャンセラ、伝送路上で受ける符号間干渉を除去する
ための等化器、音響入力用のマイクロホンに漏れ込むノ
イズを除去するためのノイズ・キャンセラ、スピーカか
らマイクロホンに至る音響結合によって生じるハウリン
グを除去するためのハウリング・キャンセラ等に応用さ
れている。
を用いて未知系を同定するシステム特性推定方法及び装
置に関する。このようなアダプティブ・フィルタは、２
線／４線変換部で生じるエコーを除去するためのエコー
・キャンセラ、伝送路上で受ける符号間干渉を除去する
ための等化器、音響入力用のマイクロホンに漏れ込むノ
イズを除去するためのノイズ・キャンセラ、スピーカか
らマイクロホンに至る音響結合によって生じるハウリン
グを除去するためのハウリング・キャンセラ等に応用さ
れている。
【０００２】
【従来の技術】通常、アダプティブ・フィルタによる未
知系の同定は、同定しようとする未知系とアダプティブ
・フィルタに同一の信号を入力し、未知系出力からアダ
プティブ・フィルタ出力を差引いて得られる同定誤差
（以下、これを誤差信号と呼ぶ）を用いてアダプティブ
・フィルタの係数を更新することによって行なわれる。
このようなアダプティブ・フィルタによる未知系の同定
の応用として、エコー・キャンセラ、等化器、ノイズ・
キャンセラ、ハウリング・キャンセラ等が知られてい
る。（アダプティブ・シグナル・プロセシング、（Ａｄ
ａｐｔｉｖｅ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎ
ｇ），プレンティス・ホール社（Ｐｒｅｎｔｉｃｅ−Ｈ
ａｌｌ），１９８５年；以下、「文献１」）これらの応
用におけるアダプティブ・フィルタの基本動作はほとん
ど同じなので、ここではエコー・キャンセラを例にとっ
て従来技術について説明する。エコー・キャンセラはエ
コーのインパルス応答を近似する伝送関数を持つ適応
（アダプティブ）・フィルタを用いて、２線／４線変換
回路の４線側にて送信回路から受信回路に漏れ込むエコ
ーに対応した擬似エコー（エコー・レプリカ）を生成す
ることにより、受信回路に混入して受信信号に妨害を与
えるエコーを抑圧するように動作する。すなわち、２線
／４線変換回路の４線側にて送信回路から受信回路に至
る経路が、エコー・キャンセラにおいてアダプティブ・
フィルタで同定しようとする未知系に相当する。このと
き、アダプティブ・フィルタの各タップ係数は、エコー
と受信信号が混在した混在信号からエコー・レプリカを
差し引いた差信号と送信信号との相関をとることにより
逐次修正される。このようなアダプティブ・フィルタの
係数修正すなわちエコー・キャンセラの収束アルゴリズ
ムの代表的なものとしてＬＭＳアルゴリズム（ＬＭＳ
ＡＬＧＯＲＩＴＨＭ）「文献２」とラーニング・アイデ
ンティフィケーション・メソッド（ＬＥＡＲＮＩＮＧ
ＩＤＥＮＴＩＦＩＣＡＴＩＯＮＭＥＴＨＯＤ；ＬＩＭ）
（アイイーイーイー・トランザクションズ・オン・オー
トマティック・コントロール（ＩＥＥＥ ＴＲＡＮＳＡ
ＣＴＩＯＮＳ ＯＮＡＵＴＯＭＡＴＩＣ ＣＯＮＴＲＯ
Ｌ）１２巻３号、１９６７年、２８２−２８７ページ参
照；以下、「文献３」）が知られている。
知系の同定は、同定しようとする未知系とアダプティブ
・フィルタに同一の信号を入力し、未知系出力からアダ
プティブ・フィルタ出力を差引いて得られる同定誤差
（以下、これを誤差信号と呼ぶ）を用いてアダプティブ
・フィルタの係数を更新することによって行なわれる。
このようなアダプティブ・フィルタによる未知系の同定
の応用として、エコー・キャンセラ、等化器、ノイズ・
キャンセラ、ハウリング・キャンセラ等が知られてい
る。（アダプティブ・シグナル・プロセシング、（Ａｄ
ａｐｔｉｖｅ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎ
ｇ），プレンティス・ホール社（Ｐｒｅｎｔｉｃｅ−Ｈ
ａｌｌ），１９８５年；以下、「文献１」）これらの応
用におけるアダプティブ・フィルタの基本動作はほとん
ど同じなので、ここではエコー・キャンセラを例にとっ
て従来技術について説明する。エコー・キャンセラはエ
コーのインパルス応答を近似する伝送関数を持つ適応
（アダプティブ）・フィルタを用いて、２線／４線変換
回路の４線側にて送信回路から受信回路に漏れ込むエコ
ーに対応した擬似エコー（エコー・レプリカ）を生成す
ることにより、受信回路に混入して受信信号に妨害を与
えるエコーを抑圧するように動作する。すなわち、２線
／４線変換回路の４線側にて送信回路から受信回路に至
る経路が、エコー・キャンセラにおいてアダプティブ・
フィルタで同定しようとする未知系に相当する。このと
き、アダプティブ・フィルタの各タップ係数は、エコー
と受信信号が混在した混在信号からエコー・レプリカを
差し引いた差信号と送信信号との相関をとることにより
逐次修正される。このようなアダプティブ・フィルタの
係数修正すなわちエコー・キャンセラの収束アルゴリズ
ムの代表的なものとしてＬＭＳアルゴリズム（ＬＭＳ
ＡＬＧＯＲＩＴＨＭ）「文献２」とラーニング・アイデ
ンティフィケーション・メソッド（ＬＥＡＲＮＩＮＧ
ＩＤＥＮＴＩＦＩＣＡＴＩＯＮＭＥＴＨＯＤ；ＬＩＭ）
（アイイーイーイー・トランザクションズ・オン・オー
トマティック・コントロール（ＩＥＥＥ ＴＲＡＮＳＡ
ＣＴＩＯＮＳ ＯＮＡＵＴＯＭＡＴＩＣ ＣＯＮＴＲＯ
Ｌ）１２巻３号、１９６７年、２８２−２８７ページ参
照；以下、「文献３」）が知られている。
【０００３】図７は、従来のエコー・キャンセラの一構
成例を示したブロック図である。入力端子１に供給され
た送信信号が２線／４線変換回路２で受信側へ漏れ込ん
で発生するエコーｅk は減算器３においてエコー・レプ
リカｅ k を減算された後、出力端子４に供給される。一
方、入力端子１に供給された送信信号はアダプティブ・
フィルタの第１タップ回路７０1 にも供給される。第１
タップ回路７０1 の第１の出力は隣接する第２タップ回
路７０2 に伝達される。第１タップ回路７０1 の第２の
出力は加算器１２に供給される。第２タップ回路７０2
は第１タップ回路７０1 から受けた信号から生成した第
１の出力を第３タップ回路７０3 へ、第２の出力を加算
器１２へ伝達する。但し、ｉは２≦ｉ≦Ｎ−１を満たす
整数で、Ｎはアダプティブ・フィルタのタップ数を表
す。第１タップ回路７０1 は入力端子１から受けた信号
から生成した第１の出力を第２タップ回路７０2 へ、第
２の出力を加算器１２へ伝達する。第Ｎタップ回路７０
N は第（Ｎ−１）タップ回路７０N-1 から受けた信号か
ら生成した第２の出力を加算器１２へ伝達する。加算器
１２は第ｉタップ回路７０i （１≦ｉ≦Ｎ）から供給さ
れた第２の出力を全て加算し、エコー・レプリカｅ k と
して減算器３へ供給する。
成例を示したブロック図である。入力端子１に供給され
た送信信号が２線／４線変換回路２で受信側へ漏れ込ん
で発生するエコーｅk は減算器３においてエコー・レプ
リカｅ k を減算された後、出力端子４に供給される。一
方、入力端子１に供給された送信信号はアダプティブ・
フィルタの第１タップ回路７０1 にも供給される。第１
タップ回路７０1 の第１の出力は隣接する第２タップ回
路７０2 に伝達される。第１タップ回路７０1 の第２の
出力は加算器１２に供給される。第２タップ回路７０2
は第１タップ回路７０1 から受けた信号から生成した第
１の出力を第３タップ回路７０3 へ、第２の出力を加算
器１２へ伝達する。但し、ｉは２≦ｉ≦Ｎ−１を満たす
整数で、Ｎはアダプティブ・フィルタのタップ数を表
す。第１タップ回路７０1 は入力端子１から受けた信号
から生成した第１の出力を第２タップ回路７０2 へ、第
２の出力を加算器１２へ伝達する。第Ｎタップ回路７０
N は第（Ｎ−１）タップ回路７０N-1 から受けた信号か
ら生成した第２の出力を加算器１２へ伝達する。加算器
１２は第ｉタップ回路７０i （１≦ｉ≦Ｎ）から供給さ
れた第２の出力を全て加算し、エコー・レプリカｅ k と
して減算器３へ供給する。
【０００４】第ｉタップ回路７０i には減算器３の出力
である差信号及び定数μ1 が供給されている。ここにμ
1 はステップ・サイズと呼ばれ、係数更新に深く関与す
る。図８に第ｉタップ回路７０i （１≦ｉ≦Ｎ）のブロ
ック図を示す。但し、ｉ＝１の場合は遅延素子８１を有
しない。また、ｉ＝Ｎの場合は出力８０４は用いない。
入力信号８００は入力端子１又は第（ｉ−１）タップ回
路７０i-1 から伝達された信号、出力信号８０４は第
（ｉ＋１）タップ回路へ伝達される信号、入力信号８０
１は減算器３の出力である差信号、出力信号８０３は加
算器１２へ供給される信号、入力信号８０２はステップ
・サイズμ1 である。入力信号８００は遅延素子８１に
供給されて１サンプル周期遅延された後、出力信号８０
４となって第（ｉ＋１）タップ回路へ供給されると同時
に係数発生回路８２及び乗算器８３へ伝達される。係数
発生回路８２には差信号である入力信号８０１及びステ
ップ・サイズμ1 である入力信号８０２も供給されてい
る。係数発生回路８２はこれらの入力信号を用いて発生
した係数値を乗算器８３に供給する。乗算器８３は、係
数発生回路８２からの信号と遅延素子８１からの信号を
乗算し、結果を出力信号８０３として出力する。
である差信号及び定数μ1 が供給されている。ここにμ
1 はステップ・サイズと呼ばれ、係数更新に深く関与す
る。図８に第ｉタップ回路７０i （１≦ｉ≦Ｎ）のブロ
ック図を示す。但し、ｉ＝１の場合は遅延素子８１を有
しない。また、ｉ＝Ｎの場合は出力８０４は用いない。
入力信号８００は入力端子１又は第（ｉ−１）タップ回
路７０i-1 から伝達された信号、出力信号８０４は第
（ｉ＋１）タップ回路へ伝達される信号、入力信号８０
１は減算器３の出力である差信号、出力信号８０３は加
算器１２へ供給される信号、入力信号８０２はステップ
・サイズμ1 である。入力信号８００は遅延素子８１に
供給されて１サンプル周期遅延された後、出力信号８０
４となって第（ｉ＋１）タップ回路へ供給されると同時
に係数発生回路８２及び乗算器８３へ伝達される。係数
発生回路８２には差信号である入力信号８０１及びステ
ップ・サイズμ1 である入力信号８０２も供給されてい
る。係数発生回路８２はこれらの入力信号を用いて発生
した係数値を乗算器８３に供給する。乗算器８３は、係
数発生回路８２からの信号と遅延素子８１からの信号を
乗算し、結果を出力信号８０３として出力する。
【０００５】図９に係数発生回路８２の、ＬＭＳアルゴ
リズムを想定したブロック図を示す。入力信号９５は図
８の遅延素子８１の出力信号、入力信号９５は差信号、
入力信号８０１はステップ・サイズμ1 、出力信号９６
は係数値である。入力信号９５と入力信号８０１は乗算
器９１で乗算され、エコー・キャンセラの送信信号と差
信号の相関が求められる。乗算器９１の出力は乗算器９
２でステップ・サイズμ1 倍され加算器９３に供給され
る。加算器９３では乗算器９２の出力と帰還された遅延
素子９４の出力を加算し、遅延素子９４に供給する。係
数値である遅延素子９４の出力は、１クロック毎に出力
信号９６として出力される。
リズムを想定したブロック図を示す。入力信号９５は図
８の遅延素子８１の出力信号、入力信号９５は差信号、
入力信号８０１はステップ・サイズμ1 、出力信号９６
は係数値である。入力信号９５と入力信号８０１は乗算
器９１で乗算され、エコー・キャンセラの送信信号と差
信号の相関が求められる。乗算器９１の出力は乗算器９
２でステップ・サイズμ1 倍され加算器９３に供給され
る。加算器９３では乗算器９２の出力と帰還された遅延
素子９４の出力を加算し、遅延素子９４に供給する。係
数値である遅延素子９４の出力は、１クロック毎に出力
信号９６として出力される。
【０００６】いま、送信信号をｘk （但し、ｋは時刻を
示す指標）、エコーをｅk 、ｅk が受ける付加ノイズを
δk とする。一般にエコー・キャンセラが受信信号がな
くエコーｅk だけが存在するシングルトーク時だけ適応
動作を行なうことを考慮すると、減算器３に供給される
信号ｕk はエコー及び付加ノイズから構成され、次式で
表される。 ｕk ＝ｅk ＋δk …（１） エコー・キャンセラの目的は、式（１）におけるエコー
ｅk のレプリカｅ k を生成し、これを用いてエコーを消
去することである。減算器３の出力信号である差信号ｄ
k は、一般にδk がｅk −ｅ k に比較して十分小さいこ
とを考慮すると、次式で表される。 ｄk ＝ｅk −ｅ k …（２） 式（２）において、（ｅk −ｅ k ）は残留エコーと呼ば
れる。ＬＭＳアルゴリズムでは、アダプティブ・フィル
タのｍ番目のｃm,k を次式に従って更新する。 ｃm,k ＝ｃm,k-1 ＋μ1 ・ｄk ・ｘk-m-1 …（３） Ｎ個の係数全てに関する式（３）を行列形式で表せば、 ｃk ＝ｃk-1 ＋μ1 ・ｄk ・ｘk-1 …（４） となる。ここに、ベクトルｃk とベクトルｘk はそれぞ
れ次式で与えられる。 ｃk ＝［ｃ0,k ｃ1,k ……ｃN-1,k ］T …（５） ｘk ＝［ｘk ｘk-1 ……ｘk-N+1 ］T …（６） 一方。ＬＩＭでは式（４）の代りに、式（７）に従って
係数の更新が行なわれる。 ｃk ＝ｃk-1 ＋（α／Ｎσx 2 ）・ｄk ・ｘk-1 …（７） αは、ＬＩＭに対するステップ・サイズ、σx 2 はアダ
プティブ・フィルタに入力される平均電力である。σx
2 はステップ・サイズαの値を前記平均電力に反比例さ
せ、安定な収束を行なわせるために用いられる。σx 2
を求めるためにはいくつかの方法があるが、例えば式
（８）によって求めることができる。
示す指標）、エコーをｅk 、ｅk が受ける付加ノイズを
δk とする。一般にエコー・キャンセラが受信信号がな
くエコーｅk だけが存在するシングルトーク時だけ適応
動作を行なうことを考慮すると、減算器３に供給される
信号ｕk はエコー及び付加ノイズから構成され、次式で
表される。 ｕk ＝ｅk ＋δk …（１） エコー・キャンセラの目的は、式（１）におけるエコー
ｅk のレプリカｅ k を生成し、これを用いてエコーを消
去することである。減算器３の出力信号である差信号ｄ
k は、一般にδk がｅk −ｅ k に比較して十分小さいこ
とを考慮すると、次式で表される。 ｄk ＝ｅk −ｅ k …（２） 式（２）において、（ｅk −ｅ k ）は残留エコーと呼ば
れる。ＬＭＳアルゴリズムでは、アダプティブ・フィル
タのｍ番目のｃm,k を次式に従って更新する。 ｃm,k ＝ｃm,k-1 ＋μ1 ・ｄk ・ｘk-m-1 …（３） Ｎ個の係数全てに関する式（３）を行列形式で表せば、 ｃk ＝ｃk-1 ＋μ1 ・ｄk ・ｘk-1 …（４） となる。ここに、ベクトルｃk とベクトルｘk はそれぞ
れ次式で与えられる。 ｃk ＝［ｃ0,k ｃ1,k ……ｃN-1,k ］T …（５） ｘk ＝［ｘk ｘk-1 ……ｘk-N+1 ］T …（６） 一方。ＬＩＭでは式（４）の代りに、式（７）に従って
係数の更新が行なわれる。 ｃk ＝ｃk-1 ＋（α／Ｎσx 2 ）・ｄk ・ｘk-1 …（７） αは、ＬＩＭに対するステップ・サイズ、σx 2 はアダ
プティブ・フィルタに入力される平均電力である。σx
2 はステップ・サイズαの値を前記平均電力に反比例さ
せ、安定な収束を行なわせるために用いられる。σx 2
を求めるためにはいくつかの方法があるが、例えば式
（８）によって求めることができる。
【０００７】
【数１】
【０００８】式（４）と式（７）におけるステップ・サ
イズは、アダプティブ・フィルタの収束の速度と収束後
の残留エコー・レベルを規定する。ＬＭＳの場合には、
μ1 が大きいほど収束は速くなるが、残留エコー・レベ
ルは大きくなる。反対に、十分小さい残留エコー・レベ
ルを達成するためには、それに見合った小さいμ1 を採
用する必要があり、収束速度の低下を招く。ＬＩＭのス
テップ・サイズαについても、同様である。
イズは、アダプティブ・フィルタの収束の速度と収束後
の残留エコー・レベルを規定する。ＬＭＳの場合には、
μ1 が大きいほど収束は速くなるが、残留エコー・レベ
ルは大きくなる。反対に、十分小さい残留エコー・レベ
ルを達成するためには、それに見合った小さいμ1 を採
用する必要があり、収束速度の低下を招く。ＬＩＭのス
テップ・サイズαについても、同様である。
【０００９】未知系の同定において、同定しようとする
未知系のインパルス応答の先頭に長い平坦遅延が含まれ
る場合が、特に衛星回線を対象としたエコー・キャンセ
ラに頻繁に見られる。このような長い平坦遅延を含むイ
ンパルス応答に対しても、インパルス応答長に相当する
タップ数を有することが、従来のエコー・キャンセラに
とって十分にエコーを抑圧するために必要であった。実
際には平坦遅延部のタップ係数は零になるので、これら
の係数をフィルタ出力の計算に用いることは無駄にな
る。この問題を解決し、長い平坦遅延を含むインパルス
応答に対しても、効率的にシステム同定を行なう方法
が、「昭和５９年電子通信学会通信部門全国大会予稿
集、Ｎｏ．５９５」（以下、「文献４」）に記載されて
いる。この方法は、平坦遅延と実質的な波形応答から成
るインパルス応答に対して、実質的な応答に対応する位
置の係数だけをフィルタ出力計算に用いて、演算量を減
らしている。以下、文献４に記載された方法について簡
単に説明する。
未知系のインパルス応答の先頭に長い平坦遅延が含まれ
る場合が、特に衛星回線を対象としたエコー・キャンセ
ラに頻繁に見られる。このような長い平坦遅延を含むイ
ンパルス応答に対しても、インパルス応答長に相当する
タップ数を有することが、従来のエコー・キャンセラに
とって十分にエコーを抑圧するために必要であった。実
際には平坦遅延部のタップ係数は零になるので、これら
の係数をフィルタ出力の計算に用いることは無駄にな
る。この問題を解決し、長い平坦遅延を含むインパルス
応答に対しても、効率的にシステム同定を行なう方法
が、「昭和５９年電子通信学会通信部門全国大会予稿
集、Ｎｏ．５９５」（以下、「文献４」）に記載されて
いる。この方法は、平坦遅延と実質的な波形応答から成
るインパルス応答に対して、実質的な応答に対応する位
置の係数だけをフィルタ出力計算に用いて、演算量を減
らしている。以下、文献４に記載された方法について簡
単に説明する。
【００１０】図１０は、文献４に記載されたエコー・キ
ャンセラを示したブロック図である。図７に示したエコ
ー・キャンセラとの相違点は、図１０が各タップ回路１
００1 ，１００2 ，…，１００N から出て制御回路１０
１を経た後、各タップ回路１００1 ，１００2 ，…，１
００N に戻る閉回路を有する点及び各タップ回路７
０1 ，７０2 ，…，７０N と各タップ回路１００1 ，１
００2 ，…，１００N の構成である。制御回路１０１
は、各タップ回路１００1 ，１００2 ，…，１００N か
ら得た係数値を用いて、どの係数に対する演算を停止す
るかを決定し、その情報を制御信号として各タップ回路
１００1 ，１００2 ，…，１００N に供給する。制御回
路１０１から供給された信号により各タップ回路１００
1 ，１００2 ，…，１００N は不用な係数に対する演算
を停止する。
ャンセラを示したブロック図である。図７に示したエコ
ー・キャンセラとの相違点は、図１０が各タップ回路１
００1 ，１００2 ，…，１００N から出て制御回路１０
１を経た後、各タップ回路１００1 ，１００2 ，…，１
００N に戻る閉回路を有する点及び各タップ回路７
０1 ，７０2 ，…，７０N と各タップ回路１００1 ，１
００2 ，…，１００N の構成である。制御回路１０１
は、各タップ回路１００1 ，１００2 ，…，１００N か
ら得た係数値を用いて、どの係数に対する演算を停止す
るかを決定し、その情報を制御信号として各タップ回路
１００1 ，１００2 ，…，１００N に供給する。制御回
路１０１から供給された信号により各タップ回路１００
1 ，１００2 ，…，１００N は不用な係数に対する演算
を停止する。
【００１１】図１１に、タップ回路１００i のブロック
図を示す。図８に示したタップ回路７０i との違いは、
入力信号８０１がセレクタ１１０を介して係数発生回路
８２に供給されている点及び係数発生回路８２で発生さ
れた係数がセレクタ１１１を介して乗算器８３に供給さ
れている点である。セレクタ１１１は係数発生回路８２
の出力又は零を選択して乗算器８３に供給する。セレク
タ１１０は入力信号８０１又は零を選択して係数発生回
路８２に供給する。セレクタ１１０，１１１は共に制御
回路１０１から各タップ係数に供給される制御信号１１
５によって、零を選択する。従って、セレクタ１１０が
零を選択したときには係数発生回路８２へ供給される信
号が、セレクタ１１１が零を選択したときには乗算器８
３における被乗数が零になり、係数更新量及び対応する
タップ回路出力は零となる。セレクタ１１０，１１１は
制御信号１１５が０のときに零を選択して出力する。次
に、制御回路１０１について説明する。
図を示す。図８に示したタップ回路７０i との違いは、
入力信号８０１がセレクタ１１０を介して係数発生回路
８２に供給されている点及び係数発生回路８２で発生さ
れた係数がセレクタ１１１を介して乗算器８３に供給さ
れている点である。セレクタ１１１は係数発生回路８２
の出力又は零を選択して乗算器８３に供給する。セレク
タ１１０は入力信号８０１又は零を選択して係数発生回
路８２に供給する。セレクタ１１０，１１１は共に制御
回路１０１から各タップ係数に供給される制御信号１１
５によって、零を選択する。従って、セレクタ１１０が
零を選択したときには係数発生回路８２へ供給される信
号が、セレクタ１１１が零を選択したときには乗算器８
３における被乗数が零になり、係数更新量及び対応する
タップ回路出力は零となる。セレクタ１１０，１１１は
制御信号１１５が０のときに零を選択して出力する。次
に、制御回路１０１について説明する。
【００１２】図１２は、制御回路１０１のブロック図で
ある。制御回路１０１には、アダプティブ・フィルタの
Ｎタップからタップ係数及びタップ番号の値が供給され
る。制御回路１０１は、対応するタップ番号が、制御回
路内に記憶されているタップ番号と一致するタップ係数
値について最小値を検出し、その最小値に対応したタッ
プ番号の代りに制御回路内に記憶されている待ち行列の
先頭の値を新たなタップ番号として置換することにより
新規なタップ番号の組を構成し、アダプティブ・フィル
タのＮタップに供給する。制御回路１０１への入力信号
１２５は各タップ回路１００1 ，１００2 ，…，１００
Nから出て制御回路１０１に供給される信号、出力信号
１２６は制御回路１０１から各タップ回路１００1 ，１
００2 ，…，１００N に供給される制御信号である。従
って、図中では１本の線で表示されているが、入力信号
１２５及び出力信号１２６はＮ多重信号である。入力信
号１２５はまず絶対値回路１２１に供給されて絶対値化
され、最小値検出回路１２２に伝達される。最小値検出
回路１２２はこれらの絶対値信号成分のうち最小のもの
を検出し、対応するタップ番号を先入れ先出し回路（Ｆ
ＩＦＯ）１２３と記憶装置１２４へ伝達する。ＦＩＦＯ
１２３は、最小値検出回路１２２から信号が供給された
ときに、その時点で記憶しているサンプル値のうちで最
も早く入力された１サンプルを記憶装置１２４へ伝達す
る。記憶装置１２４にはフィルタリング演算の対象とな
るＮタップの番号各々に対応して０又は１が記憶されて
おり、ＦＩＦＯ１２３から信号が伝達されたときにその
タップ番号に対応した値を０から１に変更する。一方、
最小値検出回路１２２から記憶装置１２４に供給された
タップ番号に対応した値は１から０に変更される。従っ
て、記憶装置１２４内の０と１の総数はそれぞれ一定
で、１の総数Ｍが係数を割当てる実効タップ数、０の数
Ｎ−Ｍが係数を割当てないタップ数となる。以上の操作
で得られた０及び１の並びから構成された信号は記憶装
置１２４から出力信号１２６として出力された後、各タ
ップ回路１００1 ，１００2 ，…，１００N に供給され
る出力信号１２６のｉ番めの数値（０又は１）は、タッ
プ回路１００i の制御信号となる。タップ回路１００i
は出力信号１２６のｉ番めの数値を図１１の制御信号１
１５として、セレクタ１１０，１１１を制御する。
ある。制御回路１０１には、アダプティブ・フィルタの
Ｎタップからタップ係数及びタップ番号の値が供給され
る。制御回路１０１は、対応するタップ番号が、制御回
路内に記憶されているタップ番号と一致するタップ係数
値について最小値を検出し、その最小値に対応したタッ
プ番号の代りに制御回路内に記憶されている待ち行列の
先頭の値を新たなタップ番号として置換することにより
新規なタップ番号の組を構成し、アダプティブ・フィル
タのＮタップに供給する。制御回路１０１への入力信号
１２５は各タップ回路１００1 ，１００2 ，…，１００
Nから出て制御回路１０１に供給される信号、出力信号
１２６は制御回路１０１から各タップ回路１００1 ，１
００2 ，…，１００N に供給される制御信号である。従
って、図中では１本の線で表示されているが、入力信号
１２５及び出力信号１２６はＮ多重信号である。入力信
号１２５はまず絶対値回路１２１に供給されて絶対値化
され、最小値検出回路１２２に伝達される。最小値検出
回路１２２はこれらの絶対値信号成分のうち最小のもの
を検出し、対応するタップ番号を先入れ先出し回路（Ｆ
ＩＦＯ）１２３と記憶装置１２４へ伝達する。ＦＩＦＯ
１２３は、最小値検出回路１２２から信号が供給された
ときに、その時点で記憶しているサンプル値のうちで最
も早く入力された１サンプルを記憶装置１２４へ伝達す
る。記憶装置１２４にはフィルタリング演算の対象とな
るＮタップの番号各々に対応して０又は１が記憶されて
おり、ＦＩＦＯ１２３から信号が伝達されたときにその
タップ番号に対応した値を０から１に変更する。一方、
最小値検出回路１２２から記憶装置１２４に供給された
タップ番号に対応した値は１から０に変更される。従っ
て、記憶装置１２４内の０と１の総数はそれぞれ一定
で、１の総数Ｍが係数を割当てる実効タップ数、０の数
Ｎ−Ｍが係数を割当てないタップ数となる。以上の操作
で得られた０及び１の並びから構成された信号は記憶装
置１２４から出力信号１２６として出力された後、各タ
ップ回路１００1 ，１００2 ，…，１００N に供給され
る出力信号１２６のｉ番めの数値（０又は１）は、タッ
プ回路１００i の制御信号となる。タップ回路１００i
は出力信号１２６のｉ番めの数値を図１１の制御信号１
１５として、セレクタ１１０，１１１を制御する。
【００１３】
【発明が解決しようとする課題】図１１を用いて説明し
たように、文献４に記載された方法では、制御信号１１
５として０が供給されたときにセレクタ１１１の出力と
して零が出力される。従って、係数発生回路８２は実質
的に使用されず、無駄になる。さらに、図１２の記憶装
置１２４の初期値として等間隔で有効タップ数に等しい
数の１を配置し、ＦＩＦＯ１２３すなわち待ち行列の初
期値として記憶装置１２４で０が割当てられたタップ番
号を小さい方から順に配置する。このような初期値を用
いた場合、平坦遅延が長いインパルス応答を近似する
と、波形応答部に対応するタップ番号がＦＩＦＯ１２３
の中で出力に近い位置に移動し、記憶装置１２４に供給
されてタップ割当てされるまで、長時間を要する。従っ
て、収束時間が長くなるという問題点を有する。
たように、文献４に記載された方法では、制御信号１１
５として０が供給されたときにセレクタ１１１の出力と
して零が出力される。従って、係数発生回路８２は実質
的に使用されず、無駄になる。さらに、図１２の記憶装
置１２４の初期値として等間隔で有効タップ数に等しい
数の１を配置し、ＦＩＦＯ１２３すなわち待ち行列の初
期値として記憶装置１２４で０が割当てられたタップ番
号を小さい方から順に配置する。このような初期値を用
いた場合、平坦遅延が長いインパルス応答を近似する
と、波形応答部に対応するタップ番号がＦＩＦＯ１２３
の中で出力に近い位置に移動し、記憶装置１２４に供給
されてタップ割当てされるまで、長時間を要する。従っ
て、収束時間が長くなるという問題点を有する。
【００１４】本発明の目的は、ハードウェア規模が小さ
く、収束時間の短いアダプティブ・フィルタによるシス
テム特性推定方法及び装置を提供することにある。
く、収束時間の短いアダプティブ・フィルタによるシス
テム特性推定方法及び装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明のシステム特性推
定方法は、１サンプル周期ずつ遅延された複数の入力信
号サンプルを、適応的に変化する複数の被乗数と適応的
に組合せて乗算を行ない、該乗算に用いられない被乗数
のアドレスを待ち行列に格納し、前記乗算結果の総和を
もって出力とするアダプティブ・フィルタでシステム特
性を推定する際に、推定誤差を用いた被乗数の更新及び
前記乗算に用いられた被乗数の値を用いて、該被乗数
と、待ち行列内の値に対応した被乗数の入替えを予め定
められた回数に達するまで繰返して行ない、該繰返し回
数を適応的に制御することを特徴とする。
定方法は、１サンプル周期ずつ遅延された複数の入力信
号サンプルを、適応的に変化する複数の被乗数と適応的
に組合せて乗算を行ない、該乗算に用いられない被乗数
のアドレスを待ち行列に格納し、前記乗算結果の総和を
もって出力とするアダプティブ・フィルタでシステム特
性を推定する際に、推定誤差を用いた被乗数の更新及び
前記乗算に用いられた被乗数の値を用いて、該被乗数
と、待ち行列内の値に対応した被乗数の入替えを予め定
められた回数に達するまで繰返して行ない、該繰返し回
数を適応的に制御することを特徴とする。
【００１６】また、本発明のシステム特性推定装置は、
アダプティブ・フィルタを用いてシステム特性を推定す
る際に、入力信号を１サンプル周期遅延させる複数の遅
延素子の縦続接続からなる遅延素子列と、該遅延素子列
を構成する各遅延素子の出力と各遅延素子に対応した係
数との乗算を行なう複数の乗算回路と、前記複数の遅延
素子と複数の乗算回路との接続関係を決定するマトリク
ス・スイッチと、前記複数の乗算回路の出力の総和をと
る加算器と、前記複数の乗算回路の出力と前記アダプテ
ィブ・フィルタ出力と前記システム出力の差である推定
誤差を受け、前記マトリクス・スイッチに対する制御信
号を発生する制御回路とを少なくとも具備し、前記乗算
回路は前記特性推定誤差と前記各遅延素子の出力と係数
更新に用いる定数を受けて係数を発生する係数発生回路
と、該係数発生回路の出力と前記各遅延素子の出力とを
乗算して出力とする乗算器とから構成され、前記制御回
路は、前記係数発生回路出力を受けて絶対値化する絶対
値回路と、該絶対値回路出力のうちで最小のものを検出
して出力を自身に帰還する最小値検出回路と、該最小値
検出回路の出力を受けてスタックの最深分に格納すると
同時に最浅部の値を出力する先入れ先出し回路と、該先
入れ先出し回路の出力と遅延素子の出力を前記推定誤差
で制御されるタイミング回路の出力に従って選択して出
力するセレクタと、該セレクタの出力を受けて記憶内容
を逐次書換える記憶装置とから構成され、該セレクタ出
力を前記遅延素子に帰還すると同時に前記記憶装置出力
によって前記マトリクス・スイッチが制御されることを
特徴とする。
アダプティブ・フィルタを用いてシステム特性を推定す
る際に、入力信号を１サンプル周期遅延させる複数の遅
延素子の縦続接続からなる遅延素子列と、該遅延素子列
を構成する各遅延素子の出力と各遅延素子に対応した係
数との乗算を行なう複数の乗算回路と、前記複数の遅延
素子と複数の乗算回路との接続関係を決定するマトリク
ス・スイッチと、前記複数の乗算回路の出力の総和をと
る加算器と、前記複数の乗算回路の出力と前記アダプテ
ィブ・フィルタ出力と前記システム出力の差である推定
誤差を受け、前記マトリクス・スイッチに対する制御信
号を発生する制御回路とを少なくとも具備し、前記乗算
回路は前記特性推定誤差と前記各遅延素子の出力と係数
更新に用いる定数を受けて係数を発生する係数発生回路
と、該係数発生回路の出力と前記各遅延素子の出力とを
乗算して出力とする乗算器とから構成され、前記制御回
路は、前記係数発生回路出力を受けて絶対値化する絶対
値回路と、該絶対値回路出力のうちで最小のものを検出
して出力を自身に帰還する最小値検出回路と、該最小値
検出回路の出力を受けてスタックの最深分に格納すると
同時に最浅部の値を出力する先入れ先出し回路と、該先
入れ先出し回路の出力と遅延素子の出力を前記推定誤差
で制御されるタイミング回路の出力に従って選択して出
力するセレクタと、該セレクタの出力を受けて記憶内容
を逐次書換える記憶装置とから構成され、該セレクタ出
力を前記遅延素子に帰還すると同時に前記記憶装置出力
によって前記マトリクス・スイッチが制御されることを
特徴とする。
【００１７】また、本発明のシステム特性推定装置は、
制御回路が、係数発生回路出力を受けて絶対値化する絶
対値回路と、該絶対値回路出力のうちで最大のものを検
出する最大値検出回路と、前記絶対値回路出力のうちで
最小のものを検出して出力を自身に帰還する最小値検出
回路と、該最小値検出回路の出力を受けてスタックの最
深部に格納すると同時に最浅部の値を出力する先入れ先
出し回路と、該先入れ先出し回路の出力と前記最大値検
出回路の出力を受け、前記先入れ先出し回路の出力と前
記最大値検出回路の出力との差が予め定められたしきい
値以下であるかどうかを判定し、しきい値以上である場
合には前記先入れ先出し回路の出力を前記先入れ先出し
回路へ帰還する判定回路と、該判定回路の出力と遅延素
子の出力を前記推定誤差で制御されるタイミング回路の
出力に従って選択して出力するセレクタと、該セレクタ
の出力を受けて記憶内容を逐次書換える記憶装置とから
構成され、該セレクタ出力を前記遅延素子に帰還すると
同時に前記記憶装置出力によって前記マトリクス・スイ
ッチが制御されることを特徴とする。
制御回路が、係数発生回路出力を受けて絶対値化する絶
対値回路と、該絶対値回路出力のうちで最大のものを検
出する最大値検出回路と、前記絶対値回路出力のうちで
最小のものを検出して出力を自身に帰還する最小値検出
回路と、該最小値検出回路の出力を受けてスタックの最
深部に格納すると同時に最浅部の値を出力する先入れ先
出し回路と、該先入れ先出し回路の出力と前記最大値検
出回路の出力を受け、前記先入れ先出し回路の出力と前
記最大値検出回路の出力との差が予め定められたしきい
値以下であるかどうかを判定し、しきい値以上である場
合には前記先入れ先出し回路の出力を前記先入れ先出し
回路へ帰還する判定回路と、該判定回路の出力と遅延素
子の出力を前記推定誤差で制御されるタイミング回路の
出力に従って選択して出力するセレクタと、該セレクタ
の出力を受けて記憶内容を逐次書換える記憶装置とから
構成され、該セレクタ出力を前記遅延素子に帰還すると
同時に前記記憶装置出力によって前記マトリクス・スイ
ッチが制御されることを特徴とする。
【００１８】また、本発明のシステム特性推定装置は、
アダプティブ・フィルタを用いてシステム特性を推定す
る際に、入力信号を１サンプル周期遅延させる複数の遅
延素子の縦続接続からなる遅延素子列と、該遅延素子列
を構成する各遅延素子の出力と各遅延素子に対応した係
数との乗算を行なう複数の乗算回路と、前記複数の遅延
素子と複数の乗算回路との接続関係を決定するマトリク
ス・スイッチと、前記複数の乗算回路の出力の総和をと
る加算器と、前記複数の乗算回路の出力を受け、前記マ
トリクス・スイッチに対する制御信号を発生する制御回
路とを少なくとも具備し、前記乗算回路は前記推定誤差
と前記各遅延素子の出力と係数更新に用いる定数を受け
て係数を発生する係数発生回路と、該係数発生回路の出
力と前記各遅延素子の出力とを乗算して出力とする乗算
器とから構成され、前記制御回路は、前記係数発生回路
出力を受けて絶対値化する絶対値回路と、該絶対値回路
出力を受けて分散を計算する分散計算回路と、前記絶対
値回路出力のうちで最大のものを検出する最大値検出回
路と、前記絶対値回路出力のうちで最小のものを検出し
て出力を自身に帰還する最小値検出回路と、該最小値検
出回路の出力を受けてスタックの最深部に格納すると同
時に最浅部の値を出力する先入れ先出し回路と、該先入
れ先出し回路の出力と前記最大値検出回路の出力を受
け、前記先入れ先出し回路の出力と前記最大値検出回路
の出力との差が予め定められたしきい値以下であるかど
うかを判定し、しきい値以上である場合には前記先入れ
先出し回路の出力を前記先入れ先出し回路へ帰還する判
定回路と、該判定回路の出力と遅延素子の出力を前記分
散計算回路の出力で制御されるタイミング回路の出力に
従って選択して出力するセレクタと、該セレクタの出力
を受けて記憶内容を逐次書換える記憶装置とから構成さ
れ、該セレクタ出力を前記遅延素子に帰還すると同時に
前記記憶装置出力によって前記マトリクス・スイッチが
制御されることを特徴とする。
アダプティブ・フィルタを用いてシステム特性を推定す
る際に、入力信号を１サンプル周期遅延させる複数の遅
延素子の縦続接続からなる遅延素子列と、該遅延素子列
を構成する各遅延素子の出力と各遅延素子に対応した係
数との乗算を行なう複数の乗算回路と、前記複数の遅延
素子と複数の乗算回路との接続関係を決定するマトリク
ス・スイッチと、前記複数の乗算回路の出力の総和をと
る加算器と、前記複数の乗算回路の出力を受け、前記マ
トリクス・スイッチに対する制御信号を発生する制御回
路とを少なくとも具備し、前記乗算回路は前記推定誤差
と前記各遅延素子の出力と係数更新に用いる定数を受け
て係数を発生する係数発生回路と、該係数発生回路の出
力と前記各遅延素子の出力とを乗算して出力とする乗算
器とから構成され、前記制御回路は、前記係数発生回路
出力を受けて絶対値化する絶対値回路と、該絶対値回路
出力を受けて分散を計算する分散計算回路と、前記絶対
値回路出力のうちで最大のものを検出する最大値検出回
路と、前記絶対値回路出力のうちで最小のものを検出し
て出力を自身に帰還する最小値検出回路と、該最小値検
出回路の出力を受けてスタックの最深部に格納すると同
時に最浅部の値を出力する先入れ先出し回路と、該先入
れ先出し回路の出力と前記最大値検出回路の出力を受
け、前記先入れ先出し回路の出力と前記最大値検出回路
の出力との差が予め定められたしきい値以下であるかど
うかを判定し、しきい値以上である場合には前記先入れ
先出し回路の出力を前記先入れ先出し回路へ帰還する判
定回路と、該判定回路の出力と遅延素子の出力を前記分
散計算回路の出力で制御されるタイミング回路の出力に
従って選択して出力するセレクタと、該セレクタの出力
を受けて記憶内容を逐次書換える記憶装置とから構成さ
れ、該セレクタ出力を前記遅延素子に帰還すると同時に
前記記憶装置出力によって前記マトリクス・スイッチが
制御されることを特徴とする。
【００１９】
【作用】本発明のシステム特性推定方法及び装置におけ
るアダプティブ・フィルタは、限られた数のタップ係数
を逐次切替えて異なるタップに割当てることにより、ハ
ードウェア規模を削減することができる。また、このア
ダプティブ・フィルタは、限られた数のタップ係数をイ
ンパルス応答の実質的な波形応答部に割当てる際に、係
数更新１回毎に位置変更を行なうタップの個数を適応的
に制御することにより、収束時間を短縮することができ
る。
るアダプティブ・フィルタは、限られた数のタップ係数
を逐次切替えて異なるタップに割当てることにより、ハ
ードウェア規模を削減することができる。また、このア
ダプティブ・フィルタは、限られた数のタップ係数をイ
ンパルス応答の実質的な波形応答部に割当てる際に、係
数更新１回毎に位置変更を行なうタップの個数を適応的
に制御することにより、収束時間を短縮することができ
る。
【００２０】
【実施例】次に図面を参照して本発明について詳細に説
明する。図１は、本発明の一実施例を示すブロック図で
ある。同図において、図１０と同一の参照番号を付与さ
れた機能ブロックは図１０と同一の機能を有するものと
する。図１と図１０の相違点は、各タップ回路１００
1 ，１００2 ，………，１００N が遅延素子列１０1 ，
１０2 ，………，１０N ，マトリクス・スイッチ１４，
及び係数回路１１1，１１2 ，………，１１M で置き換
えられている点にある。これに伴って、制御回路１３
は、係数回路の出力と減算器３から供給される推定誤差
を用いてマトリクス・スイッチ１４を制御する。
明する。図１は、本発明の一実施例を示すブロック図で
ある。同図において、図１０と同一の参照番号を付与さ
れた機能ブロックは図１０と同一の機能を有するものと
する。図１と図１０の相違点は、各タップ回路１００
1 ，１００2 ，………，１００N が遅延素子列１０1 ，
１０2 ，………，１０N ，マトリクス・スイッチ１４，
及び係数回路１１1，１１2 ，………，１１M で置き換
えられている点にある。これに伴って、制御回路１３
は、係数回路の出力と減算器３から供給される推定誤差
を用いてマトリクス・スイッチ１４を制御する。
【００２１】図１において、遅延素子１０1 に供給され
た入力信号は、１クロック毎に遅延素子１０2 ，……
…，１０N へ逐次伝達される。遅延素子列１０1 ，１０
2 ，………，１０N はマトリクス・スイッチ１４を介し
てＭ個の係数回路１１1 ，１１2 ，………，１１M と接
続されている。但し、Ｎ＞Ｍである。マトリクス・スイ
ッチ１４は、制御回路１３の出力により選択されたＭ個
の遅延素子列１０i とＭ個の係数回路１１j を逐次適応
的に接続する。
た入力信号は、１クロック毎に遅延素子１０2 ，……
…，１０N へ逐次伝達される。遅延素子列１０1 ，１０
2 ，………，１０N はマトリクス・スイッチ１４を介し
てＭ個の係数回路１１1 ，１１2 ，………，１１M と接
続されている。但し、Ｎ＞Ｍである。マトリクス・スイ
ッチ１４は、制御回路１３の出力により選択されたＭ個
の遅延素子列１０i とＭ個の係数回路１１j を逐次適応
的に接続する。
【００２２】第ｉ番めの係数回路１１i の構成を図２に
示す。図２は基本的に図８のタップ回路に等しく、唯一
の違いは遅延素子８１を有しないことである。図２の入
力信号２０は図１の遅延素子１０i の出力信号に対応す
る。その他の信号２１，２５，２３は図８の８０１，８
０３，８０２に対応し、それぞれ減算器３の出力である
差信号、加算器１２へ供給される信号、ステップ・サイ
ズである。係数発生回路２２、乗算器２４は図８の係数
発生回路８２、乗算器８３と全く同じ動作をする。
示す。図２は基本的に図８のタップ回路に等しく、唯一
の違いは遅延素子８１を有しないことである。図２の入
力信号２０は図１の遅延素子１０i の出力信号に対応す
る。その他の信号２１，２５，２３は図８の８０１，８
０３，８０２に対応し、それぞれ減算器３の出力である
差信号、加算器１２へ供給される信号、ステップ・サイ
ズである。係数発生回路２２、乗算器２４は図８の係数
発生回路８２、乗算器８３と全く同じ動作をする。
【００２３】図３に制御回路１３の一具体例を示す。図
３の入力信号３００はＭ個の係数回路１１1 ，１１2 ，
………，１１M から供給される係数値Ｃm,k と割当てタ
ップ番号Ｚm ，出力信号３０１はマトリクス・スイッチ
１４の制御信号、入力信号３０２は減算器３から供給さ
れる誤差信号である。入力信号３００として供給された
係数値Ｃm,k は絶対値回路３１で絶対値化されて、最小
値検出回路３３へ伝達される。
３の入力信号３００はＭ個の係数回路１１1 ，１１2 ，
………，１１M から供給される係数値Ｃm,k と割当てタ
ップ番号Ｚm ，出力信号３０１はマトリクス・スイッチ
１４の制御信号、入力信号３０２は減算器３から供給さ
れる誤差信号である。入力信号３００として供給された
係数値Ｃm,k は絶対値回路３１で絶対値化されて、最小
値検出回路３３へ伝達される。
【００２４】最小値検出回路３３への入力がＭサンプ
ル、すなわちＭ個の係数値とタップ番号を用いる場合
に、これらのサンプルを［Ｃm,k 、Ｚm ］とする。最小
値検出回路３３ではＣm,k の最小値ｍｉｎ｛Ｃm,k |ｍ
＝1 ，2 ，………，Ｍ｝＝Ｃj,kを検出し、対応するタ
ップ番号Ｚj をＦＩＦＯ３５へ供給する。Ｚj は最小値
検出回路３３にも帰還されており、このＺj を用いて
｛Ｃm,k |ｍ＝1 ，2 ，………，Ｍ｝を｛Ｃm,k |ｍ＝1
，2 ，………，Ｍ，ｍ≠ｊ｝に置き換える。従って、
次に新たな｛Ｃm,k ｝が絶対値回路３１から最小値検出
回路３３に供給されるまでは、｛Ｃm,k ｝のうち最小の
値、２番目に小さい値、………と小さい方から順に対応
したタップ番号がＦＩＦＯ３５に供給される。同時にＦ
ＩＦＯ３５は、最小値検出回路３３から供給された信号
Ｚj を待ち行列最後尾の値として記憶し、待ち行列先頭
の値を新たなＺj として設定した後、セレクタ５３に伝
達する。新たなＺj の設定を行なったときには、Ｃj,k
を零に再設定する。セレクタ５３は、ＦＩＦＯ３５から
供給された新しいＺj と遅延素子５４から供給された信
号のいずれかをタイミング回路５５の出力で切替え、記
憶装置３９へ伝達する。以上の動作の具体例を、Ｍ＝
３，Ｎ＝７，Ｚi＝［１３６］，ＦＩＦＯ初期値＝［２
４５７］の場合について表１に示す。
ル、すなわちＭ個の係数値とタップ番号を用いる場合
に、これらのサンプルを［Ｃm,k 、Ｚm ］とする。最小
値検出回路３３ではＣm,k の最小値ｍｉｎ｛Ｃm,k |ｍ
＝1 ，2 ，………，Ｍ｝＝Ｃj,kを検出し、対応するタ
ップ番号Ｚj をＦＩＦＯ３５へ供給する。Ｚj は最小値
検出回路３３にも帰還されており、このＺj を用いて
｛Ｃm,k |ｍ＝1 ，2 ，………，Ｍ｝を｛Ｃm,k |ｍ＝1
，2 ，………，Ｍ，ｍ≠ｊ｝に置き換える。従って、
次に新たな｛Ｃm,k ｝が絶対値回路３１から最小値検出
回路３３に供給されるまでは、｛Ｃm,k ｝のうち最小の
値、２番目に小さい値、………と小さい方から順に対応
したタップ番号がＦＩＦＯ３５に供給される。同時にＦ
ＩＦＯ３５は、最小値検出回路３３から供給された信号
Ｚj を待ち行列最後尾の値として記憶し、待ち行列先頭
の値を新たなＺj として設定した後、セレクタ５３に伝
達する。新たなＺj の設定を行なったときには、Ｃj,k
を零に再設定する。セレクタ５３は、ＦＩＦＯ３５から
供給された新しいＺj と遅延素子５４から供給された信
号のいずれかをタイミング回路５５の出力で切替え、記
憶装置３９へ伝達する。以上の動作の具体例を、Ｍ＝
３，Ｎ＝７，Ｚi＝［１３６］，ＦＩＦＯ初期値＝［２
４５７］の場合について表１に示す。
【００２５】
【表１】
【００２６】表１を用いて、最小値検出回路３３とＦＩ
ＦＯ３５の動作を説明する。但し、簡単のために、セレ
クタ５３は常にＦＩＦＯ３５の出力を選択して記憶装置
３９に伝達すると仮定する。まず、最小値検出の結果Ｚ
2 が得られ、ＦＩＦＯ３５でＺ2 の値＝３を待ち行列の
最後尾７の後へ移動し、待ち行列の先頭である２を新た
なＺ2 とする。従って、Ｚi＝［１２６］，ＦＩＦＯ＝
［４５７３］が回数１のときの記憶装置３９の内容とし
て得られる。次に、最小値検出の結果Ｚ1 が得られ、Ｆ
ＩＦＯ３５でＺ1 の値＝１を待ち行列の最後尾３の後へ
移動し、待ち行列の先頭である４を新たなＺ1 とする。
従って、Ｚi＝［４２６］，ＦＩＦＯ＝［５７３１］が
回数２のときの記憶装置３９の内容として得られる。
ＦＯ３５の動作を説明する。但し、簡単のために、セレ
クタ５３は常にＦＩＦＯ３５の出力を選択して記憶装置
３９に伝達すると仮定する。まず、最小値検出の結果Ｚ
2 が得られ、ＦＩＦＯ３５でＺ2 の値＝３を待ち行列の
最後尾７の後へ移動し、待ち行列の先頭である２を新た
なＺ2 とする。従って、Ｚi＝［１２６］，ＦＩＦＯ＝
［４５７３］が回数１のときの記憶装置３９の内容とし
て得られる。次に、最小値検出の結果Ｚ1 が得られ、Ｆ
ＩＦＯ３５でＺ1 の値＝１を待ち行列の最後尾３の後へ
移動し、待ち行列の先頭である４を新たなＺ1 とする。
従って、Ｚi＝［４２６］，ＦＩＦＯ＝［５７３１］が
回数２のときの記憶装置３９の内容として得られる。
【００２７】タイミング回路５５は被乗数を１回の被乗
数値更新についていくつ入替えるかを制御する。入力信
号３０２として誤差信号が供給されているタイミング回
路５５は、誤差信号３０２に対応したタイミングで１か
ら０に変化する信号を生成する。タイミング回路５５の
出力信号は、誤差信号が大きいときは最初に長い１の連
続の後に短い０が得られるように、誤差信号が小さくな
ると反対の特性が得られるように、定められる。タイミ
ング回路５５の出力信号はセレクタ５３へ供給されてお
り、セレクタ５３はこの出力信号が０のときに遅延素子
５４の出力を、１のときセレクタ５３の出力を選択して
記憶装置３９へ伝達する。また、セレクタ５３の出力
は、遅延素子５４を介して１サンプル周期遅延された
後、セレクタ５３に帰還される。従って、記憶装置３９
に供給される信号は、タイミング回路５５の出力が０の
ときは１サンプル周期前の値で係数割当てタップは変化
せず、１のときはセレクタ５３から新たに供給される値
で係数割当てタップが変化することになる。すなわち、
タイミング回路５５から長時間１が供給されてから０に
変化すると、記憶装置３９の内容は繰返し変化し、タッ
プの入替えが行なわれる。反対に短時間の１の連続の後
０に変化すると記憶装置３９の内容は殆ど変化しないこ
とになる。表１の場合は例とすれば、回数１の終了時に
タイミング回路５５の出力が１から０に変化すると記憶
装置３９の内容は１２６となり、回数２の終了時にタイ
ミング回路５５の出力が１から０に変化すると記憶装置
３９の内容は４２６となる。記憶装置３９の内容は、出
力信号３０１として出力される。以上の説明から明らか
なように、第３図のタイミング回路５５の出力により、
係数更新１回当りに入替える係数の個数を誤差信号に基
づいて適応的に制御し、誤差信号が大きいときはたくさ
んの係数が、誤差信号が小さいときは少ない係数が入替
えられる。
数値更新についていくつ入替えるかを制御する。入力信
号３０２として誤差信号が供給されているタイミング回
路５５は、誤差信号３０２に対応したタイミングで１か
ら０に変化する信号を生成する。タイミング回路５５の
出力信号は、誤差信号が大きいときは最初に長い１の連
続の後に短い０が得られるように、誤差信号が小さくな
ると反対の特性が得られるように、定められる。タイミ
ング回路５５の出力信号はセレクタ５３へ供給されてお
り、セレクタ５３はこの出力信号が０のときに遅延素子
５４の出力を、１のときセレクタ５３の出力を選択して
記憶装置３９へ伝達する。また、セレクタ５３の出力
は、遅延素子５４を介して１サンプル周期遅延された
後、セレクタ５３に帰還される。従って、記憶装置３９
に供給される信号は、タイミング回路５５の出力が０の
ときは１サンプル周期前の値で係数割当てタップは変化
せず、１のときはセレクタ５３から新たに供給される値
で係数割当てタップが変化することになる。すなわち、
タイミング回路５５から長時間１が供給されてから０に
変化すると、記憶装置３９の内容は繰返し変化し、タッ
プの入替えが行なわれる。反対に短時間の１の連続の後
０に変化すると記憶装置３９の内容は殆ど変化しないこ
とになる。表１の場合は例とすれば、回数１の終了時に
タイミング回路５５の出力が１から０に変化すると記憶
装置３９の内容は１２６となり、回数２の終了時にタイ
ミング回路５５の出力が１から０に変化すると記憶装置
３９の内容は４２６となる。記憶装置３９の内容は、出
力信号３０１として出力される。以上の説明から明らか
なように、第３図のタイミング回路５５の出力により、
係数更新１回当りに入替える係数の個数を誤差信号に基
づいて適応的に制御し、誤差信号が大きいときはたくさ
んの係数が、誤差信号が小さいときは少ない係数が入替
えられる。
【００２８】図４は、制御回路１３の他の具体例を示す
ブロック図である。図４は、絶対値回路３１の出力を用
いて最大値検出回路３２で最大値Ｃ1,kを検出し、対応
するタップ番号Ｚ1 を判定回路３７へ伝達する。判定回
路３７にはＦＩＦＯ３５の出力Ｚj が供給されると同時
に、出力はセレクタ５３に供給されている。判定回路３
７は最大値検出回路３２から供給されたタップ番号Ｚ1
とＦＩＦＯ３５から供給されたタップ番号Ｚj の差分が
予め与えられたしきい値より小さい場合はＺj をセレク
タ５３に伝達し、それ以外の場合はＺj をＦＩＦＯ３５
に帰還する。ＦＩＦＯ３５では帰還されたＺj を待ち行
列の最後尾に配置し、待ち行列の先頭値を新たにＺj と
して設定する。このしきい値との比較及びＺj の再設定
を、判定回路３７からセレクタ５３へデータが供給され
るまで反復する。以上の操作により、判定回路３７から
記憶装置３９へ供給される値及び遅延素子５４を介して
セレクタ５３へ帰還される値、すなわち新たに乗算に使
われることになったタップ番号と最大係数のタップ番号
との差分は、一定値以下に制限することができ、最大係
数タップ近傍にタップが集中して配置される。
ブロック図である。図４は、絶対値回路３１の出力を用
いて最大値検出回路３２で最大値Ｃ1,kを検出し、対応
するタップ番号Ｚ1 を判定回路３７へ伝達する。判定回
路３７にはＦＩＦＯ３５の出力Ｚj が供給されると同時
に、出力はセレクタ５３に供給されている。判定回路３
７は最大値検出回路３２から供給されたタップ番号Ｚ1
とＦＩＦＯ３５から供給されたタップ番号Ｚj の差分が
予め与えられたしきい値より小さい場合はＺj をセレク
タ５３に伝達し、それ以外の場合はＺj をＦＩＦＯ３５
に帰還する。ＦＩＦＯ３５では帰還されたＺj を待ち行
列の最後尾に配置し、待ち行列の先頭値を新たにＺj と
して設定する。このしきい値との比較及びＺj の再設定
を、判定回路３７からセレクタ５３へデータが供給され
るまで反復する。以上の操作により、判定回路３７から
記憶装置３９へ供給される値及び遅延素子５４を介して
セレクタ５３へ帰還される値、すなわち新たに乗算に使
われることになったタップ番号と最大係数のタップ番号
との差分は、一定値以下に制限することができ、最大係
数タップ近傍にタップが集中して配置される。
【００２９】図５は本発明の他の実施である。図５に示
した実施例においては、図１の制御回路１３の代りに、
制御回路１５が用いられており、誤差信号はもはや制御
回路１５へ供給されていない。図６は図５に示した制御
回路１５のブロック図である。図６と図４は、タイミン
グ回路５５の制御法が異なる。図６においてはタイミン
グ回路５５が誤差信号ではなく係数絶対値|Ｃi,k |の分
散で制御され、このために分散制御回路５６が装備され
ている。
した実施例においては、図１の制御回路１３の代りに、
制御回路１５が用いられており、誤差信号はもはや制御
回路１５へ供給されていない。図６は図５に示した制御
回路１５のブロック図である。図６と図４は、タイミン
グ回路５５の制御法が異なる。図６においてはタイミン
グ回路５５が誤差信号ではなく係数絶対値|Ｃi,k |の分
散で制御され、このために分散制御回路５６が装備され
ている。
【００３０】絶対値回路３１の出力は分散計算回路５６
へ供給されており、得られた係数絶対値の分散はタイミ
ング回路５５へ伝達される。タイミング回路５５は図３
で説明したとおりに動作するが、出力信号は誤差信号の
代りに分散計算回路５６の出力である係数絶対値の分散
に従って変化する。タイミング回路５５の出力信号は、
分散が小さいときは最初に長い１の連続の後に短い０が
得られるように、分散が大きくなると反対の特性が得ら
れるように、定められる。これは、係数の更新が進み、
誤差信号が減ると、インパルス応答の実質的波形応答部
に係数が集中して配置されるようになり、波形応答部以
外の広範囲に分布して全ての係数がほぼ零である場合に
比べて、係数絶対値の分布が広くなるからである。
へ供給されており、得られた係数絶対値の分散はタイミ
ング回路５５へ伝達される。タイミング回路５５は図３
で説明したとおりに動作するが、出力信号は誤差信号の
代りに分散計算回路５６の出力である係数絶対値の分散
に従って変化する。タイミング回路５５の出力信号は、
分散が小さいときは最初に長い１の連続の後に短い０が
得られるように、分散が大きくなると反対の特性が得ら
れるように、定められる。これは、係数の更新が進み、
誤差信号が減ると、インパルス応答の実質的波形応答部
に係数が集中して配置されるようになり、波形応答部以
外の広範囲に分布して全ての係数がほぼ零である場合に
比べて、係数絶対値の分布が広くなるからである。
【００３１】これまでＬＭＳアルゴリズムを仮定してき
たが、ＬＭＳ特有の構成は図９に示した係数発生回路だ
けである。従って、ＬＩＭを初めとする他のアルゴリズ
ムにも本発明を適用することができる。本発明の応用に
関しても、エコー・キャンセラを例にとって説明してき
たが、平坦遅延と波形応答の組合せで表すことのできる
インパルス応答を有するシステムには、全て適用するこ
とができる。
たが、ＬＭＳ特有の構成は図９に示した係数発生回路だ
けである。従って、ＬＩＭを初めとする他のアルゴリズ
ムにも本発明を適用することができる。本発明の応用に
関しても、エコー・キャンセラを例にとって説明してき
たが、平坦遅延と波形応答の組合せで表すことのできる
インパルス応答を有するシステムには、全て適用するこ
とができる。
【００３２】
【発明の効果】以上詳細に述べたように、本発明によれ
ば、限られた数のタップ係数を逐次切替えて異なるタッ
プに割当てることにより、ハードウェア規模を削減する
ことができる。また、本発明のシステム特性推定方法及
び装置におけるアダプティブ・フィルタは、限られた数
のタップをインパルス応答の実質的な波形応答部に割当
てる際に、タップ位置の入替え数を可変とすることによ
り、収束時間を短縮することができる。
ば、限られた数のタップ係数を逐次切替えて異なるタッ
プに割当てることにより、ハードウェア規模を削減する
ことができる。また、本発明のシステム特性推定方法及
び装置におけるアダプティブ・フィルタは、限られた数
のタップをインパルス応答の実質的な波形応答部に割当
てる際に、タップ位置の入替え数を可変とすることによ
り、収束時間を短縮することができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１のタップ回路の詳細を示す図である。
【図３】図１の制御回路の一具体例を示すブロック図で
ある。
ある。
【図４】図１の制御回路の他の具体例を示すブロック図
である。
である。
【図５】本発明の他の実施例を示すブロック図である。
【図６】図５の制御回路の一具体例を示すブロック図で
ある。
ある。
【図７】従来のアダプティブ・フィルタをエコー・キャ
ンセラに適用した例を示すブロック図である。
ンセラに適用した例を示すブロック図である。
【図８】図７におけるタップ回路の詳細を示すブロック
図である。
図である。
【図９】図８における係数発生回路の詳細を示すブロッ
ク図である。
ク図である。
【図１０】従来のアダプティブ・フィルタをエコー・キ
ャンセラに適用した別の例を示すブロック図である。
ャンセラに適用した別の例を示すブロック図である。
【図１１】図１０におけるタップ回路の詳細を示すブロ
ック図である。
ック図である。
【図１２】図１０の制御回路の詳細を示すブロック図で
ある。
ある。
【符号の説明】 １ 入力端子 ２ ２線−４線変換回路 ３ 減算器 ４ 出力端子 １０i（１≦ｉ≦Ｎ） 遅延素子 １１i（１≦ｉ≦Ｍ） タップ回路 １３ 制御回路 １４ マトリクス・スイッチ １５ 制御回路
フロントページの続き (56)参考文献 特開 平４−230112（ＪＰ，Ａ) 特開 平４−234212（ＪＰ，Ａ) 特開 平３−266516（ＪＰ，Ａ) 特公 平８−31815（ＪＰ，Ｂ２) 米国特許5245561（ＵＳ，Ａ) 米国特許4727424（ＵＳ，Ａ) 欧州特許出願公開492647（ＥＰ，Ａ) 1990年電子情報通信学会春季全国大会 講演論文集Ａ−177 Ｐ．１−177「適応 ＦＩＲフィルタのタップ位置制御アルゴ リズムとエコーキャンセラーへの応用」 電子通信学会技術研究報告ＣＳ84− 103Ｐ．25〜30（1984／11／29）「タッ プ選択形エコーキャンセラにおけるタッ プ位置制御法に関する検討」 東京大学工学部総合試験所年報第44巻 （1985）Ｐ．155〜160「タップの位置を 適応制御するエコーキャンセラ」
Claims (10)
- 【請求項１】 １サンプル周期ずつ遅延された複数の入
力信号サンプルを、適応的に変化する複数の被乗数と適
応的に組合せて乗算を行ない、該乗算に用いられない被
乗数のアドレスを待ち行列に格納し、前記乗算結果の総
和をもって出力とするアダプティブ・フィルタでシステ
ム特性を推定する際に、推定誤差を用いた被乗数の更新
及び前記乗算に用いられた被乗数の値を用いて、該被乗
数と、待ち行列内の値に対応した被乗数の入替えを予め
定められた回数に達するまで繰返して行ない、該繰返し
回数を適応的に制御することを特徴とするシステム特性
推定方法。 - 【請求項２】 入替える被乗数の個数の適応制御は、外
部から供給される推定誤差を用いて行なうことを特徴と
する請求項１記載のシステム特性推定方法。 - 【請求項３】 入替える被乗数の個数の適応制御は、被
乗数の値を用いて行なうことを特徴とする請求項１記載
のシステム特性推定方法。 - 【請求項４】 被乗数入替えは、待ち行列内の先頭の値
であるアドレスに対応する被乗数を乗算に用いるように
設定し、被乗数の絶対値の最小値を検出し、該最小値に
対応する被乗数のアドレスを前記待ち行列の最後尾に格
納し、さらに乗算対象から除いて行なうことを特徴とす
る請求項１，２又は３に記載のシステム特性推定方法。 - 【請求項５】 被乗数入替えは、待ち行列内の先頭の値
が被乗数最大値の位置から予め定められた範囲内にある
か否かの検定を行ない、該範囲内にない場合は該先頭の
値を前記待ち行列の最後尾に格納して新たな待ち行列先
頭の値に対して前記検定を行ない、前記予め定められた
範囲内にある新たな待ち行列先頭の値を得るまで前記検
定を繰返し、該先頭の値であるアドレスに対応する前記
被乗数を乗算に用いるように設定し、前記被乗数の絶対
値の最小値を検出し、該最小値に対応する被乗数のアド
レスを前記待ち行列の最後尾に格納し、さらに乗算対象
から除いて行なうことを特徴とする請求項１，２又は３
に記載のシステム特性推定方法。 - 【請求項６】 被乗数の更新は、遅延された複数の入力
信号サンプルと、アダプティブ・フィルタ出力とシステ
ム出力の差である特性推定誤差を乗算して第１の乗算結
果を得、該第１の乗算結果と予め定められた第１の定数
を乗算して第２の乗算結果を得、該第２の乗算結果と遅
延された第２の乗算結果を加算して加算結果を得、該加
算結果を１サンプル周期遅延させた後前記加算に使用
し、前記加算結果を更新された前記被乗数として用いる
ことを特徴とする請求項１，２，３，４又は５に記載の
システム特性推定方法。 - 【請求項７】 アダプティブ・フィルタを用いてシステ
ム特性を推定する際に、入力信号を１サンプル周期遅延
させる複数の遅延素子の縦続接続からなる遅延素子列
と、該遅延素子列を構成する各遅延素子の出力と各遅延
素子に対応した係数との乗算を行なう複数の乗算回路
と、前記複数の遅延素子と複数の乗算回路との接続関係
を決定するマトリクス・スイッチと、前記複数の乗算回
路の出力の総和をとる加算器と、前記複数の乗算回路の
出力と前記アダプティブ・フィルタ出力と前記システム
出力の差である推定誤差を受け、前記マトリクス・スイ
ッチに対する制御信号を発生する制御回路とを少なくと
も具備し、前記乗算回路は前記特性推定誤差と前記各遅
延素子の出力と係数更新に用いる定数を受けて係数を発
生する係数発生回路と、該係数発生回路の出力と前記各
遅延素子の出力とを乗算して出力とする乗算器とから構
成され、前記制御回路は、前記係数発生回路出力を受け
て絶対値化する絶対値回路と、該絶対値回路出力のうち
で最小のものを検出して出力を自身に帰還する最小値検
出回路と、該最小値検出回路の出力を受けてスタックの
最深部に格納すると同時に最浅部の値を出力する先入れ
先出し回路と、該先入れ先出し回路の出力と遅延素子の
出力を前記推定誤差で制御されるタイミング回路の出力
に従って選択して出力するセレクタと、該セレクタの出
力を受けて記憶内容を逐次書換える記憶装置とから構成
され、該セレクタ出力を前記遅延素子に帰還すると同時
に前記記憶装置出力によって前記マトリクス・スイッチ
が制御されることを特徴とするシステム特性推定装置。 - 【請求項８】 制御回路は、係数発生回路出力を受けて
絶対値化する絶対値回路と、該絶対値回路出力のうちで
最大のものを検出する最大値検出回路と、前記絶対値回
路出力のうちで最小のものを検出して出力を自身に帰還
する最小値検出回路と、該最小値検出回路の出力を受け
てスタックの最深部に格納すると同時に最浅部の値を出
力する先入れ先出し回路と、該先入れ先出し回路の出力
と前記最大値検出回路の出力を受け、前記先入れ先出し
回路の出力と前記最大値検出回路の出力との差が予め定
められたしきい値以下であるかどうかを判定し、しきい
値以上である場合には前記先入れ先出し回路の出力を前
記先入れ先出し回路へ帰還する判定回路と、該判定回路
の出力と遅延素子の出力を前記推定誤差で制御されるタ
イミング回路の出力に従って選択して出力するセレクタ
と、該セレクタの出力を受けて記憶内容を逐次書換える
記憶装置とから構成され、該セレクタ出力を前記遅延素
子に帰還すると同時に前記記憶装置出力によって前記マ
トリクス・スイッチが制御されることを特徴とする請求
項７記載のシステム特性推定装置。 - 【請求項９】 アダプティブ・フィルタを用いてシステ
ム特性を推定する際に、入力信号を１サンプル周期遅延
させる複数の遅延素子の縦続接続からなる遅延素子列
と、該遅延素子列を構成する各遅延素子の出力と各遅延
素子に対応した係数との乗算を行なう複数の乗算回路
と、前記複数の遅延素子と複数の乗算回路との接続関係
を決定するマトリクス・スイッチと、前記複数の乗算回
路の出力の総和をとる加算器と、前記複数の乗算回路の
出力を受け、前記マトリクス・スイッチに対する制御信
号を発生する制御回路とを少なくとも具備し、前記乗算
回路は前記推定誤差と前記各遅延素子の出力と係数更新
に用いる定数を受けて係数を発生する係数発生回路と、
該係数発生回路の出力と前記各遅延素子の出力とを乗算
して出力とする乗算器とから構成され、前記制御回路
は、前記係数発生回路出力を受けて絶対値化する絶対値
回路と、該絶対値回路出力受けて分散を計算する分散計
算回路と、前記絶対値回路出力のうちで最大のものを検
出する最大値検出回路と、前記絶対値回路出力のうちで
最小のものを検出して出力を自身に帰還する最小値検出
回路と、該最小値検出回路の出力を受けてスタックの最
深部に格納すると同時に最浅部の値を出力する先入れ先
出し回路と、該先入れ先出し回路の出力と前記最大値検
出回路の出力を受け、前記先入れ先出し回路の出力と前
記最大値検出回路の出力との差が予め定められたしきい
値以下であるかどうかを判定し、しきい値以上である場
合には前記先入れ先出し回路の出力を前記先入れ先出し
回路へ帰還する判定回路と、該判定回路の出力と遅延素
子の出力を前記分散計算回路の出力で制御されるタイミ
ング回路の出力に従って選択して出力するセレクタと、
該セレクタの出力を受けて記憶内容を逐次書換える記憶
装置とから構成され、該セレクタ出力を前記遅延素子に
帰還すると同時に前記記憶装置出力によって前記マトリ
クス・スイッチが制御されることを特徴とするシステム
特性推定装置。 - 【請求項１０】 係数発生回路は、各遅延素子の出力と
前記特性推定誤差を乗算する第１の乗算器と、該第１の
乗算器の出力と予め定められた第２の定数を乗算する第
２の乗算器と、該第２の乗算器の出力と後述の第４の遅
延素子出力を加算する加算器と、該加算器出力を１サン
プル周期遅延させた後、前記加算器に帰還する第４の遅
延素子とから構成され、該遅延素子出力を係数値として
出力することを特徴とする請求項７，８又は９記載のシ
ステム特性推定装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031503A JP2569979B2 (ja) | 1991-01-31 | 1991-01-31 | システム特性推定方法及び装置 |
| EP91122289A EP0492647B1 (en) | 1990-12-27 | 1991-12-27 | Adaptive filter capable of quickly identifying an unknown system |
| DE69125806T DE69125806T2 (de) | 1990-12-27 | 1991-12-27 | Adaptiver Filter geeignet zur schnellen Identifikation eines unbekannten Systems |
| US07/813,662 US5245561A (en) | 1990-12-27 | 1991-12-27 | Adaptive filter capable of quickly identifying an unknown system |
| CA002058495A CA2058495C (en) | 1990-12-27 | 1991-12-27 | Adaptive filter capable of quickly identifying an unknown system |
| AU90097/91A AU648621B2 (en) | 1990-12-27 | 1991-12-30 | Adaptive filter capable of quickly identifying an unknown system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031503A JP2569979B2 (ja) | 1991-01-31 | 1991-01-31 | システム特性推定方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04245810A JPH04245810A (ja) | 1992-09-02 |
| JP2569979B2 true JP2569979B2 (ja) | 1997-01-08 |
Family
ID=12333036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3031503A Expired - Fee Related JP2569979B2 (ja) | 1990-12-27 | 1991-01-31 | システム特性推定方法及び装置 |
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Families Citing this family (1)
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|---|---|---|---|---|
| JP3204151B2 (ja) * | 1997-02-13 | 2001-09-04 | 日本電気株式会社 | 適応フィルタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727424A (en) | 1986-10-16 | 1988-02-23 | Rca Corporation | Sampled data filtering system, including a crossbar switch matrix, as for a ghost cancellation system |
| US5245561A (en) | 1990-12-27 | 1993-09-14 | Nec Corporation | Adaptive filter capable of quickly identifying an unknown system |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2540974B2 (ja) * | 1990-03-15 | 1996-10-09 | 日本電気株式会社 | アダプティブ・フィルタ適応化方法及び装置 |
| JP2541378B2 (ja) * | 1990-12-27 | 1996-10-09 | 日本電気株式会社 | アダプティブ・フィルタによる未知システム近似の方法及び装置 |
| JP3173017B2 (ja) * | 1990-12-28 | 2001-06-04 | 日本電気株式会社 | アダプティブ・フィルタ |
-
1991
- 1991-01-31 JP JP3031503A patent/JP2569979B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727424A (en) | 1986-10-16 | 1988-02-23 | Rca Corporation | Sampled data filtering system, including a crossbar switch matrix, as for a ghost cancellation system |
| US5245561A (en) | 1990-12-27 | 1993-09-14 | Nec Corporation | Adaptive filter capable of quickly identifying an unknown system |
Non-Patent Citations (3)
| Title |
|---|
| １９９０年電子情報通信学会春季全国大会講演論文集Ａ−１７７ Ｐ．１−１７７「適応ＦＩＲフィルタのタップ位置制御アルゴリズムとエコーキャンセラーへの応用」 |
| 東京大学工学部総合試験所年報第４４巻（１９８５）Ｐ．１５５〜１６０「タップの位置を適応制御するエコーキャンセラ」 |
| 電子通信学会技術研究報告ＣＳ８４−１０３Ｐ．２５〜３０（１９８４／１１／２９）「タップ選択形エコーキャンセラにおけるタップ位置制御法に関する検討」 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04245810A (ja) | 1992-09-02 |
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