JPH0738123B2 - メモリ多重化型プログラマブルコントローラ - Google Patents
メモリ多重化型プログラマブルコントローラInfo
- Publication number
- JPH0738123B2 JPH0738123B2 JP60038772A JP3877285A JPH0738123B2 JP H0738123 B2 JPH0738123 B2 JP H0738123B2 JP 60038772 A JP60038772 A JP 60038772A JP 3877285 A JP3877285 A JP 3877285A JP H0738123 B2 JPH0738123 B2 JP H0738123B2
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- JP
- Japan
- Prior art keywords
- memory
- multiplexing
- memory device
- error
- programmable controller
- Prior art date
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、プログラマブルコントローラに係り、特にメ
モリ装置をビルデイングブロツク方式で多重化し、高信
頼の制御システムを構築するに好適な、メモリ多重化型
プログラマブルコントローラに関する。
モリ装置をビルデイングブロツク方式で多重化し、高信
頼の制御システムを構築するに好適な、メモリ多重化型
プログラマブルコントローラに関する。
LSI技術の進歩により、メモリ素子の高集積大容量化が
進み、安価で容易に入手できる様になつた一方、エラー
が集中する問題がクローズアツプされつつあり、特に制
御を行うプログラマブルコントローラ等の小形機種にお
いて問題になつてきている。従来のプロコン等の大形機
種においては、コンピユータそのものの多重化及び、こ
れらコンピユータ間の共有メモリの多重化等において、
特開昭52−123137号公報、特開昭55−6623号公報に見ら
れるメモリ多重化方式が提案されているが、これらは、
全て、コンピユータの多重化が目的であり、小形機種の
経済性を考慮したメモリ装置部分の簡単な多重化方式は
考慮されていなかつた。
進み、安価で容易に入手できる様になつた一方、エラー
が集中する問題がクローズアツプされつつあり、特に制
御を行うプログラマブルコントローラ等の小形機種にお
いて問題になつてきている。従来のプロコン等の大形機
種においては、コンピユータそのものの多重化及び、こ
れらコンピユータ間の共有メモリの多重化等において、
特開昭52−123137号公報、特開昭55−6623号公報に見ら
れるメモリ多重化方式が提案されているが、これらは、
全て、コンピユータの多重化が目的であり、小形機種の
経済性を考慮したメモリ装置部分の簡単な多重化方式は
考慮されていなかつた。
また、特開昭58−22409号公報には、同一プログラムを
格納するROMと不揮発生RAMとを備えて、動作中ROMに異
常が生じた場合にROMからRAMに切換えて、メモリの信頼
性を向上させる２重化したシーケンス制御装置が提案さ
れている。しかし、このシーケンス制御装置は、ROMの
異常を検出すると、マイクロプロセツサがメモリをアク
セスしていない時に一括して切替えるものであり、シー
ケンス制御装中にメモリの異常が発生した場合、誤つた
制御を行なうおそれがあつた。更に、一括切替のため、
ROM内のどれか１つのデータ（アドレスを問わない）で
発生したエラーについてエラー回避ができないという問
題もあり、これはメモリの高集積化に対し信頼性の点で
不利である。
格納するROMと不揮発生RAMとを備えて、動作中ROMに異
常が生じた場合にROMからRAMに切換えて、メモリの信頼
性を向上させる２重化したシーケンス制御装置が提案さ
れている。しかし、このシーケンス制御装置は、ROMの
異常を検出すると、マイクロプロセツサがメモリをアク
セスしていない時に一括して切替えるものであり、シー
ケンス制御装中にメモリの異常が発生した場合、誤つた
制御を行なうおそれがあつた。更に、一括切替のため、
ROM内のどれか１つのデータ（アドレスを問わない）で
発生したエラーについてエラー回避ができないという問
題もあり、これはメモリの高集積化に対し信頼性の点で
不利である。
本発明の目的は、プログラマブルコントローラ等小形の
デイジタル制御装置の経済性を損うことなく、メモリ装
置の多重化を容易に実現し、高頼信制御システムを提供
することにある。
デイジタル制御装置の経済性を損うことなく、メモリ装
置の多重化を容易に実現し、高頼信制御システムを提供
することにある。
本発明は、基本演算装置とメモリ装置及びプロセス入出
力装置がバスを介して接続され、これらの装置間で信号
の伝播を行なうプログラマブルコントローラにおいて、
前記メモリ装置を複数個設け、これら複数のメモリ装置
間をカスケード接続し、前記各メモリ装置内に、メモリ
読み出し時のエラーチェックを行なうエラーチェック器
と、少なくとも、前記エラーチェック器からのエラーチ
ェック信号及び前段のメモリ装置から送出される当該前
段のメモリに異常が発生したことを示す多重化制御信号
とに基づいて、次段のメモリ装置へ多重化制御信号を出
力するか又は自メモリ装置に記憶されたデータを出力す
るかを制御する多重化制御回路を設けたことに特徴があ
る。
力装置がバスを介して接続され、これらの装置間で信号
の伝播を行なうプログラマブルコントローラにおいて、
前記メモリ装置を複数個設け、これら複数のメモリ装置
間をカスケード接続し、前記各メモリ装置内に、メモリ
読み出し時のエラーチェックを行なうエラーチェック器
と、少なくとも、前記エラーチェック器からのエラーチ
ェック信号及び前段のメモリ装置から送出される当該前
段のメモリに異常が発生したことを示す多重化制御信号
とに基づいて、次段のメモリ装置へ多重化制御信号を出
力するか又は自メモリ装置に記憶されたデータを出力す
るかを制御する多重化制御回路を設けたことに特徴があ
る。
本発明は、メモリの多重化に関するものであるが、近年
メモリ素子は高集積化，大容量化が進むと共に安価で入
手できるようになり、従来の基本演算装置（プロセツ
サ）の多重化以上にメモリ装置の多重化に重点が移行し
てきている。なぜならば、従来の装置単位の切替えでバ
ツクアツプを行うよりも、アドレス単位でバツクアツプ
を行なつた方が、IC RAMを用いている場合などはソフト
エラーの問題であるために再書き込みにより復旧できる
可能性を十分に有しており信頼性が向上するという利点
がある。このため、演算用に使用しているエリア等で
は、書き込み動作を許して復旧できる様にすることが重
要であり、装置単位の切替えではなく、アドレス単位の
バツクアツプという点から本発明を案出したものであ
る。
メモリ素子は高集積化，大容量化が進むと共に安価で入
手できるようになり、従来の基本演算装置（プロセツ
サ）の多重化以上にメモリ装置の多重化に重点が移行し
てきている。なぜならば、従来の装置単位の切替えでバ
ツクアツプを行うよりも、アドレス単位でバツクアツプ
を行なつた方が、IC RAMを用いている場合などはソフト
エラーの問題であるために再書き込みにより復旧できる
可能性を十分に有しており信頼性が向上するという利点
がある。このため、演算用に使用しているエリア等で
は、書き込み動作を許して復旧できる様にすることが重
要であり、装置単位の切替えではなく、アドレス単位の
バツクアツプという点から本発明を案出したものであ
る。
第１図に、本発明の実施例に関するプログラマブルコン
トローラ全体の構成を示す。
トローラ全体の構成を示す。
プログラマブルコントローラ１は、基本演算装置（BP
U）２とメモリのｎ重化を行うｎ個のメモリ装置４−１
〜４−ｎ及びプロセス７との入出力を行うプロセス入出
力装置（PI/O）５と、これら装置間を接続しデータの伝
播を行うバス３、メモリの多重化を制御するための多重
化制御信号６−１〜６−（ｎ−１）から構成されてお
り、BPU2は、メモリ装置４−１〜４−ｎにあらかじめ記
憶されているプグラム内容を読み出し、そのプログラム
内容に従つた演算動作を行う。演算動作としては、プロ
セス７の情報をPI/O5経由でBPU2に取込み、制御用の演
算を行つた後、その結果を再びPI/O5経由で、プロセス
７に出力し制御を行うものである。この時に、演算の途
中結果等は、メモリ装置４−１〜４−ｎに一時的に格納
する。このプログラマブルコントローラ１においては、
メモリ装置４−１〜４−ｎでｎ重化を図つており、記憶
内容は全て同一である。
U）２とメモリのｎ重化を行うｎ個のメモリ装置４−１
〜４−ｎ及びプロセス７との入出力を行うプロセス入出
力装置（PI/O）５と、これら装置間を接続しデータの伝
播を行うバス３、メモリの多重化を制御するための多重
化制御信号６−１〜６−（ｎ−１）から構成されてお
り、BPU2は、メモリ装置４−１〜４−ｎにあらかじめ記
憶されているプグラム内容を読み出し、そのプログラム
内容に従つた演算動作を行う。演算動作としては、プロ
セス７の情報をPI/O5経由でBPU2に取込み、制御用の演
算を行つた後、その結果を再びPI/O5経由で、プロセス
７に出力し制御を行うものである。この時に、演算の途
中結果等は、メモリ装置４−１〜４−ｎに一時的に格納
する。このプログラマブルコントローラ１においては、
メモリ装置４−１〜４−ｎでｎ重化を図つており、記憶
内容は全て同一である。
次に、メモリ装置４−１〜４−ｎの内部構造について、
一実施例を第２図で説明する。この図では、ｉ番目のメ
モリ装置という意味でメモリ装置４−ｉとして示してい
るが、何番目のメモリ装置であつても内部構造は同じで
ある。
一実施例を第２図で説明する。この図では、ｉ番目のメ
モリ装置という意味でメモリ装置４−ｉとして示してい
るが、何番目のメモリ装置であつても内部構造は同じで
ある。
まず、バス３の信号の内容は、アドレスバス３−１、デ
ータバス３−２、書き込み制御信号WSTB3−３、読み出
し制御信号RSTB3−４、BPU2に対する応答信号ACK3−５
から成つている。これらの信号は、メモリ装置４−ｉに
入出力される。
ータバス３−２、書き込み制御信号WSTB3−３、読み出
し制御信号RSTB3−４、BPU2に対する応答信号ACK3−５
から成つている。これらの信号は、メモリ装置４−ｉに
入出力される。
次に、メモリ装置４−ｉは、メモリアクセスであるかど
うかの選択を行うアドレス設定器８とアドレス一致検出
回路９、メモリにデータを書き込む時にそのデータに対
応したエラーチェックコードを生成するためのエラーチ
ェックコード生成器10、データバス３−２のデータを書
き込み記憶するためのデータメモリ12、エラーチェック
コード16を書き込み記憶するためのエラーチェックコー
ドメモリ11、これら一度記憶した内容を読み出す場合に
エラーチェックを行うエラーチェック器13、実際にデー
タメモリ12の読み出しデータをデータバス３−２に出力
するか否かのスイツチの働きをするゲート15、メモリの
多重化制御を行うためのメモリ多重化制御回路14から成
つている。
うかの選択を行うアドレス設定器８とアドレス一致検出
回路９、メモリにデータを書き込む時にそのデータに対
応したエラーチェックコードを生成するためのエラーチ
ェックコード生成器10、データバス３−２のデータを書
き込み記憶するためのデータメモリ12、エラーチェック
コード16を書き込み記憶するためのエラーチェックコー
ドメモリ11、これら一度記憶した内容を読み出す場合に
エラーチェックを行うエラーチェック器13、実際にデー
タメモリ12の読み出しデータをデータバス３−２に出力
するか否かのスイツチの働きをするゲート15、メモリの
多重化制御を行うためのメモリ多重化制御回路14から成
つている。
更にメモリ多重化制御回路14は、第３図により説明す
る。
る。
メモリ多重化制御回路14は、データの読み出し時のみ動
作するものであり、全体は、RSTB3−４の信号前縁を遅
らせ、エラーチェック正常信号25が確立した後有効にす
るための遅延器17、ANDゲート18、上位のメモリ装置つ
まりメモリ装置４−１〜４−（ｉ−１）にエラーが発生
したことを示す多重化制御信号６−（ｉ−１）とアドレ
ス一致信号23、デイレイRSTB26、エラーチェック器13の
出力であるエラーチェック正常信号25これらがいずれも
有効のときのみ、本メモリ装置４−ｉを有効とするため
のANDゲート19、この時に、メモリから読み出したデー
タの出力を行うための出力ゲート信号24を出力するため
のNOTゲート20（ただし、出力ゲート信号24は、ネガテ
イブ（信号ロウレベル）にて有効である。）、デイレイ
RSTB26と出力ゲート信号24を入力し、メモリ装置４−１
〜４−ｉがエラー検出した時のみエラー発生したことを
次段のメモリ装置４−（ｉ＋１）に連絡するためにAND
ゲート21から構成されている。
作するものであり、全体は、RSTB3−４の信号前縁を遅
らせ、エラーチェック正常信号25が確立した後有効にす
るための遅延器17、ANDゲート18、上位のメモリ装置つ
まりメモリ装置４−１〜４−（ｉ−１）にエラーが発生
したことを示す多重化制御信号６−（ｉ−１）とアドレ
ス一致信号23、デイレイRSTB26、エラーチェック器13の
出力であるエラーチェック正常信号25これらがいずれも
有効のときのみ、本メモリ装置４−ｉを有効とするため
のANDゲート19、この時に、メモリから読み出したデー
タの出力を行うための出力ゲート信号24を出力するため
のNOTゲート20（ただし、出力ゲート信号24は、ネガテ
イブ（信号ロウレベル）にて有効である。）、デイレイ
RSTB26と出力ゲート信号24を入力し、メモリ装置４−１
〜４−ｉがエラー検出した時のみエラー発生したことを
次段のメモリ装置４−（ｉ＋１）に連絡するためにAND
ゲート21から構成されている。
次に第４図により、データ読み出し時の動作を説明す
る。
る。
BPU2から出力されたアドレス３−１、RSTB3−４に対
し、メモリ装置４−１〜４−（ｉ−１）がエラー発生
し、メモリ装置４−ｉが正常にデータを送出する場合を
想定して動作説明する。
し、メモリ装置４−１〜４−（ｉ−１）がエラー発生
し、メモリ装置４−ｉが正常にデータを送出する場合を
想定して動作説明する。
まず、メモリ装置４−ｉがアドレス３−１を受け取り、
あらかじめ設定されているアドレス設定８とアドレス一
致検出回路９で比較照合し、一致した場合、以下の動作
を行う。次にRSTB3−４を受取ると該当するアドレスの
記憶データ及びエラーチェックコードをデータメモリ12
及びエラーチェックコードメモリ11から読み出す。読み
出した記憶内容は、エラーチェック器13に入り、その結
果は、エラーチェック正常信号25として出力される。こ
こで、エラーを検出した場合には、点線の様になる。デ
イレイRSTB26が有効になると、前段の多重化制御信号６
−（ｉ−１）、エラーチェック信号25、アドレス一致23
の全てが有効の時のみ、データ出力ゲート24が有効にな
り、次段への多重化制御信号６−ｉが無効になる。以上
の動作はメモリ装置４−１〜４−ｎまで全く同様に動作
する。ところが、初段であるメモリ装置４−１の多重化
制御信号６−０は、開放（オープン）されており、プル
アツプ抵抗器22により有効（Highレベル）になつてい
る。ところが、エラーチェックの結果異常である場合を
想定しているので、この為、結局、メモリ装置４−１は
データ出力を行なわず、次段への多重化制御信号６−１
は、Highとなり、次段メモリ装置４−２のエラーチェッ
クの結果を同様に評価し、再びエラーなので、更に次段
に動作が移り、この様にして結局、多重化信号６−（ｉ
−１）が本図の様にHighとなる。この状態で問題にして
いるメモリ装置４−ｉのエラーチェックの結果エラーチ
ェック正常25により、出力ゲート24が有効になり、デー
タ出力を行う。また、逆に次段への多重化制御信号６−
ｉはLowレベルとなり、次段以降のデータ出力を禁止す
る。この様にしてメモリの多重化動作を行う。
あらかじめ設定されているアドレス設定８とアドレス一
致検出回路９で比較照合し、一致した場合、以下の動作
を行う。次にRSTB3−４を受取ると該当するアドレスの
記憶データ及びエラーチェックコードをデータメモリ12
及びエラーチェックコードメモリ11から読み出す。読み
出した記憶内容は、エラーチェック器13に入り、その結
果は、エラーチェック正常信号25として出力される。こ
こで、エラーを検出した場合には、点線の様になる。デ
イレイRSTB26が有効になると、前段の多重化制御信号６
−（ｉ−１）、エラーチェック信号25、アドレス一致23
の全てが有効の時のみ、データ出力ゲート24が有効にな
り、次段への多重化制御信号６−ｉが無効になる。以上
の動作はメモリ装置４−１〜４−ｎまで全く同様に動作
する。ところが、初段であるメモリ装置４−１の多重化
制御信号６−０は、開放（オープン）されており、プル
アツプ抵抗器22により有効（Highレベル）になつてい
る。ところが、エラーチェックの結果異常である場合を
想定しているので、この為、結局、メモリ装置４−１は
データ出力を行なわず、次段への多重化制御信号６−１
は、Highとなり、次段メモリ装置４−２のエラーチェッ
クの結果を同様に評価し、再びエラーなので、更に次段
に動作が移り、この様にして結局、多重化信号６−（ｉ
−１）が本図の様にHighとなる。この状態で問題にして
いるメモリ装置４−ｉのエラーチェックの結果エラーチ
ェック正常25により、出力ゲート24が有効になり、デー
タ出力を行う。また、逆に次段への多重化制御信号６−
ｉはLowレベルとなり、次段以降のデータ出力を禁止す
る。この様にしてメモリの多重化動作を行う。
次にデータ書き込み時の動作を説明する。タイミングを
第５図に示す。この場合には、BPU2からは、アドレス３
−１、データ３−２、WSTB3−３が送出され、これに対
し、メモリ装置４−１〜４−ｎは、それぞれがエラーチ
ェックコード16を生成し、データメモリ12、エラーチェ
ックコードメモリ11にデータとエラーチェックコードを
書き込む。以上のデータ書き込みでは、メモリ装置４−
１〜４−ｎは全く同様に動作する。
第５図に示す。この場合には、BPU2からは、アドレス３
−１、データ３−２、WSTB3−３が送出され、これに対
し、メモリ装置４−１〜４−ｎは、それぞれがエラーチ
ェックコード16を生成し、データメモリ12、エラーチェ
ックコードメモリ11にデータとエラーチェックコードを
書き込む。以上のデータ書き込みでは、メモリ装置４−
１〜４−ｎは全く同様に動作する。
以上は、書き込み可能なメモリについての実施例である
が、書き込まないROM（リード オンリー メモリ）に
ついては、以上の書き込み動が無いケースであり、同様
に多重化が可能である。
が、書き込まないROM（リード オンリー メモリ）に
ついては、以上の書き込み動が無いケースであり、同様
に多重化が可能である。
本実施例によれば、システムの用途，信頼性に応じて、
メモリの数を決め多重化することができ、かつ多重化に
あたつてビルデイングブロツク形式で実現できるため、
システムの信頼性を容易に向上させることができる。
メモリの数を決め多重化することができ、かつ多重化に
あたつてビルデイングブロツク形式で実現できるため、
システムの信頼性を容易に向上させることができる。
また、本発明は、プログラマブルコントローラに限ら
ず、他のデイジタル制御装置，汎用計算機等のメモリ多
重化にも応用可能である。
ず、他のデイジタル制御装置，汎用計算機等のメモリ多
重化にも応用可能である。
本発明によれば、多重化制御回路を有するメモリを多重
化構成としているため、メモリ読み出し時、どのメモリ
から読み出すべきかハード的に選択されるので、高速メ
モリ切り替えが可能となると共に、その構成も単純化さ
れ、容易に、高信頼なメモリ多重化型プログラマブルコ
ントローラの実現が可能となる。
化構成としているため、メモリ読み出し時、どのメモリ
から読み出すべきかハード的に選択されるので、高速メ
モリ切り替えが可能となると共に、その構成も単純化さ
れ、容易に、高信頼なメモリ多重化型プログラマブルコ
ントローラの実現が可能となる。
第１図は本発明に係るプログラマブルコントローラの全
体構成図、第２図は本発明の一実施例を説明するメモリ
装置の構成図、第３図はメモリ多重化制御回路の構成
図、第４図，第５図は本発明の一実施例を説明するタイ
ムチヤートである。 １……プログラマブルコントローラ、２……基本演算装
置（BPU）、３……バス、４−１〜４−ｎ……メモリ装
置、６−１〜６−（ｎ−１）……多重化制御信号、10…
…エラーチェックコード生成器、11……エラーチェック
コードメモリ、12……データメモリ、13……エラーチェ
ック器、14……メモリ多重化制御回路、15……ゲート。
体構成図、第２図は本発明の一実施例を説明するメモリ
装置の構成図、第３図はメモリ多重化制御回路の構成
図、第４図，第５図は本発明の一実施例を説明するタイ
ムチヤートである。 １……プログラマブルコントローラ、２……基本演算装
置（BPU）、３……バス、４−１〜４−ｎ……メモリ装
置、６−１〜６−（ｎ−１）……多重化制御信号、10…
…エラーチェックコード生成器、11……エラーチェック
コードメモリ、12……データメモリ、13……エラーチェ
ック器、14……メモリ多重化制御回路、15……ゲート。
Claims (1)
- 【請求項１】基本演算装置とメモリ装置及びプロセス入
出力装置がバスを介して接続され、これらの装置間で信
号の伝播を行なうプログラマブルコントローラにおい
て、 前記メモリ装置を複数個設け、これら複数のメモリ装置
間をカスケード接続し、 前記各メモリ装置内に、 メモリ読み出し時のエラーチェックを行なうエラーチェ
ック器と、 少なくとも、前記エラーチェック器からのエラーチェッ
ク信号及び前段のメモリ装置から送出される当該前段の
メモリに異常が発生したことを示す多重化制御信号とに
基づいて、次段のメモリ装置へ多重化制御信号を出力す
るか又は自メモリ装置に記憶されたデータを出力するか
を制御する多重化制御回路を設けたことを特徴とするメ
モリ多重化型プログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60038772A JPH0738123B2 (ja) | 1985-03-01 | 1985-03-01 | メモリ多重化型プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60038772A JPH0738123B2 (ja) | 1985-03-01 | 1985-03-01 | メモリ多重化型プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61199104A JPS61199104A (ja) | 1986-09-03 |
| JPH0738123B2 true JPH0738123B2 (ja) | 1995-04-26 |
Family
ID=12534580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60038772A Expired - Lifetime JPH0738123B2 (ja) | 1985-03-01 | 1985-03-01 | メモリ多重化型プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738123B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2538980B2 (ja) * | 1988-04-18 | 1996-10-02 | 北海道電力株式会社 | 機能分散型システムの構成制御処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866102A (ja) * | 1981-10-15 | 1983-04-20 | Toshiba Corp | シ−ケンス制御装置 |
| JPS61101804A (ja) * | 1984-10-24 | 1986-05-20 | Toshiba Corp | シ−ケンス演算制御装置 |
-
1985
- 1985-03-01 JP JP60038772A patent/JPH0738123B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61199104A (ja) | 1986-09-03 |
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