JPH0738081A - 複合型半導体装置 - Google Patents
複合型半導体装置Info
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- JPH0738081A JPH0738081A JP15831093A JP15831093A JPH0738081A JP H0738081 A JPH0738081 A JP H0738081A JP 15831093 A JP15831093 A JP 15831093A JP 15831093 A JP15831093 A JP 15831093A JP H0738081 A JPH0738081 A JP H0738081A
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Abstract
(57)【要約】
【目的】 自己消弧型半導体スイッチ素子にダイオード
を内蔵させることにより、部品点数が低減し、小型化可
能にして高性能で高信頼性の複合型半導体装置を得る。 【構成】 Ｐエミッタ層１１，Ｎベース層１２，Ｐゲー
ト層１３，Ｎ+エミッタ層１４からなる自己消弧型半導
体スイッチ素子であるＳＩサイリスタ１０Ａ（又はゲー
トターンオフサイリスタ）にＰ型半導体層４１とＮ+型
半導体層からなるダイオード４０を内蔵させる。
を内蔵させることにより、部品点数が低減し、小型化可
能にして高性能で高信頼性の複合型半導体装置を得る。 【構成】 Ｐエミッタ層１１，Ｎベース層１２，Ｐゲー
ト層１３，Ｎ+エミッタ層１４からなる自己消弧型半導
体スイッチ素子であるＳＩサイリスタ１０Ａ（又はゲー
トターンオフサイリスタ）にＰ型半導体層４１とＮ+型
半導体層からなるダイオード４０を内蔵させる。
Description
【０００１】
【産業上の利用分野】本発明は複合型半導体装置に係
り、特に静電誘導型サイリスタやゲートターンオフサイ
リスタ等の自己消弧型半導体素子とダイオードを一体に
組込んだ複合型半導体装置に関する。
り、特に静電誘導型サイリスタやゲートターンオフサイ
リスタ等の自己消弧型半導体素子とダイオードを一体に
組込んだ複合型半導体装置に関する。
【０００２】
【従来の技術】近年、電力用半導体の分野では、応用装
置の高効率化、低騒音化の観点から、高周波化に対応で
きる半導体装置の要求が高まっている。
置の高効率化、低騒音化の観点から、高周波化に対応で
きる半導体装置の要求が高まっている。
【０００３】静電誘導型サイリスタ（ＳＩサイリスタ）
は、他の電力用半導体素子に比べて優れた高周波特性が
認められているが、ターンオフ時にゲートから大電流を
引き抜く必要があり、ゲートパワーが他の半導体素子よ
りも大きくなるという欠点があった。そこで、ＳＩサイ
リスタのカソードをｎチャンネルＭＤＳＦＥＴのソース
に直列に接続（カスコード接続）することにより、高速
のＳＩサイリスタを電圧制御型のデバイスとして簡単に
駆動できる技術が開発されている。
は、他の電力用半導体素子に比べて優れた高周波特性が
認められているが、ターンオフ時にゲートから大電流を
引き抜く必要があり、ゲートパワーが他の半導体素子よ
りも大きくなるという欠点があった。そこで、ＳＩサイ
リスタのカソードをｎチャンネルＭＤＳＦＥＴのソース
に直列に接続（カスコード接続）することにより、高速
のＳＩサイリスタを電圧制御型のデバイスとして簡単に
駆動できる技術が開発されている。
【０００４】ＳＩサイリスタ等のバイポーラ用半導体素
子とＭＯＳＦＥＴを組み合わせて電圧駆動型のデバイス
を構成する手段として、図３に示すカスコード接続が提
案されている。図３において１０は自己消弧型半導体ス
イッチ素子であるＳＩサイリスタ又はゲートターンオフ
サイリスタからなる主デバイス、２０はｎチャンネルＭ
ＯＳＦＥＴ、３０は定電圧半導体素子であるツェナーダ
イオードであって、Ａはアノード端子、Ｇ1は主デバイ
ス１０のゲート端子、Ｇ2はＭＯＳＦＥＴ２０のゲート
端子、Ｄはドレイン、Ｓはソース、Ｃはカソード端子で
ある。
子とＭＯＳＦＥＴを組み合わせて電圧駆動型のデバイス
を構成する手段として、図３に示すカスコード接続が提
案されている。図３において１０は自己消弧型半導体ス
イッチ素子であるＳＩサイリスタ又はゲートターンオフ
サイリスタからなる主デバイス、２０はｎチャンネルＭ
ＯＳＦＥＴ、３０は定電圧半導体素子であるツェナーダ
イオードであって、Ａはアノード端子、Ｇ1は主デバイ
ス１０のゲート端子、Ｇ2はＭＯＳＦＥＴ２０のゲート
端子、Ｄはドレイン、Ｓはソース、Ｃはカソード端子で
ある。
【０００５】
【発明が解決しようとする課題】図３のカスコード接続
で使用するＳＩサイリスタは、基本的には、ゲート順電
流を流さなくても点弧するノーマリオン型のＳＩサイス
リタであるが、ＭＯＳＦＥＴのドレイン−ソース間に印
加される電圧がＳＩサイリスタのゲート・カソード間を
逆バイアスするため、カスコードモジュール全体として
は、ノーマリオフ特性を示す。オン状態ではＭＯＳＦＥ
Ｔの電圧降下分がＳＩサイリスタのゲート・カソード間
に逆バイアスとして印加されるので、これを阻止し逆に
オン期間中は常にＳＩサイリスタのゲート・カソード間
に順方向に電圧を印加する目的でツェナーダイオードが
用いられている。
で使用するＳＩサイリスタは、基本的には、ゲート順電
流を流さなくても点弧するノーマリオン型のＳＩサイス
リタであるが、ＭＯＳＦＥＴのドレイン−ソース間に印
加される電圧がＳＩサイリスタのゲート・カソード間を
逆バイアスするため、カスコードモジュール全体として
は、ノーマリオフ特性を示す。オン状態ではＭＯＳＦＥ
Ｔの電圧降下分がＳＩサイリスタのゲート・カソード間
に逆バイアスとして印加されるので、これを阻止し逆に
オン期間中は常にＳＩサイリスタのゲート・カソード間
に順方向に電圧を印加する目的でツェナーダイオードが
用いられている。
【０００６】しかしツェナーダイオードはターンオフ時
にブレークオーバーさせてＳＩサイリスタのゲート電流
を引き抜く必要があるため、ターンオフ損失を増すとい
う問題を招く。特にツェナー耐圧を高くすると損失も大
きくなるため、ツェナーダイオードの耐圧は可制御電流
値におけるＭＯＳＦＥＴの順方向電圧降下とほぼ同等に
することが望ましいと言える。
にブレークオーバーさせてＳＩサイリスタのゲート電流
を引き抜く必要があるため、ターンオフ損失を増すとい
う問題を招く。特にツェナー耐圧を高くすると損失も大
きくなるため、ツェナーダイオードの耐圧は可制御電流
値におけるＭＯＳＦＥＴの順方向電圧降下とほぼ同等に
することが望ましいと言える。
【０００７】通常カスコード接続に用いられる比較的耐
圧の低いＭＯＳＦＥＴのオン抵抗は１０〜１５ｍΩであ
り、可制御電流１００Ａクラスのデバイスではツェナー
ダイオードの耐圧としては１．５Ｖ程度が望ましいこと
になる。しかし通常の熱拡散法を用いた、ツェナーダイ
オードではツェナー耐圧を５Ｖ以下にすることは難し
く、この結果カスコードデバイスのターンオフ時の損失
低減に大きな障害となっていた。
圧の低いＭＯＳＦＥＴのオン抵抗は１０〜１５ｍΩであ
り、可制御電流１００Ａクラスのデバイスではツェナー
ダイオードの耐圧としては１．５Ｖ程度が望ましいこと
になる。しかし通常の熱拡散法を用いた、ツェナーダイ
オードではツェナー耐圧を５Ｖ以下にすることは難し
く、この結果カスコードデバイスのターンオフ時の損失
低減に大きな障害となっていた。
【０００８】本発明は上述の問題点に鑑みてなされたも
ので、その目的は、自己消弧型半導体スイッチ素子にダ
イオードを内蔵させることにより、部品点数が低減し、
モジュールの小型化と信頼性の向上が図れる高性能な複
合型半導体装置を提供することである。
ので、その目的は、自己消弧型半導体スイッチ素子にダ
イオードを内蔵させることにより、部品点数が低減し、
モジュールの小型化と信頼性の向上が図れる高性能な複
合型半導体装置を提供することである。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、所定極性の第１の半導体層を共通のベー
ス領域とし、該第１の半導体層の一方の面に該第１の半
導体層とは異極性の第２の半導体層を形成してアノード
層となし、前記第１の半導体層の他方の表面に該第１の
半導体層とは異極性の第３の半導体層を設けてゲート層
となし、この第３の半導体層とは隣接離間して前記第１
の半導体層の表面部に該第１の半導体層と同極性の第４
の半導体層を形成してカソード層となし、前記第３の半
導体層とは高抵抗半導体層で分離された第５の半導体層
を前記第３の半導体層に近接させて形成し、前記第４の
半導体層とは別の同極性の第６の半導体層を形成すると
ともに、前記第５の半導体層と第６の半導体層４２とを
金属層で短絡する。
成するために、所定極性の第１の半導体層を共通のベー
ス領域とし、該第１の半導体層の一方の面に該第１の半
導体層とは異極性の第２の半導体層を形成してアノード
層となし、前記第１の半導体層の他方の表面に該第１の
半導体層とは異極性の第３の半導体層を設けてゲート層
となし、この第３の半導体層とは隣接離間して前記第１
の半導体層の表面部に該第１の半導体層と同極性の第４
の半導体層を形成してカソード層となし、前記第３の半
導体層とは高抵抗半導体層で分離された第５の半導体層
を前記第３の半導体層に近接させて形成し、前記第４の
半導体層とは別の同極性の第６の半導体層を形成すると
ともに、前記第５の半導体層と第６の半導体層４２とを
金属層で短絡する。
【００１０】また、前記第３の半導体層間の間隔および
該第３の半導体層と第５の半導体層４１の間隔を狭くし
て電圧を印加しない状態で上記第３の半導体層と第５の
半導体層間の領域が空乏層によりピンチオフされている
ことを特徴とする。
該第３の半導体層と第５の半導体層４１の間隔を狭くし
て電圧を印加しない状態で上記第３の半導体層と第５の
半導体層間の領域が空乏層によりピンチオフされている
ことを特徴とする。
【００１１】
【作用】第１の半導体層、第２の半導体層、第３の半導
体層、および第４の半導体層によって自己消弧型半導体
スイッチ素子が形成され、第５の半導体層と第６の半導
体層を金属層で短絡することによってダイオードが形成
される。さらに、ダイオードを囲む２つの拡散層間の間
隔を狭くすることにより、寄生デバイスの動作が抑制さ
れる。
体層、および第４の半導体層によって自己消弧型半導体
スイッチ素子が形成され、第５の半導体層と第６の半導
体層を金属層で短絡することによってダイオードが形成
される。さらに、ダイオードを囲む２つの拡散層間の間
隔を狭くすることにより、寄生デバイスの動作が抑制さ
れる。
【００１２】
【実施例】以下に本発明の実施例を図１〜図２を参照し
ながら説明する。
ながら説明する。
【００１３】図１は本発明の実施例による複合型半導体
装置を示すもので、自己消弧型の主デバイスであるＳＩ
サイリスタとダイオード一体に組込んだものである。
装置を示すもので、自己消弧型の主デバイスであるＳＩ
サイリスタとダイオード一体に組込んだものである。
【００１４】図１において、１１はＰエミッタ層（第１
のＰ型半導体層）、１２はＮベース層、（第１のＮ型半
導体層）、１３は櫛形の形状をしたＰ型ゲート層（第２
のＰ型半導体層）、１４は隣接するＰ型ゲート層１３間
に設けられたＮ+エミッタ層（第１のＮ+型半導体層）、
１５はＰエミッタ層１１の表面に設けられたアノード電
極、１６はＮ+エミッタ層１４の表面に設けられたカソ
ード電極、１７はＰ型ゲート層１３の表面に設けられた
ゲート電極、１８は酸化膜であって、これらによりＳＩ
サイスリタ１０Ａが構成される。
のＰ型半導体層）、１２はＮベース層、（第１のＮ型半
導体層）、１３は櫛形の形状をしたＰ型ゲート層（第２
のＰ型半導体層）、１４は隣接するＰ型ゲート層１３間
に設けられたＮ+エミッタ層（第１のＮ+型半導体層）、
１５はＰエミッタ層１１の表面に設けられたアノード電
極、１６はＮ+エミッタ層１４の表面に設けられたカソ
ード電極、１７はＰ型ゲート層１３の表面に設けられた
ゲート電極、１８は酸化膜であって、これらによりＳＩ
サイスリタ１０Ａが構成される。
【００１５】本実施例は、耐圧の低いダイオードを複数
個直列にＳＩサイリスタ１０Ａのゲートに付加したこと
を特徴とするものであって、上記Ｐ型ゲート層１３ａ
（１３）に隣接して該Ｐ型ゲート層１３ａとは独立した
（高抵抗半導体層で分離された）別のＰ型拡散層（第３
のＰ型半導体層）４１を複数個設け、Ｐ型拡散層４１と
このＰ型拡散層４１に近接するＰゲート層１３ａとの間
の領域、および互いに近接する各Ｐ型拡散層４１との間
の領域に上記Ｎ+型カソード層１４とは独立した第２の
Ｎ+層４２を設け、Ｐゲート層１３ａからＰＮ接合を複
数個経由してゲート電極端子Ｇに至ることを特徴とする
ものである。この場合、ＳＩサイリスタ１０ＡのＰゲー
ト層１３ａ側から見て逆方向となるＮＰ接合部は半導体
表面において金属層４３で短絡してダイオード４０を形
成し、図２の回路と等価な機能を持たせたことを特徴と
するダイオード内蔵型ＳＩサイリスタとなる。
個直列にＳＩサイリスタ１０Ａのゲートに付加したこと
を特徴とするものであって、上記Ｐ型ゲート層１３ａ
（１３）に隣接して該Ｐ型ゲート層１３ａとは独立した
（高抵抗半導体層で分離された）別のＰ型拡散層（第３
のＰ型半導体層）４１を複数個設け、Ｐ型拡散層４１と
このＰ型拡散層４１に近接するＰゲート層１３ａとの間
の領域、および互いに近接する各Ｐ型拡散層４１との間
の領域に上記Ｎ+型カソード層１４とは独立した第２の
Ｎ+層４２を設け、Ｐゲート層１３ａからＰＮ接合を複
数個経由してゲート電極端子Ｇに至ることを特徴とする
ものである。この場合、ＳＩサイリスタ１０ＡのＰゲー
ト層１３ａ側から見て逆方向となるＮＰ接合部は半導体
表面において金属層４３で短絡してダイオード４０を形
成し、図２の回路と等価な機能を持たせたことを特徴と
するダイオード内蔵型ＳＩサイリスタとなる。
【００１６】また、図１の半導体装置ではＰ型エミッタ
層１１およびＮ型ベース層１２とＮ+拡散層４２で構成
されるダイオードがオフ状態で導通しないように上記ゲ
ートとは異なるＰ型拡散層とそれに隣接するＰ型ゲート
層１３ａとの間隔を狭くして両方のＰ型拡散層らか広が
る空乏層で上記隣接するＰ型拡散層間の領域（チャンネ
ル領域）をピンチオフするようにしている。
層１１およびＮ型ベース層１２とＮ+拡散層４２で構成
されるダイオードがオフ状態で導通しないように上記ゲ
ートとは異なるＰ型拡散層とそれに隣接するＰ型ゲート
層１３ａとの間隔を狭くして両方のＰ型拡散層らか広が
る空乏層で上記隣接するＰ型拡散層間の領域（チャンネ
ル領域）をピンチオフするようにしている。
【００１７】図１の複合型半導体装置は図２の等価回路
で表すことが出来るから、図３のカスコードデバイスを
作成する場合には、ゲート電極端子ＧにｎチャンネルＭ
ＯＳＦＥＴのソースを接続し、主デバイス１０のカソー
ドにＭＯＳＦＥＴのソースを接続すればモジュールの構
成ができる。
で表すことが出来るから、図３のカスコードデバイスを
作成する場合には、ゲート電極端子ＧにｎチャンネルＭ
ＯＳＦＥＴのソースを接続し、主デバイス１０のカソー
ドにＭＯＳＦＥＴのソースを接続すればモジュールの構
成ができる。
【００１８】本実施例によれば次のような効果が得られ
る。すなわち、 （ａ）．図３のカスコード接続においてツェナーダイオ
ードの代わりにダイオードをツェナーダイオードとは逆
向きに複数個直列接続した構造を採用することにより、
ターンオン時にＳＩサイリスタのゲートとＭＳＯＦＥＴ
のソース間に印加される電圧をダイオードの直列数で細
かく制御できるため、従来よりも損失の少ないカスコー
ド接続デバイスが実現可能になる。
る。すなわち、 （ａ）．図３のカスコード接続においてツェナーダイオ
ードの代わりにダイオードをツェナーダイオードとは逆
向きに複数個直列接続した構造を採用することにより、
ターンオン時にＳＩサイリスタのゲートとＭＳＯＦＥＴ
のソース間に印加される電圧をダイオードの直列数で細
かく制御できるため、従来よりも損失の少ないカスコー
ド接続デバイスが実現可能になる。
【００１９】（ｂ）．本発明のダイオード内蔵形デバイ
スはダイオードを構成するＰ型およびｎ+型半導体層の
形成がＰ型ゲート層やｎ+型エミッタ層の形成と同時に
できるため、従来のように製造プロセスを増やすことな
く、マスクパターンの変更のみにより製作できる。
スはダイオードを構成するＰ型およびｎ+型半導体層の
形成がＰ型ゲート層やｎ+型エミッタ層の形成と同時に
できるため、従来のように製造プロセスを増やすことな
く、マスクパターンの変更のみにより製作できる。
【００２０】（ｃ）．ダイオード部におけるｎ+半導体
層に隣接する２つのＰ型拡散層の間隔を狭くすることに
よりダイオード内蔵に伴う寄生デバイスの動作を抑制す
ることができる。
層に隣接する２つのＰ型拡散層の間隔を狭くすることに
よりダイオード内蔵に伴う寄生デバイスの動作を抑制す
ることができる。
【００２１】図１の複合型半導体装置は次のような実施
の態様となる。
の態様となる。
【００２２】（１）．Ｐ型半導体の一方の主面にｎ型半
導体層を形成し、このｎ型半導体層の上記Ｐ型半導体と
は反対側の主面に第２のＰ型半導体層および前記ｎ型層
よりも濃度の高いｎ+型半導体層を交互に並べたことを
特徴とする静電誘導型サイリスタにおいて前記第２のＰ
型半導体層とは高抵抗半導体層で分離された第３のＰ型
半導体層を第２のＰ型半導体層に近接させて少なくとも
１つ以上形成し、この第３のＰ型半導体層と第２のＰ型
半導体層の間の領域および近接する第３のＰ型半導体層
間の領域に上記ｎ+型半導体層とは別の第２のｎ+型半導
体層を形成したことを特徴とする半導体装置であって、
この半導体装置の第３のＰ型半導体にゲート電極を設
け、前記第２のＰ型半導体から上記ゲート電極を見て逆
方向となるｎＰ接合部の半導体表面を金属膜で短絡した
ことを特徴とする半導体装置。
導体層を形成し、このｎ型半導体層の上記Ｐ型半導体と
は反対側の主面に第２のＰ型半導体層および前記ｎ型層
よりも濃度の高いｎ+型半導体層を交互に並べたことを
特徴とする静電誘導型サイリスタにおいて前記第２のＰ
型半導体層とは高抵抗半導体層で分離された第３のＰ型
半導体層を第２のＰ型半導体層に近接させて少なくとも
１つ以上形成し、この第３のＰ型半導体層と第２のＰ型
半導体層の間の領域および近接する第３のＰ型半導体層
間の領域に上記ｎ+型半導体層とは別の第２のｎ+型半導
体層を形成したことを特徴とする半導体装置であって、
この半導体装置の第３のＰ型半導体にゲート電極を設
け、前記第２のＰ型半導体から上記ゲート電極を見て逆
方向となるｎＰ接合部の半導体表面を金属膜で短絡した
ことを特徴とする半導体装置。
【００２３】（２）．上記第１項の静電誘導型半導体装
置において、前記第３のＰ型半導体層間の間隔および第
３のＰ型半導体と第２のＰ型半導体層の間隔を充分狭く
して電圧を印加しない状態で上記Ｐ型半導体層の間の領
域が空乏層によりピンチオフされていることを特徴とす
る半導体装置。
置において、前記第３のＰ型半導体層間の間隔および第
３のＰ型半導体と第２のＰ型半導体層の間隔を充分狭く
して電圧を印加しない状態で上記Ｐ型半導体層の間の領
域が空乏層によりピンチオフされていることを特徴とす
る半導体装置。
【００２４】（３）上記第１項また第２項の半導体装置
の第１のｎ+半導体層（カソード）をｎチャンネルＭＯ
ＳＦＥＴのドレインに接続し、ゲート電極を前記ＭＯＳ
ＦＥＴのソースに接続し前記ＭＯＳＦＥＴのソースをカ
ソード端子、前記ＭＯＳＦＥＴのゲートをゲート端子、
前項半導体装置の第１のＰ型半導体層をアノード端子に
結線したことを特徴とした３端子複合半導体装置。
の第１のｎ+半導体層（カソード）をｎチャンネルＭＯ
ＳＦＥＴのドレインに接続し、ゲート電極を前記ＭＯＳ
ＦＥＴのソースに接続し前記ＭＯＳＦＥＴのソースをカ
ソード端子、前記ＭＯＳＦＥＴのゲートをゲート端子、
前項半導体装置の第１のＰ型半導体層をアノード端子に
結線したことを特徴とした３端子複合半導体装置。
【００２５】
【発明の効果】本発明は、以上の如くであって、自己消
弧型半導体スイッチ素子に少なくとも１つのダイオード
を内蔵させたものであるから、製造プロセスを増すこと
なく、マスクパターンの変更のみによりダイオード内蔵
が可能にして、部品点数を低減でき、モジュールの小型
化が可能で、高信頼性の複合型半導体装置が得られる。
弧型半導体スイッチ素子に少なくとも１つのダイオード
を内蔵させたものであるから、製造プロセスを増すこと
なく、マスクパターンの変更のみによりダイオード内蔵
が可能にして、部品点数を低減でき、モジュールの小型
化が可能で、高信頼性の複合型半導体装置が得られる。
【図１】本発明の実施例による複合型半導体装置の正断
面図。
面図。
【図２】図１の複合型半導体装置の等価回路図。
【図３】複合型半導体装置のカスコード接続図。
１０Ａ…静電誘導型サイリスタ（ＳＩサイリスタ） １１…Ｐエミッタ層 １２…Ｎベース層 １３，１３ａ…Ｐゲート層 １４…Ｎ+エミッタ層 １５…アノード電極 １６…カソード電極 １７…ゲート電極 １８…酸化膜 ４０…ダイオード ４１…Ｐ型半導体層 ４２…Ｎ+型半導体層 Ｇ…ゲート電極端子 Ｋ…カソード電極端子
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/744 Ｈ０１Ｌ 29/74 Ｇ 7210−4Ｍ 27/06 Ｔ
Claims (3)
- 【請求項１】 所定極性の第１の半導体層１２を共通の
ベース領域とし、該第１の半導体層の一方の面に該第１
の半導体層とは異極性の第２の半導体層１１を形成して
アノード層となし、前記第１の半導体層の他方の表面に
該第１の半導体層とは異極性の第３の半導体層１３を設
けてゲート層となし、この第３の半導体層とは隣接離間
して前記第１の半導体層の表面部に該第１の半導体層と
同極性の第４の半導体層１４を形成してカソード層とな
し、前記第３の半導体層とは高抵抗半導体層で分離され
た第５の半導体層３１を前記第３の半導体層に近接させ
て形成し、前記第４の半導体層とは別の同極性の第６の
半導体層４２を形成するとともに、前記第５の半導体層
４１と第６の半導体層４２とを金属層４３で短絡したこ
とを特徴とする複合型半導体装置。 - 【請求項２】 請求項１の複合型半導体装置において、
前記金属層４３をゲート電極としたことを特徴とする複
合型半導体装置。 - 【請求項３】 請求項１又は２の複合型半導体装置にお
いて、前記第３の半導体層間１３，１３ａの間隔および
該第３の半導体層１３ａと第５の半導体層４１の間隔を
狭くして電圧を印加しない状態で上記第３の半導体層１
３ａと第５の半導体層４１間の領域が空乏層によりピン
チオフされていることを特徴とする複合型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15831093A JPH0738081A (ja) | 1993-06-29 | 1993-06-29 | 複合型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15831093A JPH0738081A (ja) | 1993-06-29 | 1993-06-29 | 複合型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738081A true JPH0738081A (ja) | 1995-02-07 |
Family
ID=15668839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15831093A Pending JPH0738081A (ja) | 1993-06-29 | 1993-06-29 | 複合型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738081A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011029386A (ja) * | 2009-07-24 | 2011-02-10 | Sharp Corp | 半導体装置および電子機器 |
-
1993
- 1993-06-29 JP JP15831093A patent/JPH0738081A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011029386A (ja) * | 2009-07-24 | 2011-02-10 | Sharp Corp | 半導体装置および電子機器 |
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